JPH07211602A - 半導体基体の製造方法 - Google Patents
半導体基体の製造方法Info
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- JPH07211602A JPH07211602A JP206994A JP206994A JPH07211602A JP H07211602 A JPH07211602 A JP H07211602A JP 206994 A JP206994 A JP 206994A JP 206994 A JP206994 A JP 206994A JP H07211602 A JPH07211602 A JP H07211602A
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- substrate
- etching
- silicon
- semiconductor substrate
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Abstract
(57)【要約】
【目的】 支持基体裏面に生じる傷を防止する。
【構成】 半導体基体１０５の一主面と絶縁層１０１を
有する基体１０２の一主面とを該絶縁層１０１を介して
貼り合わせる工程と、前記絶縁層１０１を有する基体１
０２の少なくとも裏面絶縁層を除去する工程と、前記半
導体基体１０５を薄膜化する工程と、を有する。
有する基体１０２の一主面とを該絶縁層１０１を介して
貼り合わせる工程と、前記絶縁層１０１を有する基体１
０２の少なくとも裏面絶縁層を除去する工程と、前記半
導体基体１０５を薄膜化する工程と、を有する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体基体の製造方法
に関し、更に詳しくは、誘電体分離あるいは、絶縁物上
の単結晶半導体層に電子デバイス、集積回路等を作製す
る場合に適する半導体基体の製造方法に関するものであ
る。
に関し、更に詳しくは、誘電体分離あるいは、絶縁物上
の単結晶半導体層に電子デバイス、集積回路等を作製す
る場合に適する半導体基体の製造方法に関するものであ
る。
【０００２】
【従来の技術】支持基板上に異種材料の半導体層を形成
する方法は盛んに研究されている。たとえば、ＳＯＩ、
多結晶（非晶質）Ｓｉ／ＳｉＯ2 、ＧａＡｓ／Ｓｉ（Ｓ
ｉＯ2）などである。絶縁物上の単結晶Ｓｉ半導体層の
形成は、シリコン−オン−インシュレーター（ＳＯＩ）
技術として広く知られ、通常のＳｉ集積回路を作製する
バルクＳｉ基板では到達しえない数々の優位点をＳＯＩ
技術を利用したデバイスが有することから多くの研究が
成されてきた。すなわち、ＳＯＩ技術を利用すること
で、 １．誘電体分離が容易で高集積化が可能、 ２．対放射線耐性に優れている、 ３．浮遊容量が低減され高速化が可能、 ４．ウエル工程が省略できる、 ５．ラッチアップを防止できる、 ６．薄膜化による完全空乏型電界効果トランジスタが可
能、 等の優位点が得られる。
する方法は盛んに研究されている。たとえば、ＳＯＩ、
多結晶（非晶質）Ｓｉ／ＳｉＯ2 、ＧａＡｓ／Ｓｉ（Ｓ
ｉＯ2）などである。絶縁物上の単結晶Ｓｉ半導体層の
形成は、シリコン−オン−インシュレーター（ＳＯＩ）
技術として広く知られ、通常のＳｉ集積回路を作製する
バルクＳｉ基板では到達しえない数々の優位点をＳＯＩ
技術を利用したデバイスが有することから多くの研究が
成されてきた。すなわち、ＳＯＩ技術を利用すること
で、 １．誘電体分離が容易で高集積化が可能、 ２．対放射線耐性に優れている、 ３．浮遊容量が低減され高速化が可能、 ４．ウエル工程が省略できる、 ５．ラッチアップを防止できる、 ６．薄膜化による完全空乏型電界効果トランジスタが可
能、 等の優位点が得られる。
【０００３】上記したようなデバイス特性上の多くの利
点を実現するために、ここ数十年に渡り、ＳＯＩ構造の
形成方法について研究されてきている。この内容は、例
えばSpecial Issue:"Single-crystal silicon on non-s
ingle-crystal insulators";edited by G.W.Cullen,Jou
rnal of Crystal Growth,volume 63,no 3,pp429 〜590
(1983) にまとめられている。また、古くは、単結晶サ
ファイア基板上に、ＳｉをＣＶＤ法（化学気相法）で、
ヘテロエピタキシーさせて形成するＳＯＳ（シリコン−
オン−サファイア）が知られており、最も成熟したＳＯ
Ｉ技術として一応の成功を収めはしたが、Ｓｉ層と下地
サファイア基板界面の格子不整合により大量の結晶欠
陥、サファイア基板からのアルミニュームのＳｉ層への
混入、そして何よりも基板の高価格と大面積化への遅れ
により、その応用の広がりが妨げられている。比較的近
年には、サファイア基板を使用せずにＳＯＩ構造を実現
しようという試みが行なわれている。この試みは、次の
二つに大別される。
点を実現するために、ここ数十年に渡り、ＳＯＩ構造の
形成方法について研究されてきている。この内容は、例
えばSpecial Issue:"Single-crystal silicon on non-s
ingle-crystal insulators";edited by G.W.Cullen,Jou
rnal of Crystal Growth,volume 63,no 3,pp429 〜590
(1983) にまとめられている。また、古くは、単結晶サ
ファイア基板上に、ＳｉをＣＶＤ法（化学気相法）で、
ヘテロエピタキシーさせて形成するＳＯＳ（シリコン−
オン−サファイア）が知られており、最も成熟したＳＯ
Ｉ技術として一応の成功を収めはしたが、Ｓｉ層と下地
サファイア基板界面の格子不整合により大量の結晶欠
陥、サファイア基板からのアルミニュームのＳｉ層への
混入、そして何よりも基板の高価格と大面積化への遅れ
により、その応用の広がりが妨げられている。比較的近
年には、サファイア基板を使用せずにＳＯＩ構造を実現
しようという試みが行なわれている。この試みは、次の
二つに大別される。
【０００４】（１）Ｓｉ単結晶基板を表面酸化後に、窓
を開けてＳｉ基板を部分的に表出させ、その部分をシー
ドとして横方向へエピタキシャル成長させ、ＳｉＯ2 上
へＳｉ単結晶層を形成する（この場合には、ＳｉＯ2 上
にＳｉ層の堆積をともなう。）。
を開けてＳｉ基板を部分的に表出させ、その部分をシー
ドとして横方向へエピタキシャル成長させ、ＳｉＯ2 上
へＳｉ単結晶層を形成する（この場合には、ＳｉＯ2 上
にＳｉ層の堆積をともなう。）。
【０００５】（２）Ｓｉ単結晶基板そのものを活性層と
して使用し、その下部にＳｉＯ2 を形成する（この方法
は、Ｓｉ層の堆積をともなわない。）。
して使用し、その下部にＳｉＯ2 を形成する（この方法
は、Ｓｉ層の堆積をともなわない。）。
【０００６】上記（１）を実現する手段として、ＣＶＤ
法により、直接、単結晶層Ｓｉを横方向エピタキシャル
成長させる方法、非晶質Ｓｉを堆積して、熱処理により
固相横方向エピタキシャル成長させる方法、非晶質ある
いは、多結晶Ｓｉ層に電子線、レーザー光等のエネルギ
ービームを収束して照射し、溶融再結晶により単結晶層
をＳｉＯ2 上に成長させる方法、そして、棒状ヒーター
により帯状に溶融領域を走査する方法（Zone Melting R
ecrystallization）が知られている。これらの方法には
それぞれ一長一短があるが、その制御性、生産性、均一
性、品質に多大の問題を残しており、いまだに、工業的
に実用化したものはない。たとえば、ＣＶＤ法は平坦薄
膜化するには、犠牲酸化が必要となり、固相成長法では
その結晶性が悪い。また、ビームアニール法では、収束
ビーム走査による処理時間と、ビームの重なり具合、焦
点調整などの制御性に問題がある。このうち、Zone Mel
ting Recrystallization法がもっとも成熟しており、比
較的大規模な集積回路も試作されてはいるが、依然とし
て、亜粒界等の結晶欠陥は、多数残留しており、少数キ
ャリヤーデバイスを作成するにいたっていない。
法により、直接、単結晶層Ｓｉを横方向エピタキシャル
成長させる方法、非晶質Ｓｉを堆積して、熱処理により
固相横方向エピタキシャル成長させる方法、非晶質ある
いは、多結晶Ｓｉ層に電子線、レーザー光等のエネルギ
ービームを収束して照射し、溶融再結晶により単結晶層
をＳｉＯ2 上に成長させる方法、そして、棒状ヒーター
により帯状に溶融領域を走査する方法（Zone Melting R
ecrystallization）が知られている。これらの方法には
それぞれ一長一短があるが、その制御性、生産性、均一
性、品質に多大の問題を残しており、いまだに、工業的
に実用化したものはない。たとえば、ＣＶＤ法は平坦薄
膜化するには、犠牲酸化が必要となり、固相成長法では
その結晶性が悪い。また、ビームアニール法では、収束
ビーム走査による処理時間と、ビームの重なり具合、焦
点調整などの制御性に問題がある。このうち、Zone Mel
ting Recrystallization法がもっとも成熟しており、比
較的大規模な集積回路も試作されてはいるが、依然とし
て、亜粒界等の結晶欠陥は、多数残留しており、少数キ
ャリヤーデバイスを作成するにいたっていない。
【０００７】上記（２）の方法であるＳｉ基板をエピタ
キシャル成長の種子として用いない方法に於ては、次の
３種類の方法が挙げられる。
キシャル成長の種子として用いない方法に於ては、次の
３種類の方法が挙げられる。
【０００８】 Ｖ型の溝が表面に異方性エッチングさ
れたＳｉ単結晶基板に酸化膜を形成し、該酸化膜上に多
結晶Ｓｉ層をＳｉ基板と同じ程厚く堆積した後、Ｓｉ基
板の裏面から研磨によって、厚い多結晶Ｓｉ層上にＶ溝
に囲まれて誘電分離されたＳｉ単結晶領域を形成する方
法である。しかしながら、この手法に於ては、結晶性
は、良好であるが、多結晶Ｓｉを数百ミクロンも厚く堆
積する工程、及び単結晶Ｓｉ基板を裏面より研磨して分
離したＳｉ活性層のみを残す工程に、制御性と生産性の
点から問題がある。
れたＳｉ単結晶基板に酸化膜を形成し、該酸化膜上に多
結晶Ｓｉ層をＳｉ基板と同じ程厚く堆積した後、Ｓｉ基
板の裏面から研磨によって、厚い多結晶Ｓｉ層上にＶ溝
に囲まれて誘電分離されたＳｉ単結晶領域を形成する方
法である。しかしながら、この手法に於ては、結晶性
は、良好であるが、多結晶Ｓｉを数百ミクロンも厚く堆
積する工程、及び単結晶Ｓｉ基板を裏面より研磨して分
離したＳｉ活性層のみを残す工程に、制御性と生産性の
点から問題がある。
【０００９】 サイモックス（ＳＩＭＯＸ：Seperati
on by ion implanted oxygen）と称されるＳｉ単結晶基
板中に酸素のイオン注入によりＳｉＯ2 層を形成する方
法であり、Ｓｉプロセスと整合性が良いため現在もっと
も成熟した手法である。しかしながら、ＳｉＯ2 層を形
成をするためには、酸素イオンを１０18ｉｏｎｓ／ｃｍ
2 以上も注入する必要があるが、その注入時間は長大で
あり、生産性は高いとはいえず、また、ウエハーコスト
は高い。更に、結晶欠陥は多く残存し、工業的に見て、
少数キャリヤーデバイスを作製できる充分な品質に至っ
ていない。
on by ion implanted oxygen）と称されるＳｉ単結晶基
板中に酸素のイオン注入によりＳｉＯ2 層を形成する方
法であり、Ｓｉプロセスと整合性が良いため現在もっと
も成熟した手法である。しかしながら、ＳｉＯ2 層を形
成をするためには、酸素イオンを１０18ｉｏｎｓ／ｃｍ
2 以上も注入する必要があるが、その注入時間は長大で
あり、生産性は高いとはいえず、また、ウエハーコスト
は高い。更に、結晶欠陥は多く残存し、工業的に見て、
少数キャリヤーデバイスを作製できる充分な品質に至っ
ていない。
【００１０】 多孔質Ｓｉの酸化による誘電体分離に
よりＳＯＩ構造を形成する方法である。この方法は、Ｐ
型Ｓｉ単結晶基板表面にＮ型Ｓｉ層をプロトンイオン注
入（イマイ他，J.Crystal Growth, vol 63,547(198
3)）、もしくは、エピタキシャル成長とパターニングに
よって島状に形成し、表面よりＳｉ島を囲むようにＨＦ
溶液中の陽極化成法によりＰ型Ｓｉ基板のみを多孔質化
したのち、増速酸化によりＮ型Ｓｉ島を誘電体分離する
方法である。本方法では、分離されているＳｉ領域は、
デバイス工程のまえに決定されており、デバイス設計の
自由度を制限する場合があるという問題点がある。
よりＳＯＩ構造を形成する方法である。この方法は、Ｐ
型Ｓｉ単結晶基板表面にＮ型Ｓｉ層をプロトンイオン注
入（イマイ他，J.Crystal Growth, vol 63,547(198
3)）、もしくは、エピタキシャル成長とパターニングに
よって島状に形成し、表面よりＳｉ島を囲むようにＨＦ
溶液中の陽極化成法によりＰ型Ｓｉ基板のみを多孔質化
したのち、増速酸化によりＮ型Ｓｉ島を誘電体分離する
方法である。本方法では、分離されているＳｉ領域は、
デバイス工程のまえに決定されており、デバイス設計の
自由度を制限する場合があるという問題点がある。
【００１１】一方、近年、結晶性の良い単結晶層をあら
かじめ作製しておき、あるいは単結晶基板をそのまま用
意しておき、それを別の支持基体に貼り合わせる方法が
盛んに行われている。
かじめ作製しておき、あるいは単結晶基板をそのまま用
意しておき、それを別の支持基体に貼り合わせる方法が
盛んに行われている。
【００１２】この方法により他の方法では結晶性の良い
半導体層を形成することが不可能であった半導体基板を
作製することができてきた。
半導体層を形成することが不可能であった半導体基板を
作製することができてきた。
【００１３】上記した貼り合わせ法では、デバイスのた
めの活性層を均一に薄膜化する必要がある。すなわち、
数百ミクロンもの厚さのＳｉ単結晶基板をミクロンオー
ダーかそれ以下に薄膜化する必要がある。この薄膜化に
は以下のように２種類の方法がある。
めの活性層を均一に薄膜化する必要がある。すなわち、
数百ミクロンもの厚さのＳｉ単結晶基板をミクロンオー
ダーかそれ以下に薄膜化する必要がある。この薄膜化に
は以下のように２種類の方法がある。
【００１４】（１）研磨による薄膜化 （２）選択エッチングによる薄膜化 （１）の研磨では均一に薄膜化することが困難である。
特にサブミクロンの薄膜化は、ばらつきが数十％にもな
ってしまい、この均一化は大きな問題となっている。さ
らにウエハの大口径化が進めばその困難度は増すばかり
である。
特にサブミクロンの薄膜化は、ばらつきが数十％にもな
ってしまい、この均一化は大きな問題となっている。さ
らにウエハの大口径化が進めばその困難度は増すばかり
である。
【００１５】また、（２）のエッチングは均一な薄膜化
に有効とされており、その第１ウエハ（デバイスウエ
ハ）の層構成、エッチングの方法により、Single Etch
Stop法とDouble Etch Stop法とに分類できる。Single E
tch Stopはデバイスウエハがデバイス層／基板で構成さ
れており、デバイス層をエッチストップ層として基板を
選択的にエッチングする方法で構成は単純であるが選択
比がせいぜい１０2 と十分でない。また、Double Etch
Stopはデバイス層／エッチストップ層／基板で構成され
ており、エッチストップ層まで基板を選択エッチング
し、続いてエッチストップ層を選択エッチングする。こ
の方法は２回の選択エッチングで選択比を向上させてい
るが、多層構造の形成にイオン注入、高濃度ＢドープＳ
ｉ層上のエピタキシャル成長あるいはヘテロエピタキシ
ャル成長を用いているためＳＯＩ層の結晶性が悪い等の
問題点がある（C.Harendt,et.al.,J.Elect.Mater.Vol.2
0,267(1991) 、H.Baumgart,et.al.,Extended Abstract
of ECS 1st International Symposium of Wafer Bondin
g,pp-733(1991)、C.E.Hunt,Extended Abstract of ECS1
st International Symposium of Wafer Bonding,pp-696
(1991))。さらに、通常はデバイス層と基板は同材料で
構成されているため、１回目と２回目の選択エッチング
は材料構成は同一で選択比の逆転するエッチング液を用
いなければならない。１回目の選択比はそれほど高くな
く、また、エッチストップ層もその形成方法がイオン注
入・ヘテロエピタキシャルのため１μｍ以上にはできな
い。したがって、ウエハが大口径化するほど困難になっ
てデバイス層がエッチング液で浸食され、歩留まりの低
下にもなる。
に有効とされており、その第１ウエハ（デバイスウエ
ハ）の層構成、エッチングの方法により、Single Etch
Stop法とDouble Etch Stop法とに分類できる。Single E
tch Stopはデバイスウエハがデバイス層／基板で構成さ
れており、デバイス層をエッチストップ層として基板を
選択的にエッチングする方法で構成は単純であるが選択
比がせいぜい１０2 と十分でない。また、Double Etch
Stopはデバイス層／エッチストップ層／基板で構成され
ており、エッチストップ層まで基板を選択エッチング
し、続いてエッチストップ層を選択エッチングする。こ
の方法は２回の選択エッチングで選択比を向上させてい
るが、多層構造の形成にイオン注入、高濃度ＢドープＳ
ｉ層上のエピタキシャル成長あるいはヘテロエピタキシ
ャル成長を用いているためＳＯＩ層の結晶性が悪い等の
問題点がある（C.Harendt,et.al.,J.Elect.Mater.Vol.2
0,267(1991) 、H.Baumgart,et.al.,Extended Abstract
of ECS 1st International Symposium of Wafer Bondin
g,pp-733(1991)、C.E.Hunt,Extended Abstract of ECS1
st International Symposium of Wafer Bonding,pp-696
(1991))。さらに、通常はデバイス層と基板は同材料で
構成されているため、１回目と２回目の選択エッチング
は材料構成は同一で選択比の逆転するエッチング液を用
いなければならない。１回目の選択比はそれほど高くな
く、また、エッチストップ層もその形成方法がイオン注
入・ヘテロエピタキシャルのため１μｍ以上にはできな
い。したがって、ウエハが大口径化するほど困難になっ
てデバイス層がエッチング液で浸食され、歩留まりの低
下にもなる。
【００１６】
【発明が解決しようとする課題】上記のような選択エッ
チングによる薄膜均一化の手法をとる場合、裏面の絶縁
層の小さなクラック、傷の影響を無視することが出来な
い。選択エッチングの際、エッチング液がこの傷より侵
食し、裏面に大きな傷が入るからである。この傷は、真
空吸着による搬送、更には裏面にパターンをきざむ必要
がある場合には、搬送不可能、パターン異常といった不
具合を起こし、極端な歩留まりの低下につながる。
チングによる薄膜均一化の手法をとる場合、裏面の絶縁
層の小さなクラック、傷の影響を無視することが出来な
い。選択エッチングの際、エッチング液がこの傷より侵
食し、裏面に大きな傷が入るからである。この傷は、真
空吸着による搬送、更には裏面にパターンをきざむ必要
がある場合には、搬送不可能、パターン異常といった不
具合を起こし、極端な歩留まりの低下につながる。
【００１７】この問題は、単結晶シリコンよりも裏面絶
縁膜のエッチングレートが速いエッチング液を用いるこ
とで解決できる。しかし、このエッチングが裏面絶縁膜
ではなくシリコンをエッチングし、均一な単結晶シリコ
ン薄膜層を形成することが目的であるため、そのような
シリコンのエッチング速度が非常に遅いエッチング液を
用いることはエッチング時間が非常に長くなるため適当
ではない。
縁膜のエッチングレートが速いエッチング液を用いるこ
とで解決できる。しかし、このエッチングが裏面絶縁膜
ではなくシリコンをエッチングし、均一な単結晶シリコ
ン薄膜層を形成することが目的であるため、そのような
シリコンのエッチング速度が非常に遅いエッチング液を
用いることはエッチング時間が非常に長くなるため適当
ではない。
【００１８】また、裏面に傷を入れないように細心の注
意をしたとしても、ウエハのハンドリング時に裏面を真
空チャックする方法をとるため、細かい傷が入ることを
避けるのは困難である。
意をしたとしても、ウエハのハンドリング時に裏面を真
空チャックする方法をとるため、細かい傷が入ることを
避けるのは困難である。
【００１９】さらに、支持基体の絶縁膜を厚くし、裏面
の絶縁膜のすべてがエッチングされないようにしても傷
の部分からエッチング液が染み込むために裏面傷に対し
ての防止効果は小さかった。
の絶縁膜のすべてがエッチングされないようにしても傷
の部分からエッチング液が染み込むために裏面傷に対し
ての防止効果は小さかった。
【００２０】本発明の目的は、経済性に優れて、大面積
に渡り均一平坦な、極めて優れた結晶性を有する単結晶
基体を用いて、表面に半導体活性層を残して、その片面
から該活性層までを除去して、別の基体上に欠陥の著し
く少ない半導体単結晶層を得る基体作製時に、支持基体
裏面に生じる傷の発生を防止することにある。
に渡り均一平坦な、極めて優れた結晶性を有する単結晶
基体を用いて、表面に半導体活性層を残して、その片面
から該活性層までを除去して、別の基体上に欠陥の著し
く少ない半導体単結晶層を得る基体作製時に、支持基体
裏面に生じる傷の発生を防止することにある。
【００２１】
【課題を解決するための手段】本発明の半導体基体の製
造方法は、半導体基体の一主面と絶縁層を有する基体の
一主面とを該絶縁層を介して貼り合わせる工程と、前記
絶縁層を有する基体の少なくとも裏面絶縁層を除去する
工程と、前記半導体基体を薄膜化する工程と、を有する
ことを特徴とする。
造方法は、半導体基体の一主面と絶縁層を有する基体の
一主面とを該絶縁層を介して貼り合わせる工程と、前記
絶縁層を有する基体の少なくとも裏面絶縁層を除去する
工程と、前記半導体基体を薄膜化する工程と、を有する
ことを特徴とする。
【００２２】
【作用】本発明は傷の入った裏面絶縁層を除去した後に
選択エッチングを行うものであり、傷のない裏面状態で
エッチングが全面にわたって均一に進行するため、支持
基体裏面に生じる傷を防止することが可能となる。
選択エッチングを行うものであり、傷のない裏面状態で
エッチングが全面にわたって均一に進行するため、支持
基体裏面に生じる傷を防止することが可能となる。
【００２３】
【実施例】以下、本発明の実施例について図面を用いて
詳細に説明する。 （実施例１）図１〜図４は、本発明の第１実施例を表す
図面である。図１は支持基板１０２と素子基板１０５が
貼り合った状態である。シリコン酸化膜１０１が形成さ
れているウエハ（支持基板）１０２と特開平５−２１３
３８号公報（米原）に示される手法によって作成した多
孔質シリコン層１０４、シリコンエピタキシャル成長層
１０３を有する素子基板１０５とが貼り合っている。シ
リコン酸化膜１０１の厚さは望ましくは１μｍ程度であ
る。この状態で、支持基板裏面のシリコン酸化膜層１０
１をバッファードフッ酸溶液（ＮＨ4 ＨＦ2 ：１２．８
％水溶液）でエッチング除去する（図２）。その後、Ｓ
ｉＯ2 薄膜上に単結晶シリコン層１０３を残すために、
素子基板１０５をフッ硝酸酢酸混合エッチング液（重量
比ＨＦ：ＨＮＯ3 ：ＣＨ3 ＣＯＯＨ＝１：１０：１０）
により多孔質シリコン層１０４が表出するまで素子基板
１０５の薄膜化を行う（図３）。この時に、エッチング
を行う前に機械的に素子基板１０５を削り（バックグラ
インド）ある程度の薄膜化を行っておいても良い。その
後、フッ酸過酸化水素水混合エッチング液（重量比Ｈ
Ｆ：Ｈ2 Ｏ2 ＝１：５）により多孔質シリコン層１０４
を選択的にエッチングする。このフッ酸過酸化水素水混
合エッチング液はシリコンに比べ、多孔質シリコンのエ
ッチング速度が１０万〜１００万倍速いため多孔質シリ
コン層１０４のみを選択的に除去することが可能であ
る。
詳細に説明する。 （実施例１）図１〜図４は、本発明の第１実施例を表す
図面である。図１は支持基板１０２と素子基板１０５が
貼り合った状態である。シリコン酸化膜１０１が形成さ
れているウエハ（支持基板）１０２と特開平５−２１３
３８号公報（米原）に示される手法によって作成した多
孔質シリコン層１０４、シリコンエピタキシャル成長層
１０３を有する素子基板１０５とが貼り合っている。シ
リコン酸化膜１０１の厚さは望ましくは１μｍ程度であ
る。この状態で、支持基板裏面のシリコン酸化膜層１０
１をバッファードフッ酸溶液（ＮＨ4 ＨＦ2 ：１２．８
％水溶液）でエッチング除去する（図２）。その後、Ｓ
ｉＯ2 薄膜上に単結晶シリコン層１０３を残すために、
素子基板１０５をフッ硝酸酢酸混合エッチング液（重量
比ＨＦ：ＨＮＯ3 ：ＣＨ3 ＣＯＯＨ＝１：１０：１０）
により多孔質シリコン層１０４が表出するまで素子基板
１０５の薄膜化を行う（図３）。この時に、エッチング
を行う前に機械的に素子基板１０５を削り（バックグラ
インド）ある程度の薄膜化を行っておいても良い。その
後、フッ酸過酸化水素水混合エッチング液（重量比Ｈ
Ｆ：Ｈ2 Ｏ2 ＝１：５）により多孔質シリコン層１０４
を選択的にエッチングする。このフッ酸過酸化水素水混
合エッチング液はシリコンに比べ、多孔質シリコンのエ
ッチング速度が１０万〜１００万倍速いため多孔質シリ
コン層１０４のみを選択的に除去することが可能であ
る。
【００２４】このようにして、シリコン酸化膜１０１上
に結晶性がシリコンウエハと同等な単結晶シリコン層１
０３が平坦に、しかもウエハ全域にわたって、均一に薄
層化されて、しかも裏面の傷なく得られた（図４）。
に結晶性がシリコンウエハと同等な単結晶シリコン層１
０３が平坦に、しかもウエハ全域にわたって、均一に薄
層化されて、しかも裏面の傷なく得られた（図４）。
【００２５】ここで、本発明の理解の容易化のため従来
のエッチング方法を用いた場合について述べる。
のエッチング方法を用いた場合について述べる。
【００２６】図５〜図８は従来のエッチング方法による
製造工程を示す断面図である。従来は最初に、裏面酸化
膜を除去しなかったために、ＳｉＯ2 とシリコンの選択
比がないフッ硝酸酢酸混合エッチング液により、図５に
示す裏面シリコン酸化膜上の傷１０７が図６に示すよう
にシリコンに転写、強調され、出来上がりウエハの裏面
に深さ数μｍになる裏面傷１０８が生じた（図７，図
８）。しかしながら、本発明により、傷の入った裏面酸
化膜１０１を除去することによって、シリコンが表出し
た均一な裏面状態となり、エッチングが均一に進行する
ようになったため、傷が転写、強調されることはなくな
った。本発明は、裏面傷のないウエハを作成するために
非常に有効であった。 （実施例２）図９〜図１２は、本発明の第２実施例を表
す図面である。図９は支持基板１０２と素子基板１０５
が貼り合った状態である。ＳｉＮx 薄膜３０１が形成さ
れているウエハ（支持基板）１０２と特開平５−２１３
３８号公報（米原）に示される手法によって作成した多
孔質シリコン層１０４、シリコンエピタキシャル成長層
１０３を有する素子基板１０５とが貼り合っている。な
お貼り合わせ工程前にシリコンエピタキシャル成長層１
０３の表面に数百ｎｍの厚さのシリコン酸化層を形成し
ても良い。ＳｉＮx 層は望ましくは数百ｎｍ程度であ
る。この状態で、支持基板１０２裏面のＳｉＮx 層３０
１を１４０度程度に熱した燐酸溶液（ＨＰＯ4 ８５％）
でエッチング除去する（図１０）。その後、ＳｉＮx 薄
膜３０１上に単結晶シリコン層１０３を残すために、素
子基板１０５をフッ硝酸酢酸混合エッチング液（重量比
ＨＦ：ＨＮＯ3 ：ＣＨ3 ＣＯＯＨ＝１：１０：１０）に
より多孔質シリコン層１０４が表出するまで素子基板１
０５の薄膜化を行う（図１１）。この時に、エッチング
を行う前に機械的に素子基板１０５を削り（バックグラ
インド）ある程度の薄膜化を行っておいても良い。その
後、フッ酸過酸化水素水混合エッチング液（重量比Ｈ
Ｆ：Ｈ2 Ｏ2 ＝１：５）により多孔質シリコン層１０４
を選択的にエッチングする。このフッ酸過酸化水素水混
合エッチング液はシリコンに比べ、多孔質シリコンのエ
ッチング速度が１０万〜１００万倍速いため多孔質シリ
コン層１０４のみを選択的に除去することが可能であ
る。
製造工程を示す断面図である。従来は最初に、裏面酸化
膜を除去しなかったために、ＳｉＯ2 とシリコンの選択
比がないフッ硝酸酢酸混合エッチング液により、図５に
示す裏面シリコン酸化膜上の傷１０７が図６に示すよう
にシリコンに転写、強調され、出来上がりウエハの裏面
に深さ数μｍになる裏面傷１０８が生じた（図７，図
８）。しかしながら、本発明により、傷の入った裏面酸
化膜１０１を除去することによって、シリコンが表出し
た均一な裏面状態となり、エッチングが均一に進行する
ようになったため、傷が転写、強調されることはなくな
った。本発明は、裏面傷のないウエハを作成するために
非常に有効であった。 （実施例２）図９〜図１２は、本発明の第２実施例を表
す図面である。図９は支持基板１０２と素子基板１０５
が貼り合った状態である。ＳｉＮx 薄膜３０１が形成さ
れているウエハ（支持基板）１０２と特開平５−２１３
３８号公報（米原）に示される手法によって作成した多
孔質シリコン層１０４、シリコンエピタキシャル成長層
１０３を有する素子基板１０５とが貼り合っている。な
お貼り合わせ工程前にシリコンエピタキシャル成長層１
０３の表面に数百ｎｍの厚さのシリコン酸化層を形成し
ても良い。ＳｉＮx 層は望ましくは数百ｎｍ程度であ
る。この状態で、支持基板１０２裏面のＳｉＮx 層３０
１を１４０度程度に熱した燐酸溶液（ＨＰＯ4 ８５％）
でエッチング除去する（図１０）。その後、ＳｉＮx 薄
膜３０１上に単結晶シリコン層１０３を残すために、素
子基板１０５をフッ硝酸酢酸混合エッチング液（重量比
ＨＦ：ＨＮＯ3 ：ＣＨ3 ＣＯＯＨ＝１：１０：１０）に
より多孔質シリコン層１０４が表出するまで素子基板１
０５の薄膜化を行う（図１１）。この時に、エッチング
を行う前に機械的に素子基板１０５を削り（バックグラ
インド）ある程度の薄膜化を行っておいても良い。その
後、フッ酸過酸化水素水混合エッチング液（重量比Ｈ
Ｆ：Ｈ2 Ｏ2 ＝１：５）により多孔質シリコン層１０４
を選択的にエッチングする。このフッ酸過酸化水素水混
合エッチング液はシリコンに比べ、多孔質シリコンのエ
ッチング速度が１０万〜１００万倍速いため多孔質シリ
コン層１０４のみを選択的に除去することが可能であ
る。
【００２７】このようにして、ＳｉＮx ３０１上に結晶
性がシリコンウエハと同等な単結晶シリコン層１０３が
平坦に、しかもウエハ全域にわたって、均一に薄層化さ
れて、しかも裏面の傷なく得られた（図１２）。
性がシリコンウエハと同等な単結晶シリコン層１０３が
平坦に、しかもウエハ全域にわたって、均一に薄層化さ
れて、しかも裏面の傷なく得られた（図１２）。
【００２８】従来は最初に、裏面酸化膜を除去しなかっ
たために、シリコンのエッチング液であるフッ硝酸酢酸
混合液により、裏面シリコン酸化膜上の傷がシリコンに
転写、強調され、出来上がりウエハの裏面に深さ数μｍ
になる裏面傷が生じた。しかしながら、本発明により、
傷の入ったＳｉＮx 膜を除去することによって、シリコ
ンが表出した均一な裏面状態となり、エッチングが均一
に進行するようになったため、傷が転写、強調されるこ
とはなくなった。本発明は、裏面傷のないウエハを作成
するために非常に有効であった。 （実施例３）本実施例は第１実施例におけるシリコン酸
化膜１０４のエッチング方法をドライエッチングに変え
たものである。なお、各製造工程における各構成部材は
第１実施例と同じなので、図１〜図４を用いて本実施例
の製造工程について説明する。
たために、シリコンのエッチング液であるフッ硝酸酢酸
混合液により、裏面シリコン酸化膜上の傷がシリコンに
転写、強調され、出来上がりウエハの裏面に深さ数μｍ
になる裏面傷が生じた。しかしながら、本発明により、
傷の入ったＳｉＮx 膜を除去することによって、シリコ
ンが表出した均一な裏面状態となり、エッチングが均一
に進行するようになったため、傷が転写、強調されるこ
とはなくなった。本発明は、裏面傷のないウエハを作成
するために非常に有効であった。 （実施例３）本実施例は第１実施例におけるシリコン酸
化膜１０４のエッチング方法をドライエッチングに変え
たものである。なお、各製造工程における各構成部材は
第１実施例と同じなので、図１〜図４を用いて本実施例
の製造工程について説明する。
【００２９】図１は支持基板１０２と素子基板１０５が
貼り合った状態である。シリコン酸化膜１０１が形成さ
れているウエハ（支持基板）１０２と特開平５−２１３
３８号公報（米原）に示される手法によって作成した多
孔質シリコン層１０４、シリコンエピタキシャル成長層
１０３を有する素子基板１０５とが貼り合っている。シ
リコン酸化膜１０１の厚さは望ましくは１μｍ程度であ
る。この状態で、支持基板裏面のシリコン酸化膜層１０
１をプラズマ雰囲気中でドライエッチング（Ｃ 2 Ｆ6 ６
０ｓｃｃｍ、ＣＨＦ3 ２０ｓｃｃｍ、圧力７０〜８０Ｐ
ａ、ＲＦpower２．１ｋｗ）により除去する（図２）。
その後、ＳｉＯ2 薄膜上に単結晶シリコン層１０３を残
すために、素子基板１０５をフッ硝酸酢酸混合エッチン
グ液（重量比ＨＦ：ＨＮＯ3 ：ＣＨ3 ＣＯＯＨ＝１：１
０：１０）により多孔質シリコン層１０４が表出するま
で素子基板１０５の薄膜化を行う（図３）。この時に、
エッチングを行う前に機械的に素子基板１０５を削り
（バックグラインド）ある程度の薄膜化を行っておいて
も良い。その後、フッ酸過酸化水素水混合エッチング液
（重量比ＨＦ：Ｈ2 Ｏ2 ＝１：５）により多孔質シリコ
ン層１０４を選択的にエッチングする。このフッ酸過酸
化水素水混合エッチング液はシリコンに比べ、多孔質シ
リコンのエッチング速度が１０万〜１００万倍速いため
多孔質シリコン層１０４のみを選択的に除去することが
可能である。
貼り合った状態である。シリコン酸化膜１０１が形成さ
れているウエハ（支持基板）１０２と特開平５−２１３
３８号公報（米原）に示される手法によって作成した多
孔質シリコン層１０４、シリコンエピタキシャル成長層
１０３を有する素子基板１０５とが貼り合っている。シ
リコン酸化膜１０１の厚さは望ましくは１μｍ程度であ
る。この状態で、支持基板裏面のシリコン酸化膜層１０
１をプラズマ雰囲気中でドライエッチング（Ｃ 2 Ｆ6 ６
０ｓｃｃｍ、ＣＨＦ3 ２０ｓｃｃｍ、圧力７０〜８０Ｐ
ａ、ＲＦpower２．１ｋｗ）により除去する（図２）。
その後、ＳｉＯ2 薄膜上に単結晶シリコン層１０３を残
すために、素子基板１０５をフッ硝酸酢酸混合エッチン
グ液（重量比ＨＦ：ＨＮＯ3 ：ＣＨ3 ＣＯＯＨ＝１：１
０：１０）により多孔質シリコン層１０４が表出するま
で素子基板１０５の薄膜化を行う（図３）。この時に、
エッチングを行う前に機械的に素子基板１０５を削り
（バックグラインド）ある程度の薄膜化を行っておいて
も良い。その後、フッ酸過酸化水素水混合エッチング液
（重量比ＨＦ：Ｈ2 Ｏ2 ＝１：５）により多孔質シリコ
ン層１０４を選択的にエッチングする。このフッ酸過酸
化水素水混合エッチング液はシリコンに比べ、多孔質シ
リコンのエッチング速度が１０万〜１００万倍速いため
多孔質シリコン層１０４のみを選択的に除去することが
可能である。
【００３０】このようにして、シリコン酸化膜１０１上
に結晶性がシリコンウエハと同等な単結晶シリコン層１
０３が平坦に、しかもウエハ全域にわたって、均一に薄
層化されて、しかも裏面の傷なく得られた（図４）。
に結晶性がシリコンウエハと同等な単結晶シリコン層１
０３が平坦に、しかもウエハ全域にわたって、均一に薄
層化されて、しかも裏面の傷なく得られた（図４）。
【００３１】本発明により、実施例１と同様に傷の入っ
た裏面酸化膜１０１を除去することによって、シリコン
が表出した均一な裏面状態となり、エッチングが均一に
進行するようになったため、傷が転写、強調されること
はなくなった。本発明は、裏面傷のないウエハを作成す
るために非常に有効であった。
た裏面酸化膜１０１を除去することによって、シリコン
が表出した均一な裏面状態となり、エッチングが均一に
進行するようになったため、傷が転写、強調されること
はなくなった。本発明は、裏面傷のないウエハを作成す
るために非常に有効であった。
【００３２】
【発明の効果】以上詳細に説明したように、本発明によ
れば傷の入った裏面絶縁層を除去した後に選択エッチン
グを行うことにより、傷のない裏面状態でエッチングが
全面にわたって均一に進行するため、支持基体裏面に生
じる傷を防止することが可能となる。裏面の傷は、真空
吸着による搬送、更には裏面にパターンをきざむ必要が
ある場合には、搬送不可能、パターン異常といった不具
合を起こし、極端な歩留りの低下につながっていたが、
本発明によれば、裏面傷発生が抑制されるため歩留まり
を飛躍的に向上させることができる。
れば傷の入った裏面絶縁層を除去した後に選択エッチン
グを行うことにより、傷のない裏面状態でエッチングが
全面にわたって均一に進行するため、支持基体裏面に生
じる傷を防止することが可能となる。裏面の傷は、真空
吸着による搬送、更には裏面にパターンをきざむ必要が
ある場合には、搬送不可能、パターン異常といった不具
合を起こし、極端な歩留りの低下につながっていたが、
本発明によれば、裏面傷発生が抑制されるため歩留まり
を飛躍的に向上させることができる。
【図１】本発明の半導体基体の製造方法の第１及び第３
実施例の製造工程を表す断面図である。
実施例の製造工程を表す断面図である。
【図２】本発明の半導体基体の製造方法の第１及び第３
実施例の製造工程を表す断面図である。
実施例の製造工程を表す断面図である。
【図３】本発明の半導体基体の製造方法の第１及び第３
実施例の製造工程を表す断面図である。
実施例の製造工程を表す断面図である。
【図４】本発明の半導体基体の製造方法の第１及び第３
実施例の製造工程を表す断面図である。
実施例の製造工程を表す断面図である。
【図５】従来の半導体基体の製造方法の製造工程を表す
断面図である。
断面図である。
【図６】従来の半導体基体の製造方法の製造工程を表す
断面図である。
断面図である。
【図７】従来の半導体基体の製造方法の製造工程を表す
断面図である。
断面図である。
【図８】従来の半導体基体の製造方法により生じた裏面
の傷の状態を表すための平面図である。
の傷の状態を表すための平面図である。
【図９】本発明の半導体基体の製造方法の第２実施例の
製造工程を表す断面図である。
製造工程を表す断面図である。
【図１０】本発明の半導体基体の製造方法の第２実施例
の製造工程を表す断面図である。
の製造工程を表す断面図である。
【図１１】本発明の半導体基体の製造方法の第２実施例
の製造工程を表す断面図である。
の製造工程を表す断面図である。
【図１２】本発明の半導体基体の製造方法の第２実施例
の製造工程を表す断面図である。
の製造工程を表す断面図である。
１０１ シリコン酸化膜 １０２ 支持基体（シリコン） １０３ シリコンエピタキシャル成長層 １０４ 多孔質シリコン層 １０５ 素子基体（シリコン） １０６ 貼り合わせ界面 １０７ 裏面シリコン酸化膜傷 １０８ 裏面シリコン傷 ３０１ ＳｉＮX 膜
Claims (7)
- 【請求項１】 半導体基体の一主面と絶縁層を有する基
体の一主面とを該絶縁層を介して貼り合わせる工程と、 前記絶縁層を有する基体の少なくとも裏面絶縁層を除去
する工程と、 前記半導体基体を薄膜化する工程と、を有することを特
徴とする半導体基体の製造方法。 - 【請求項２】 請求項１記載の半導体基体の製造方法に
おいて、前記絶縁層を有する基体が半導体基体であるこ
とを特徴とする半導体基体の製造方法。 - 【請求項３】 請求項１記載の半導体基体の製造方法に
おいて、前記半導体基体はシリコン基体であることを特
徴とする半導体基体の製造方法。 - 【請求項４】 請求項１記載の半導体基体の製造方法に
おいて、前記絶縁層としてＳｉＯ2 を用いることを特徴
とする半導体基体の製造方法。 - 【請求項５】 請求項１記載の半導体基体の製造方法に
おいて、前記絶縁層としてＳｉＮX を用いることを特徴
とする半導体基体の製造方法。 - 【請求項６】 請求項１記載の半導体基体の製造方法に
おいて、前記裏面絶縁層を除去するエッチング液とし
て、該絶縁層のエッチング速度に比べて絶縁層を有する
基体の基体本体のエッチング速度が遅い液を用いること
を特徴とする半導体基体の製造方法。 - 【請求項７】 請求項６記載の半導体基体の製造方法に
おいて、エッチング液としてＨＦを含む溶液を用いるこ
とを特徴とする半導体基体の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP206994A JPH07211602A (ja) | 1994-01-13 | 1994-01-13 | 半導体基体の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP206994A JPH07211602A (ja) | 1994-01-13 | 1994-01-13 | 半導体基体の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07211602A true JPH07211602A (ja) | 1995-08-11 |
Family
ID=11519066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP206994A Pending JPH07211602A (ja) | 1994-01-13 | 1994-01-13 | 半導体基体の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07211602A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100291501B1 (ko) * | 1995-10-06 | 2001-10-24 | 미다라이 후지오 | 반도체기판및그제조방법 |
| US7148119B1 (en) | 1994-03-10 | 2006-12-12 | Canon Kabushiki Kaisha | Process for production of semiconductor substrate |
-
1994
- 1994-01-13 JP JP206994A patent/JPH07211602A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7148119B1 (en) | 1994-03-10 | 2006-12-12 | Canon Kabushiki Kaisha | Process for production of semiconductor substrate |
| KR100291501B1 (ko) * | 1995-10-06 | 2001-10-24 | 미다라이 후지오 | 반도체기판및그제조방법 |
| KR100348514B1 (ko) * | 1995-10-06 | 2002-08-13 | 캐논 가부시끼가이샤 | 반도체기판 및 그 제조방법 |
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