JPH07210458A - メモリ制御方法及びメモリ制御装置 - Google Patents
メモリ制御方法及びメモリ制御装置Info
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- JPH07210458A JPH07210458A JP633594A JP633594A JPH07210458A JP H07210458 A JPH07210458 A JP H07210458A JP 633594 A JP633594 A JP 633594A JP 633594 A JP633594 A JP 633594A JP H07210458 A JPH07210458 A JP H07210458A
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Abstract
(57)【要約】
【目的】 ＲＯＭの制御信号を最小の数にし、かつ複数
のＲＯＭを選択する余地を確保することのできるメモリ
制御方法及びメモリ制御装置を提供することを目的とす
る。 【構成】 第１メモリ素子と、この第１メモリ素子を選
択する第１選択制御信号（ＣＳ０＃）１１と、第１メモ
リ素子に連続した記憶領域の第２メモリ素子と、第１メ
モリ素子に連続した記憶領域の第３メモリ素子と、これ
らの第２メモリ素子と第３メモリ素子との両素子を選択
可能な第２選択制御信号（ＣＳ１２＃）１２と、第１メ
モリ素子の領域を表す２０番アドレス（ＡＤＤＲ２０）
１３と、この２０番アドレス（ＡＤＤＲ２０）１３と他
の信号とを切り替え可能な信号セレクタ１５とを有し、
この信号セレクタ１５の切り替えによって第１メモリ素
子と第２メモリ素子の連続メモリ領域もしくは第１メモ
リ素子と第３メモリ素子の連続メモリ領域を形成する。
のＲＯＭを選択する余地を確保することのできるメモリ
制御方法及びメモリ制御装置を提供することを目的とす
る。 【構成】 第１メモリ素子と、この第１メモリ素子を選
択する第１選択制御信号（ＣＳ０＃）１１と、第１メモ
リ素子に連続した記憶領域の第２メモリ素子と、第１メ
モリ素子に連続した記憶領域の第３メモリ素子と、これ
らの第２メモリ素子と第３メモリ素子との両素子を選択
可能な第２選択制御信号（ＣＳ１２＃）１２と、第１メ
モリ素子の領域を表す２０番アドレス（ＡＤＤＲ２０）
１３と、この２０番アドレス（ＡＤＤＲ２０）１３と他
の信号とを切り替え可能な信号セレクタ１５とを有し、
この信号セレクタ１５の切り替えによって第１メモリ素
子と第２メモリ素子の連続メモリ領域もしくは第１メモ
リ素子と第３メモリ素子の連続メモリ領域を形成する。
Description
【０００１】
【産業上の利用分野】本発明は読みだし専用メモリ（Ｒ
ＯＭ）を利用したメモリ回路の設計において、ＲＯＭの
容量変更に容易に対応することのできるメモリ制御方法
及びメモリ制御装置に関するものである。
ＯＭ）を利用したメモリ回路の設計において、ＲＯＭの
容量変更に容易に対応することのできるメモリ制御方法
及びメモリ制御装置に関するものである。
【０００２】特にシステム全体の基板面積の制約等のた
めに回路スペースの節減が必要な場合や、制御回路用カ
スタムＩＣを設計するために信号線を少なくしたい場合
に本発明は有効である。
めに回路スペースの節減が必要な場合や、制御回路用カ
スタムＩＣを設計するために信号線を少なくしたい場合
に本発明は有効である。
【０００３】
【従来の技術】従来この種のメモリ制御方法及びメモリ
制御装置において、ＲＯＭを利用したメモリ回路を設計
する際、制御信号線としてメモリ領域を指定するための
アドレス線や、メモリのデータを読み出すためのデータ
線（これらを一括してバスラインと呼ぶ）、データの出
力を制御する出力イネーブル信号線、素子を選択しアク
セス可能にするチップイネーブル信号線（これらを一括
して制御ラインと呼ぶ）、および電源線などが必要であ
る。
制御装置において、ＲＯＭを利用したメモリ回路を設計
する際、制御信号線としてメモリ領域を指定するための
アドレス線や、メモリのデータを読み出すためのデータ
線（これらを一括してバスラインと呼ぶ）、データの出
力を制御する出力イネーブル信号線、素子を選択しアク
セス可能にするチップイネーブル信号線（これらを一括
して制御ラインと呼ぶ）、および電源線などが必要であ
る。
【０００４】上記の各信号線のうち、アドレス線、デー
タ線はシステムのバスラインより取り出すことができ、
また電源線はシステムの電源ラインから引き出すことが
できる。出力イネーブル信号線とチップイネーブル信号
線は、ＲＯＭのアクセスタイムを考慮し、アドレス信号
やシステムの動作クロック信号等から合成する。
タ線はシステムのバスラインより取り出すことができ、
また電源線はシステムの電源ラインから引き出すことが
できる。出力イネーブル信号線とチップイネーブル信号
線は、ＲＯＭのアクセスタイムを考慮し、アドレス信号
やシステムの動作クロック信号等から合成する。
【０００５】従ってＲＯＭの制御回路を検討する場合
は、まずＲＯＭのメモリ容量を決定し、バスラインの構
成とアクセスタイム等を決定すれば、どの供給メーカの
どのＲＯＭ素子を採用するかが決まり、その素子に適し
た回路設計を行うことができる。
は、まずＲＯＭのメモリ容量を決定し、バスラインの構
成とアクセスタイム等を決定すれば、どの供給メーカの
どのＲＯＭ素子を採用するかが決まり、その素子に適し
た回路設計を行うことができる。
【０００６】以上のようにして設計された、図４の従来
のメモリ回路について説明する。図において、１は第１
メモリ素子を選択して動作可能にする第１選択制御信
号、同様に２は第２選択制御信号、３は第３選択制御信
号である。４から９は出力許可端子４ａと素子選択端子
４ｂとを有する２５６ｋ×１６ｂｉｔ構成のＲＯＭであ
り、全て同じ構成である。さらに、ＲＯＭ４とＲＯＭ５
とを並列に組み合わせ２５６ｋ×３２ｂｉｔ（１Ｍバイ
ト容量）の第１メモリ素子を構成する。同様に、第２メ
モリ素子、第３メモリ素子を構成する。
のメモリ回路について説明する。図において、１は第１
メモリ素子を選択して動作可能にする第１選択制御信
号、同様に２は第２選択制御信号、３は第３選択制御信
号である。４から９は出力許可端子４ａと素子選択端子
４ｂとを有する２５６ｋ×１６ｂｉｔ構成のＲＯＭであ
り、全て同じ構成である。さらに、ＲＯＭ４とＲＯＭ５
とを並列に組み合わせ２５６ｋ×３２ｂｉｔ（１Ｍバイ
ト容量）の第１メモリ素子を構成する。同様に、第２メ
モリ素子、第３メモリ素子を構成する。
【０００７】また、それぞれのＲＯＭ４からＲＯＭ９を
ＩＣソケット（図示省略）により回路基板に実装するよ
うに設計しておけば、メモリ容量の増設に容易に対応で
きる。例えば、ＲＯＭ４からＲＯＭ７により構成された
第１メモリ素子と第２メモリ素子とからなる２Ｍバイト
容量のメモリ回路に、ＲＯＭ８とＲＯＭ９を追加して第
３メモリ素子を増設して３Ｍバイト容量のメモリ回路を
構成することができる。図４はこのようにして構成され
た３Ｍバイト容量のメモリ回路を表している。
ＩＣソケット（図示省略）により回路基板に実装するよ
うに設計しておけば、メモリ容量の増設に容易に対応で
きる。例えば、ＲＯＭ４からＲＯＭ７により構成された
第１メモリ素子と第２メモリ素子とからなる２Ｍバイト
容量のメモリ回路に、ＲＯＭ８とＲＯＭ９を追加して第
３メモリ素子を増設して３Ｍバイト容量のメモリ回路を
構成することができる。図４はこのようにして構成され
た３Ｍバイト容量のメモリ回路を表している。
【０００８】このようにして、システムに組み込むＲＯ
Ｍが決まれば、そのＲＯＭに適合した固有の選択制御信
号を複数用意するのが常であった。
Ｍが決まれば、そのＲＯＭに適合した固有の選択制御信
号を複数用意するのが常であった。
【０００９】図５は、このようなＲＯＭの例を表し、図
５（ａ）は２５６ｋ×１６ｂｉｔのＲＯＭの信号配置
図、図５（ｂ）は５１２ｋ×１６ｂｉｔのＲＯＭの信号
配置図である。図に示すように、ＲＯＭはその容量が異
なってもほぼ信号配置は互換性を保つように配置されて
いる。
５（ａ）は２５６ｋ×１６ｂｉｔのＲＯＭの信号配置
図、図５（ｂ）は５１２ｋ×１６ｂｉｔのＲＯＭの信号
配置図である。図に示すように、ＲＯＭはその容量が異
なってもほぼ信号配置は互換性を保つように配置されて
いる。
【００１０】
【発明が解決しようとする課題】しかしながら、システ
ム全体の完成納期を短縮するために、回路基板の設計と
ソフトウェアの設計は同時に並行して進行することが多
い。その結果、制御回路の設計をする段階ではソフトウ
ェアの容量が見極められないため、メモリ容量の変更に
対応可能なＲＯＭの制御回路が望まれていた。
ム全体の完成納期を短縮するために、回路基板の設計と
ソフトウェアの設計は同時に並行して進行することが多
い。その結果、制御回路の設計をする段階ではソフトウ
ェアの容量が見極められないため、メモリ容量の変更に
対応可能なＲＯＭの制御回路が望まれていた。
【００１１】このような場合の対処として、使用する可
能性のあるＲＯＭすべてについて、各々のＲＯＭに対応
する複数の制御信号を予め設計段階で用意しておくこと
が考えられる。この場合、最終的に決定したＲＯＭに適
合する信号線のみをＲＯＭの制御信号ピンに接続する。
しかし、実際に使用する信号数に比較して多くの信号を
用意する必要性が生じ、特にカスタムＩＣで制御回路を
構成するような場合に、カスタムＩＣの入出力信号（即
ちＩＣのピン数）をできるだけ節減する必要があり、こ
の方法は望ましくない。
能性のあるＲＯＭすべてについて、各々のＲＯＭに対応
する複数の制御信号を予め設計段階で用意しておくこと
が考えられる。この場合、最終的に決定したＲＯＭに適
合する信号線のみをＲＯＭの制御信号ピンに接続する。
しかし、実際に使用する信号数に比較して多くの信号を
用意する必要性が生じ、特にカスタムＩＣで制御回路を
構成するような場合に、カスタムＩＣの入出力信号（即
ちＩＣのピン数）をできるだけ節減する必要があり、こ
の方法は望ましくない。
【００１２】本発明は以上の課題を鑑みてなされたもの
で、ＲＯＭの制御信号を最小の数にし、かつ複数のＲＯ
Ｍを選択する余地を確保することのできるメモリ制御方
法及びメモリ制御装置を提供することを目的とする。
で、ＲＯＭの制御信号を最小の数にし、かつ複数のＲＯ
Ｍを選択する余地を確保することのできるメモリ制御方
法及びメモリ制御装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】本発明は以上の課題を解
決するためになされたもので、第１メモリ素子と、この
第１メモリ素子を選択する第１選択制御信号と、第１メ
モリ素子に連続した記憶領域の第２メモリ素子と、第１
メモリ素子に連続した記憶領域の第３メモリ素子と、こ
れらの第２メモリ素子と第３メモリ素子との両素子を選
択可能な第２選択制御信号と、第１メモリ素子の領域を
表すアドレス信号と、この領域を表すアドレス信号と他
の信号とを切り替え可能な信号セレクタとを有し、この
信号セレクタの切り替えによって第１メモリ素子と第２
メモリ素子の連続メモリ領域もしくは第１メモリ素子と
第３メモリ素子の連続メモリ領域を形成する。
決するためになされたもので、第１メモリ素子と、この
第１メモリ素子を選択する第１選択制御信号と、第１メ
モリ素子に連続した記憶領域の第２メモリ素子と、第１
メモリ素子に連続した記憶領域の第３メモリ素子と、こ
れらの第２メモリ素子と第３メモリ素子との両素子を選
択可能な第２選択制御信号と、第１メモリ素子の領域を
表すアドレス信号と、この領域を表すアドレス信号と他
の信号とを切り替え可能な信号セレクタとを有し、この
信号セレクタの切り替えによって第１メモリ素子と第２
メモリ素子の連続メモリ領域もしくは第１メモリ素子と
第３メモリ素子の連続メモリ領域を形成する。
【００１４】
【作用】以上の構成により、第１メモリ素子の記憶領域
を使用する場合は第１選択制御信号により、また、メモ
リ素子を増設して第１メモリ素子と第２メモリ素子とを
連続した記憶領域で使用する場合は第１選択制御信号と
第２選択制御信号とアドレス信号とにより、さらに、メ
モリ素子を増設して第１メモリ素子と第３メモリ素子と
を連続した記憶領域で使用する場合は第１選択制御信号
と第２選択制御信号と他の既存の信号とにより、メモリ
容量を形成することができる。
を使用する場合は第１選択制御信号により、また、メモ
リ素子を増設して第１メモリ素子と第２メモリ素子とを
連続した記憶領域で使用する場合は第１選択制御信号と
第２選択制御信号とアドレス信号とにより、さらに、メ
モリ素子を増設して第１メモリ素子と第３メモリ素子と
を連続した記憶領域で使用する場合は第１選択制御信号
と第２選択制御信号と他の既存の信号とにより、メモリ
容量を形成することができる。
【００１５】従って、３種類のメモリ容量を形成するた
めに２本の選択制御信号を生成することで制御すること
ができる。
めに２本の選択制御信号を生成することで制御すること
ができる。
【００１６】
【実施例】図１は本発明の一実施例におけるメモリ制御
装置の回路図であり、図１は３２ｂｉｔバスライン構成
で２Ｍバイト容量の回路図、図２は同３２ｂｉｔバスラ
イン構成で３Ｍバイト容量の回路図である。
装置の回路図であり、図１は３２ｂｉｔバスライン構成
で２Ｍバイト容量の回路図、図２は同３２ｂｉｔバスラ
イン構成で３Ｍバイト容量の回路図である。
【００１７】２１は、出力許可端子２１ａと素子選択端
子２１ｂとを有し２５６ｋ×１６ｂｉｔ構成のＲＯＭで
あり、同様にＲＯＭ２２からＲＯＭ２４も同じ構成のＲ
ＯＭである。２５は、出力許可端子２５ａと素子選択端
子２５ｂとを有し５１２ｋ×１６ｂｉｔ構成のＲＯＭで
あり、同様にＲＯＭ２６も同じ構成のＲＯＭである。
子２１ｂとを有し２５６ｋ×１６ｂｉｔ構成のＲＯＭで
あり、同様にＲＯＭ２２からＲＯＭ２４も同じ構成のＲ
ＯＭである。２５は、出力許可端子２５ａと素子選択端
子２５ｂとを有し５１２ｋ×１６ｂｉｔ構成のＲＯＭで
あり、同様にＲＯＭ２６も同じ構成のＲＯＭである。
【００１８】さらに、ＲＯＭ２１とＲＯＭ２２とを並列
に組み合わせ２５６ｋ×３２ｂｉｔ（１Ｍバイト容量）
の第１メモリ素子を構成する。同様に、ＲＯＭ２３とＲ
ＯＭ２４とを組み合わせて第２メモリ素子、ＲＯＭ２５
とＲＯＭ２６とを組み合わせ５１２ｋ×３２ｂｉｔ（２
Ｍバイト容量）の第３メモリ素子を構成する。
に組み合わせ２５６ｋ×３２ｂｉｔ（１Ｍバイト容量）
の第１メモリ素子を構成する。同様に、ＲＯＭ２３とＲ
ＯＭ２４とを組み合わせて第２メモリ素子、ＲＯＭ２５
とＲＯＭ２６とを組み合わせ５１２ｋ×３２ｂｉｔ（２
Ｍバイト容量）の第３メモリ素子を構成する。
【００１９】１１は第１メモリ素子を選択して動作可能
にする第１選択制御信号（ＣＳ０＃）、１２は第２メモ
リ素子と第３メモリ素子との両素子を選択して動作可能
にする第２選択制御信号（ＣＳ１２＃）である。ここ
で、信号名末尾の＃はその信号がローアクティブである
ことを示している。
にする第１選択制御信号（ＣＳ０＃）、１２は第２メモ
リ素子と第３メモリ素子との両素子を選択して動作可能
にする第２選択制御信号（ＣＳ１２＃）である。ここ
で、信号名末尾の＃はその信号がローアクティブである
ことを示している。
【００２０】１３は最下位アドレスを０番としたとき２
０番アドレス（ＡＤＤＲ２０）であって、アドレスバス
１６を構成する一本のアドレス信号である。
０番アドレス（ＡＤＤＲ２０）であって、アドレスバス
１６を構成する一本のアドレス信号である。
【００２１】１４は反転器であり、２０番アドレス（Ａ
ＤＤＲ２０）１３の極性を反転させてＡＤＤＲ２０＃を
生成する。１５は信号セレクタであり、セレクタ端子１
５ａとセレクタ端子１５ｃ間またはセレクタ端子１５ｂ
とセレクタ端子１５ｃ間を接続子１５ｄで切り替えるこ
とにより素子選択端子２３ｂまたは２５ｂに切り替え信
号を供給する。
ＤＤＲ２０）１３の極性を反転させてＡＤＤＲ２０＃を
生成する。１５は信号セレクタであり、セレクタ端子１
５ａとセレクタ端子１５ｃ間またはセレクタ端子１５ｂ
とセレクタ端子１５ｃ間を接続子１５ｄで切り替えるこ
とにより素子選択端子２３ｂまたは２５ｂに切り替え信
号を供給する。
【００２２】図３は第１選択制御信号（ＣＳ０＃）１１
と第２選択制御信号（ＣＳ１２＃）１２の真理値表であ
る。ＣＳ０＃１１はメモリ領域００００００ｈ番地から
０ＦＦＦＦＦｈ番地までをセレクトする。ＣＳ１２＃１
２はメモリ領域１０００００ｈ番地から２ＦＦＦＦＦｈ
番地までをセレクトする。ここで、数値末尾のｈはその
数値が１６進数であることを示している。
と第２選択制御信号（ＣＳ１２＃）１２の真理値表であ
る。ＣＳ０＃１１はメモリ領域００００００ｈ番地から
０ＦＦＦＦＦｈ番地までをセレクトする。ＣＳ１２＃１
２はメモリ領域１０００００ｈ番地から２ＦＦＦＦＦｈ
番地までをセレクトする。ここで、数値末尾のｈはその
数値が１６進数であることを示している。
【００２３】以上のように構成された本発明の一実施例
におけるメモリ制御装置について図１と図３に基づいて
動作を説明する。
におけるメモリ制御装置について図１と図３に基づいて
動作を説明する。
【００２４】２Ｍバイト容量の場合は、図１に示すよう
に、ＣＳ０＃１１をＲＯＭ２１の出力許可端子２１ａに
入力することによって００００００ｈ番地から０ＦＦＦ
ＦＦｈ番地までを選択し、ＣＳ１２＃１２をＲＯＭ２３
の出力許可端子２３ａに入力し、アドレスバス１６から
２０番アドレス（ＡＤＤＲ２０）１３を反転器１４で反
転し、接続子１５ｄをセレクタ端子１５ａ，１５ｃ間に
接続した信号セレクタ１５を介してＲＯＭ２３の素子選
択端子２３ｂに反転入力することによって１０００００
ｈ番地から１ＦＦＦＦＦｈ番地までを選択している。Ｃ
Ｓ１２＃１２が図３に示す条件でアクティブとなり、２
０番アドレス（ＡＤＤＲ２０）１３がハイレベルのとき
にＲＯＭ２３，２４が選択されることを表している。
に、ＣＳ０＃１１をＲＯＭ２１の出力許可端子２１ａに
入力することによって００００００ｈ番地から０ＦＦＦ
ＦＦｈ番地までを選択し、ＣＳ１２＃１２をＲＯＭ２３
の出力許可端子２３ａに入力し、アドレスバス１６から
２０番アドレス（ＡＤＤＲ２０）１３を反転器１４で反
転し、接続子１５ｄをセレクタ端子１５ａ，１５ｃ間に
接続した信号セレクタ１５を介してＲＯＭ２３の素子選
択端子２３ｂに反転入力することによって１０００００
ｈ番地から１ＦＦＦＦＦｈ番地までを選択している。Ｃ
Ｓ１２＃１２が図３に示す条件でアクティブとなり、２
０番アドレス（ＡＤＤＲ２０）１３がハイレベルのとき
にＲＯＭ２３，２４が選択されることを表している。
【００２５】３Ｍバイト容量の場合は、図２に示すよう
に、ＣＳ０＃１１をＲＯＭ２１の出力許可端子２１ａに
入力することによって００００００ｈ番地から０ＦＦＦ
ＦＦｈ番地までを選択し、ＣＳ１２＃１２をＲＯＭ２５
の出力許可端子２５ａに入力し、素子選択端子２５ｂは
接続子１５ｄをセレクタ端子１５ｂ，１５ｃ間に接続す
ることによって１０００００ｈ番地から２ＦＦＦＦＦｈ
番地までを選択している。
に、ＣＳ０＃１１をＲＯＭ２１の出力許可端子２１ａに
入力することによって００００００ｈ番地から０ＦＦＦ
ＦＦｈ番地までを選択し、ＣＳ１２＃１２をＲＯＭ２５
の出力許可端子２５ａに入力し、素子選択端子２５ｂは
接続子１５ｄをセレクタ端子１５ｂ，１５ｃ間に接続す
ることによって１０００００ｈ番地から２ＦＦＦＦＦｈ
番地までを選択している。
【００２６】次に、ＲＯＭ交換について説明する。図５
において、２５６Ｋ×１６ｂｉｔ構成のＥＰ−ＲＯＭと
５１２Ｋ×１６ｂｉｔ構成のＥＰ−ＲＯＭとは、ともに
パッケージはＤＩＰであり、ピン数はそれぞれ４０ピ
ン、４２ピンとなっている。双方を比べて異なる点は、
ＲＯＭ２１に対しＲＯＭ２５はアドレスの最上位ｂｉｔ
の信号Ａ１８が追加されているのみである。追加された
信号ピンはＲＯＭ２５のＤＩＰパッケージ端部の第１番
ピンに配置されている。
において、２５６Ｋ×１６ｂｉｔ構成のＥＰ−ＲＯＭと
５１２Ｋ×１６ｂｉｔ構成のＥＰ−ＲＯＭとは、ともに
パッケージはＤＩＰであり、ピン数はそれぞれ４０ピ
ン、４２ピンとなっている。双方を比べて異なる点は、
ＲＯＭ２１に対しＲＯＭ２５はアドレスの最上位ｂｉｔ
の信号Ａ１８が追加されているのみである。追加された
信号ピンはＲＯＭ２５のＤＩＰパッケージ端部の第１番
ピンに配置されている。
【００２７】回路基板上に４２ピンのＤＩＰ型ＩＣソケ
ットを用意しておき、ＩＣソケットの第１番ピンにアド
レスバス１６より引きだしたアドレス信号１８を接続す
る。このＩＣソケットにＲＯＭ２５を実装したときは３
Ｍバイト容量のメモリ制御装置になる。
ットを用意しておき、ＩＣソケットの第１番ピンにアド
レスバス１６より引きだしたアドレス信号１８を接続す
る。このＩＣソケットにＲＯＭ２５を実装したときは３
Ｍバイト容量のメモリ制御装置になる。
【００２８】また、このＩＣソケットにＲＯＭ２１を実
装したときは２Ｍバイト容量のメモリ制御装置になる。
ただし、ＩＣソケットの第１番ピン側の１列を空きとし
てＲＯＭ２１を実装すれば、ＩＣソケットの第１番ピン
に接続されたアドレス信号１８はＲＯＭ２１には無関係
となり、またＩＣソケットの第４２番ピンはもともと無
接続ピンであるので、結局正しく信号接続される。
装したときは２Ｍバイト容量のメモリ制御装置になる。
ただし、ＩＣソケットの第１番ピン側の１列を空きとし
てＲＯＭ２１を実装すれば、ＩＣソケットの第１番ピン
に接続されたアドレス信号１８はＲＯＭ２１には無関係
となり、またＩＣソケットの第４２番ピンはもともと無
接続ピンであるので、結局正しく信号接続される。
【００２９】
【発明の効果】本発明は以上に詳細に述べたように、Ｒ
ＯＭの制御信号を最小の数にし、かつ複数のＲＯＭ素子
を選択する余地を確保することのできるメモリ制御方法
及びメモリ制御装置を提供することができた。すなわ
ち、２Ｍバイト構成のメモリ制御装置と３Ｍバイト構成
のメモリ制御装置の両方に共用できる制御回路を用い
て、メモリ容量の変更が容易となった。また、ＲＯＭを
変更する際の信号接続が容易であり、変更後に不要な生
成信号を残すこともなく、最小数の制御信号で実現でき
るようになった。
ＯＭの制御信号を最小の数にし、かつ複数のＲＯＭ素子
を選択する余地を確保することのできるメモリ制御方法
及びメモリ制御装置を提供することができた。すなわ
ち、２Ｍバイト構成のメモリ制御装置と３Ｍバイト構成
のメモリ制御装置の両方に共用できる制御回路を用い
て、メモリ容量の変更が容易となった。また、ＲＯＭを
変更する際の信号接続が容易であり、変更後に不要な生
成信号を残すこともなく、最小数の制御信号で実現でき
るようになった。
【００３０】また本発明は、システム全体の回路設計を
行うのに先行して、メモリ制御装置を設計する場合に特
に有用であり、カスタムＩＣにメモリ制御回路を組入れ
る場合などに応用することができる。
行うのに先行して、メモリ制御装置を設計する場合に特
に有用であり、カスタムＩＣにメモリ制御回路を組入れ
る場合などに応用することができる。
【図１】本発明の一実施例における３２ｂｉｔバスライ
ン構成で２Ｍバイト容量のメモリ制御装置の回路図
ン構成で２Ｍバイト容量のメモリ制御装置の回路図
【図２】本発明の一実施例における３２ｂｉｔバスライ
ン構成で３Ｍバイト容量のメモリ制御装置の回路図
ン構成で３Ｍバイト容量のメモリ制御装置の回路図
【図３】本発明の一実施例におけるメモリ制御装置の第
１選択制御信号と第２選択制御信号の真理値表を示す図
１選択制御信号と第２選択制御信号の真理値表を示す図
【図４】従来のメモリ回路を表す図
【図５】（ａ）２５６ｋ×１６ｂｉｔのＲＯＭの信号配
置図（ｂ）５１２ｋ×１６ｂｉｔのＲＯＭの信号配置図
置図（ｂ）５１２ｋ×１６ｂｉｔのＲＯＭの信号配置図
１１ 第１選択制御信号（ＣＳ０＃） １２ 第２選択制御信号（ＣＳ１２＃） １３ ２０番アドレス（ＡＤＤＲ２０） １４ 反転器 １５ 信号セレクタ １５ａ，１５ｂ，１５ｃ セレクタ端子 １５ｄ 接続子 １６ アドレスバス ２１，２２，２３，２４ ＲＯＭ（２５６ｋ×１６ｂｉ
ｔ） ２５，２６ ＲＯＭ（５１２ｋ×１６ｂｉｔ）
ｔ） ２５，２６ ＲＯＭ（５１２ｋ×１６ｂｉｔ）
Claims (4)
- 【請求項１】第１のメモリ素子と、前記第１のメモリ素
子を選択する第１の選択制御信号と、前記第１のメモリ
素子に連続した記憶領域に対応する第２のメモリ素子
と、前記第１のメモリ素子に連続した記憶領域に対応す
る第３のメモリ素子と、前記第２のメモリ素子と前記第
３のメモリ素子との両素子を選択可能な第２の選択制御
信号と、前記第１のメモリ素子の領域を指定するアドレ
ス信号と、前記アドレス信号と他の信号とを切り替える
信号セレクタとを有し、前記信号セレクタの切り替えに
よって前記第１のメモリ素子と前記第２のメモリ素子の
連続メモリ領域もしくは前記第１のメモリ素子と前記第
３のメモリ素子の連続メモリ領域を形成することを特徴
とするメモリ制御方法。 - 【請求項２】第１のメモリ素子と、前記第１のメモリ素
子を選択する第１の選択制御信号と、前記第１のメモリ
素子に連続した記憶領域に対応する第２のメモリ素子
と、前記第１のメモリ素子に連続した記憶領域に対応す
る第３のメモリ素子と、前記第２のメモリ素子と前記第
３のメモリ素子との両素子を選択可能な第２の選択制御
信号と、前記第１のメモリ素子の領域を指定するアドレ
ス信号と、前記アドレス信号と他の信号とを切り替える
信号セレクタとを有し、前記信号セレクタの切り替えに
よって前記第１のメモリ素子と前記第２のメモリ素子の
連続メモリ領域もしくは前記第１のメモリ素子と前記第
３のメモリ素子の連続メモリ領域を形成するように制御
したことを特徴とするメモリ制御装置。 - 【請求項３】前記第１のメモリ素子と前記第２のメモリ
素子とが単一又は複数のＲＯＭからなる２５６ｋ×３２
ｂｉｔのメモリ構成であり、前記第３のメモリ素子が単
一又は複数のＲＯＭからなる５１２ｋ×３２ｂｉｔのメ
モリ構成であり、前記アドレス信号は最下位アドレスを
０番としたとき２０番アドレスであることを特徴とする
請求項１記載のメモリ制御方法。 - 【請求項４】前記第１のメモリ素子と前記第２のメモリ
素子とが単一又は複数のＲＯＭからなる２５６ｋ×３２
ｂｉｔのメモリ構成であり、前記第３のメモリ素子が単
一又は複数のＲＯＭからなる５１２ｋ×３２ｂｉｔのメ
モリ構成であり、前記アドレス信号は最下位アドレスを
０番としたとき２０番アドレスであることを特徴とする
請求項２記載のメモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP633594A JPH07210458A (ja) | 1994-01-25 | 1994-01-25 | メモリ制御方法及びメモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP633594A JPH07210458A (ja) | 1994-01-25 | 1994-01-25 | メモリ制御方法及びメモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07210458A true JPH07210458A (ja) | 1995-08-11 |
Family
ID=11635504
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP633594A Pending JPH07210458A (ja) | 1994-01-25 | 1994-01-25 | メモリ制御方法及びメモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07210458A (ja) |
-
1994
- 1994-01-25 JP JP633594A patent/JPH07210458A/ja active Pending
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