JPH07210126A - ディスプレイ装置の擬似中間調処理回路 - Google Patents
ディスプレイ装置の擬似中間調処理回路Info
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- JPH07210126A JPH07210126A JP6014904A JP1490494A JPH07210126A JP H07210126 A JPH07210126 A JP H07210126A JP 6014904 A JP6014904 A JP 6014904A JP 1490494 A JP1490494 A JP 1490494A JP H07210126 A JPH07210126 A JP H07210126A
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- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Controls And Circuits For Display Device (AREA)
- Control Of Gas Discharge Display Tubes (AREA)
Abstract
(57)【要約】
【目的】 インタレース映像信号の入力時における擬似
中間調処理に起因するノイズをできるだけ小さくしたも
のを提供することを目的とする。 【構成】 量子化されて入力したインタレースの原画素
映像信号に、原画素より過去に生じた再現誤差を加算し
て拡散出力信号を得て原画素映像入力信号より少ないビ
ットで出力するようにした擬似中間調表示を行なう装置
において、入力したインタレースの原画素映像信号を変
換部５１で予めノンインタレースの映像信号に変換し、
このノンインタレースに変換された映像信号を擬似中間
調処理回路５０に送りこみ擬似中間調処理が施こされ
る。この結果、ライン飛ばしのない映像信号の処理とな
り、擬似中間調処理に起因するノイズが発生することが
なくなる。
中間調処理に起因するノイズをできるだけ小さくしたも
のを提供することを目的とする。 【構成】 量子化されて入力したインタレースの原画素
映像信号に、原画素より過去に生じた再現誤差を加算し
て拡散出力信号を得て原画素映像入力信号より少ないビ
ットで出力するようにした擬似中間調表示を行なう装置
において、入力したインタレースの原画素映像信号を変
換部５１で予めノンインタレースの映像信号に変換し、
このノンインタレースに変換された映像信号を擬似中間
調処理回路５０に送りこみ擬似中間調処理が施こされ
る。この結果、ライン飛ばしのない映像信号の処理とな
り、擬似中間調処理に起因するノイズが発生することが
なくなる。
Description
【０００１】
【産業上の利用分野】本発明は、インタレース入力映像
信号を擬似中間調処理をしてＰＤＰなどで表示するため
のディスプレイ装置における擬似中間調処理回路に関す
るものである。
信号を擬似中間調処理をしてＰＤＰなどで表示するため
のディスプレイ装置における擬似中間調処理回路に関す
るものである。
【０００２】
【従来の技術】最近、薄型、軽量の表示装置として、Ｐ
ＤＰ（プラズマ・ディスプレイ・パネル）が注目されて
いる。このＰＤＰの駆動方式は、従来のＣＲＴ駆動方式
とは全く異なっており、ディジタル化された映像入力信
号による直接駆動方式である。したがって、パネル面か
ら発光される輝度階調は、扱う信号のビット数によって
定まる。ＰＤＰは基本的特性の異なるＡＣ型とＤＣ型の
２方式に分けられるが、ＤＣ型ＰＤＰでは、すでに課題
とされていた輝度と寿命について改善手法の報告があ
り、実用化へ向けて進展しつつある。
ＤＰ（プラズマ・ディスプレイ・パネル）が注目されて
いる。このＰＤＰの駆動方式は、従来のＣＲＴ駆動方式
とは全く異なっており、ディジタル化された映像入力信
号による直接駆動方式である。したがって、パネル面か
ら発光される輝度階調は、扱う信号のビット数によって
定まる。ＰＤＰは基本的特性の異なるＡＣ型とＤＣ型の
２方式に分けられるが、ＤＣ型ＰＤＰでは、すでに課題
とされていた輝度と寿命について改善手法の報告があ
り、実用化へ向けて進展しつつある。
【０００３】これに対し、ＡＣ型ＰＤＰでは、輝度と寿
命については十分な特性が得られているが、階調表示に
関しては、試作レベルで最大６４階調表示までの報告し
かなかった。最近、アドレス・表示分離型駆動法（ＡＤ
Ｓサブフィールド法）による将来の２５６階調の手法が
提案されている。このアドレス・表示分離型駆動法と
は、ｎビットの入力データを１フレーム内でそれぞれの
ビットの重みの割合時間を一定輝度で点灯する方法であ
る。この方法に使用されるＰＤＰ（プラズマ・ディスプ
レイ・パネル）表示部１０のパネル構造が図６に示さ
れ、駆動シーケンスと駆動波形が図７（ａ）（ｂ）に示
される。
命については十分な特性が得られているが、階調表示に
関しては、試作レベルで最大６４階調表示までの報告し
かなかった。最近、アドレス・表示分離型駆動法（ＡＤ
Ｓサブフィールド法）による将来の２５６階調の手法が
提案されている。このアドレス・表示分離型駆動法と
は、ｎビットの入力データを１フレーム内でそれぞれの
ビットの重みの割合時間を一定輝度で点灯する方法であ
る。この方法に使用されるＰＤＰ（プラズマ・ディスプ
レイ・パネル）表示部１０のパネル構造が図６に示さ
れ、駆動シーケンスと駆動波形が図７（ａ）（ｂ）に示
される。
【０００４】図６において、表示面側の表面ガラス基板
１１の下面に、対になるＸサスティン電極１２、Ｙサス
ティン電極１３を透明電極と補助電極で形成する。補助
電極は、透明電極の抵抗による電圧降下を防ぐため、バ
ス電極２３を透明電極の一部に形成する。これらＸサス
ティン電極１２、Ｙサスティン電極１３の上に誘電体層
１４を設け、その上に各セル間の結合を分離するために
ストライブ状リブ１８を形成する。さらに、ＭｇＯ膜か
らなる保護層１５を蒸着する。対向する裏面ガラス基板
１６上には、アドレス電極１７を形成する。アドレス電
極１７間にストライプ上のストライブ状リブ１８を設
け、さらにアドレス電極１７を被覆するようにしてＲ
（赤）螢光体１９、Ｇ（緑）螢光体２０、Ｂ（青）螢光
体２１を塗分けて形成する。放電空間２２には、Ｎｅ＋
Ｘｅ混合ガスが封入される。
１１の下面に、対になるＸサスティン電極１２、Ｙサス
ティン電極１３を透明電極と補助電極で形成する。補助
電極は、透明電極の抵抗による電圧降下を防ぐため、バ
ス電極２３を透明電極の一部に形成する。これらＸサス
ティン電極１２、Ｙサスティン電極１３の上に誘電体層
１４を設け、その上に各セル間の結合を分離するために
ストライブ状リブ１８を形成する。さらに、ＭｇＯ膜か
らなる保護層１５を蒸着する。対向する裏面ガラス基板
１６上には、アドレス電極１７を形成する。アドレス電
極１７間にストライプ上のストライブ状リブ１８を設
け、さらにアドレス電極１７を被覆するようにしてＲ
（赤）螢光体１９、Ｇ（緑）螢光体２０、Ｂ（青）螢光
体２１を塗分けて形成する。放電空間２２には、Ｎｅ＋
Ｘｅ混合ガスが封入される。
【０００５】図７（ａ）において、１フレームは、輝度
の相対比が１、２、４、８、１６、３２、６４、１２８
の８個のサブフィールドで構成され、８画面の輝度の組
み合わせで２５６階調の表示を行う。図７（ｂ）におい
て、それぞれのサブフィールドは、リフレッシュした１
画面分のデータの書込みを行うアドレス期間とそのサブ
フィールドの輝度レベルを決めるサスティン期間で構成
される。アドレス期間では、最初全画面同時に各ピクセ
ルに初期的に壁電荷が形成され、その後サスティンパル
スが全画面に与えられ表示を行う。サブフィールドの明
るさはサスティンパルスの数に比例し、所定の輝度に設
定される。このようにして２５６階調表示が実現され
る。
の相対比が１、２、４、８、１６、３２、６４、１２８
の８個のサブフィールドで構成され、８画面の輝度の組
み合わせで２５６階調の表示を行う。図７（ｂ）におい
て、それぞれのサブフィールドは、リフレッシュした１
画面分のデータの書込みを行うアドレス期間とそのサブ
フィールドの輝度レベルを決めるサスティン期間で構成
される。アドレス期間では、最初全画面同時に各ピクセ
ルに初期的に壁電荷が形成され、その後サスティンパル
スが全画面に与えられ表示を行う。サブフィールドの明
るさはサスティンパルスの数に比例し、所定の輝度に設
定される。このようにして２５６階調表示が実現され
る。
【０００６】以上のようなＡＣ駆動方式では、階調数を
増やせば増やすほど、１フレーム期間内でパネルを点灯
発光させる準備期間としてのアドレス期間のビット数が
増加するため、発光期間としてのサスティン期間が相対
的に短くなり、最大輝度が低下する。このように、パネ
ル面から発光される輝度階調は、扱う信号のビット数に
よって定まるため、扱う信号のビット数を増やせば、画
質は向上するが、発光輝度が低下し、逆に扱う信号のビ
ット数を減らせば、発光輝度が増加するが、階調表示が
少なくなり、画質の低下を招く。
増やせば増やすほど、１フレーム期間内でパネルを点灯
発光させる準備期間としてのアドレス期間のビット数が
増加するため、発光期間としてのサスティン期間が相対
的に短くなり、最大輝度が低下する。このように、パネ
ル面から発光される輝度階調は、扱う信号のビット数に
よって定まるため、扱う信号のビット数を増やせば、画
質は向上するが、発光輝度が低下し、逆に扱う信号のビ
ット数を減らせば、発光輝度が増加するが、階調表示が
少なくなり、画質の低下を招く。
【０００７】入力信号のビット数よりも出力駆動信号の
ビット数を低減しながら、入力信号と発光輝度との濃淡
誤差を最小にするための誤差拡散処理は、擬似中間調を
表現する処理であり、少ない階調で濃淡表現する場合に
用いられる。本出願人が先に提案した擬似中間調処理回
路５０が図５に示される。この擬似中間調処理回路５０
において、映像信号入力端子３０に、ｎ（たとえば８）
ビットの原画素Ａｉ，ｊの映像信号が入力し、垂直方向
加算回路３１、水平方向加算回路３２を経て、さらにビ
ット変換回路３３でビット数をｍ（たとえば４）ビット
に減らす処理をしてＰＤＰ駆動回路を経てＰＤＰ表示部
１０を発光する。
ビット数を低減しながら、入力信号と発光輝度との濃淡
誤差を最小にするための誤差拡散処理は、擬似中間調を
表現する処理であり、少ない階調で濃淡表現する場合に
用いられる。本出願人が先に提案した擬似中間調処理回
路５０が図５に示される。この擬似中間調処理回路５０
において、映像信号入力端子３０に、ｎ（たとえば８）
ビットの原画素Ａｉ，ｊの映像信号が入力し、垂直方向
加算回路３１、水平方向加算回路３２を経て、さらにビ
ット変換回路３３でビット数をｍ（たとえば４）ビット
に減らす処理をしてＰＤＰ駆動回路を経てＰＤＰ表示部
１０を発光する。
【０００８】また、前記水平方向加算回路３２からの誤
差拡散信号が、予め記憶されたデータと誤差検出回路３
５にて比較されてその差をとって誤差荷重回路４０、４
１にて所定の係数を掛けて重み付けをし、この誤差検出
出力を、原画素Ａｉ，ｊよりｈライン前の画素、例えば
１ラインだけ過去に生じた再現誤差Ｅｊ−１を出力する
ｈライン遅延回路３６を介して前記垂直方向加算回路３
１に加算されるとともに、原画素Ａｉ，ｊよりｄドット
前の画素、例えば１ドットだけ過去に生じた再現誤差Ｅ
ｉ−１を出力するｄドット遅延回路３７を介して前記水
平方向加算回路３２に加算される。なお、前記誤差荷重
回路４０、４１での係数は一般的に全ての和が１になる
ように設定する。
差拡散信号が、予め記憶されたデータと誤差検出回路３
５にて比較されてその差をとって誤差荷重回路４０、４
１にて所定の係数を掛けて重み付けをし、この誤差検出
出力を、原画素Ａｉ，ｊよりｈライン前の画素、例えば
１ラインだけ過去に生じた再現誤差Ｅｊ−１を出力する
ｈライン遅延回路３６を介して前記垂直方向加算回路３
１に加算されるとともに、原画素Ａｉ，ｊよりｄドット
前の画素、例えば１ドットだけ過去に生じた再現誤差Ｅ
ｉ−１を出力するｄドット遅延回路３７を介して前記水
平方向加算回路３２に加算される。なお、前記誤差荷重
回路４０、４１での係数は一般的に全ての和が１になる
ように設定する。
【０００９】この結果、ビット変換回路３３の出力端子
には、瞬間的には階段状の４ビットで表わされる発光輝
度レベルが出力されるにも拘らず、実際は、前記階段状
の上下の発光輝度レベルが所定の割合で交互に出力され
るので、平均化された状態で認識され、直線状の補正輝
度線となる。
には、瞬間的には階段状の４ビットで表わされる発光輝
度レベルが出力されるにも拘らず、実際は、前記階段状
の上下の発光輝度レベルが所定の割合で交互に出力され
るので、平均化された状態で認識され、直線状の補正輝
度線となる。
【００１０】
【発明が解決しようとする課題】しかるに、従来、映像
信号入力端子３０に入力したインタレースの映像信号を
ＰＤＰ表示部１０にて表示する場合には、図３に示すよ
うに、まず擬似中間調処理回路５０にてインタレースの
ままで映像信号の擬似中間調処理が施され、ついで、デ
ィスプレイ装置５２内部の変換部５１でインタレース信
号からノンインタレース信号に変換し、これを制御部５
３を介してＰＤＰ表示部１０で表示していた。
信号入力端子３０に入力したインタレースの映像信号を
ＰＤＰ表示部１０にて表示する場合には、図３に示すよ
うに、まず擬似中間調処理回路５０にてインタレースの
ままで映像信号の擬似中間調処理が施され、ついで、デ
ィスプレイ装置５２内部の変換部５１でインタレース信
号からノンインタレース信号に変換し、これを制御部５
３を介してＰＤＰ表示部１０で表示していた。
【００１１】図４によりさらに詳しく説明すると、映像
信号入力端子３０に入力したｊラインの映像信号（ｉ，
ｊ）を擬似中間調処理回路５０にてインタレースのまま
で擬似中間調処理を施こすと、１ライン飛ばしたｊ＋２
ラインの映像信号（ｉ，ｊ＋２）の処理となり、同様
に、ｊ＋１ラインの映像信号（ｉ，ｊ＋１）を擬似中間
調処理回路５０にてインタレースのままで擬似中間調処
理を施こすと、１ライン飛ばしたｊ＋３ラインの映像信
号（ｉ，ｊ＋３）の処理となる。
信号入力端子３０に入力したｊラインの映像信号（ｉ，
ｊ）を擬似中間調処理回路５０にてインタレースのまま
で擬似中間調処理を施こすと、１ライン飛ばしたｊ＋２
ラインの映像信号（ｉ，ｊ＋２）の処理となり、同様
に、ｊ＋１ラインの映像信号（ｉ，ｊ＋１）を擬似中間
調処理回路５０にてインタレースのままで擬似中間調処
理を施こすと、１ライン飛ばしたｊ＋３ラインの映像信
号（ｉ，ｊ＋３）の処理となる。
【００１２】このように、インタレース映像信号の入力
時における縦方向の拡散が画面上では１ライン飛ばしの
処理となり、同一画素が２ライン続くので、擬似中間調
処理に起因するノイズが大きくなるという問題があっ
た。
時における縦方向の拡散が画面上では１ライン飛ばしの
処理となり、同一画素が２ライン続くので、擬似中間調
処理に起因するノイズが大きくなるという問題があっ
た。
【００１３】本発明は、インタレース映像信号の入力時
における擬似中間調処理に起因するノイズをできるだけ
小さくしたものを得ることを目的とするものである。
における擬似中間調処理に起因するノイズをできるだけ
小さくしたものを得ることを目的とするものである。
【００１４】
【課題を解決するための手段】本発明は、量子化されて
入力したインタレースの原画素映像信号に、原画素より
過去に生じた再現誤差を加算して拡散出力信号を得て前
記原画素映像入力信号より少ないビットで出力するよう
にした擬似中間調表示を行なう装置において、前記入力
したインタレースの原画素映像信号をノンインタレース
の映像信号に変換する変換部５１を介して擬似中間調処
理回路５０に結合してなることを特徴とするディスプレ
イ装置の擬似中間調処理回路である。
入力したインタレースの原画素映像信号に、原画素より
過去に生じた再現誤差を加算して拡散出力信号を得て前
記原画素映像入力信号より少ないビットで出力するよう
にした擬似中間調表示を行なう装置において、前記入力
したインタレースの原画素映像信号をノンインタレース
の映像信号に変換する変換部５１を介して擬似中間調処
理回路５０に結合してなることを特徴とするディスプレ
イ装置の擬似中間調処理回路である。
【００１５】
【作用】映像信号入力端子３０にインタレースの状態で
入力したｊラインの映像信号は、まず、変換部５１でノ
ンインタレース映像信号に変換してから、このノンイン
タレース映像信号を擬似中間調処理回路５０に送りこ
む。すると、この擬似中間調処理回路５０ではノンイン
タレース映像信号に擬似中間調処理が施こされ、ライン
飛ばしのない映像信号の処理となる。したがって、イン
タレース映像信号の擬似中間調処理に起因するノイズが
発生することがなくなる。
入力したｊラインの映像信号は、まず、変換部５１でノ
ンインタレース映像信号に変換してから、このノンイン
タレース映像信号を擬似中間調処理回路５０に送りこ
む。すると、この擬似中間調処理回路５０ではノンイン
タレース映像信号に擬似中間調処理が施こされ、ライン
飛ばしのない映像信号の処理となる。したがって、イン
タレース映像信号の擬似中間調処理に起因するノイズが
発生することがなくなる。
【００１６】
【実施例】以下、本発明の一実施例を図面に基づき説明
する。図１において、３０は、インタレース映像信号の
映像信号入力端子で、この映像信号入力端子３０は、イ
ンタレース映像信号をノンインタレース映像信号に変換
する変換部５１を介して擬似中間調処理回路５０に結合
する。この擬似中間調処理回路５０は、前記図５の回路
と同様の回路構成であるものとする。この擬似中間調処
理回路５０は、ディスプレイ装置５２の制御部５３を経
てＰＤＰ表示部１０に結合されている。
する。図１において、３０は、インタレース映像信号の
映像信号入力端子で、この映像信号入力端子３０は、イ
ンタレース映像信号をノンインタレース映像信号に変換
する変換部５１を介して擬似中間調処理回路５０に結合
する。この擬似中間調処理回路５０は、前記図５の回路
と同様の回路構成であるものとする。この擬似中間調処
理回路５０は、ディスプレイ装置５２の制御部５３を経
てＰＤＰ表示部１０に結合されている。
【００１７】このような構成における作用を、図２によ
り説明すると、映像信号入力端子３０にインタレースの
状態で入力したｊラインの映像信号（ｉ，ｊ）は、ま
ず、変換部５１でノンインタレース映像信号に変換す
る。これを擬似中間調処理回路５０に送りこむと、この
擬似中間調処理回路５０ではノンインタレース映像信号
の状態で擬似中間調処理が施こされ、ライン飛ばしのな
いｊ＋１ラインの映像信号（ｉ，ｊ＋１）の処理とな
る。
り説明すると、映像信号入力端子３０にインタレースの
状態で入力したｊラインの映像信号（ｉ，ｊ）は、ま
ず、変換部５１でノンインタレース映像信号に変換す
る。これを擬似中間調処理回路５０に送りこむと、この
擬似中間調処理回路５０ではノンインタレース映像信号
の状態で擬似中間調処理が施こされ、ライン飛ばしのな
いｊ＋１ラインの映像信号（ｉ，ｊ＋１）の処理とな
る。
【００１８】このように、インタレース映像信号が入力
してもノンインタレース映像信号に変換されて擬似中間
調処理が施こされ、縦方向の拡散が画面上で順次処理さ
れ、インタレースの状態で入力することによる擬似中間
調処理に起因するノイズが発生することがなくなる。
してもノンインタレース映像信号に変換されて擬似中間
調処理が施こされ、縦方向の拡散が画面上で順次処理さ
れ、インタレースの状態で入力することによる擬似中間
調処理に起因するノイズが発生することがなくなる。
【００１９】前記実施例では、ディスプレイ装置５２と
してＰＤＰの場合を例としたが、ＬＥＤなどの表示装置
であってもよい。
してＰＤＰの場合を例としたが、ＬＥＤなどの表示装置
であってもよい。
【００２０】
【発明の効果】本発明は、入力したインタレースの原画
素映像信号をノンインタレースの映像信号に変換する変
換部５１を介して擬似中間調処理回路５０に結合したの
で、インタレース映像信号が入力してもノンインタレー
スに変換されて擬似中間調処理が施こされ、縦方向の拡
散が画面上で順次処理され、インタレースの状態で入力
することによる擬似中間調処理に起因するノイズをでき
るだけ小さくしたものとすることができる。
素映像信号をノンインタレースの映像信号に変換する変
換部５１を介して擬似中間調処理回路５０に結合したの
で、インタレース映像信号が入力してもノンインタレー
スに変換されて擬似中間調処理が施こされ、縦方向の拡
散が画面上で順次処理され、インタレースの状態で入力
することによる擬似中間調処理に起因するノイズをでき
るだけ小さくしたものとすることができる。
【図１】本発明によるディスプレイ装置の擬似中間調処
理回路の一実施例を示すブロック図である。
理回路の一実施例を示すブロック図である。
【図２】本発明回路による動作説明図である。
【図３】従来のディスプレイ装置の擬似中間調処理回路
のブロック図である。
のブロック図である。
【図４】従来の擬似中間調処理回路による動作説明図で
ある。
ある。
【図５】従来の擬似中間調処理回路を示すブロック図で
ある。
ある。
【図６】２５６階調の手法に使用されるＰＤＰの斜視図
である。
である。
【図７】２５６階調の手法における駆動シーケンスと駆
動波形図である。
動波形図である。
１０…ＰＤＰ（プラズマ・ディスプレイ・パネル）、１
１…表面ガラス基板、１２…Ｘサスティン電極、１３…
Ｙサスティン電極、１４…誘電体層、１５…保護層、１
６…裏面ガラス基板、１７…アドレス電極、１８…スト
ライブ状リブ、１９…Ｒ（赤）螢光体、２０…Ｇ（緑）
螢光体、２１…Ｂ（青）螢光体、２２…放電空間、２３
…バス電極、３０…映像信号入力端子、３１…垂直方向
加算回路、３２…水平方向加算回路、３３…ビット変換
回路、３５…誤差検出回路、３６…ｈライン遅延回路、
３７…ｄドット遅延回路、４０…誤差荷重回路、４１…
誤差荷重回路、５０…擬似中間調処理回路、５１…変換
部、５２…ディスプレイ装置、５３…制御部。
１…表面ガラス基板、１２…Ｘサスティン電極、１３…
Ｙサスティン電極、１４…誘電体層、１５…保護層、１
６…裏面ガラス基板、１７…アドレス電極、１８…スト
ライブ状リブ、１９…Ｒ（赤）螢光体、２０…Ｇ（緑）
螢光体、２１…Ｂ（青）螢光体、２２…放電空間、２３
…バス電極、３０…映像信号入力端子、３１…垂直方向
加算回路、３２…水平方向加算回路、３３…ビット変換
回路、３５…誤差検出回路、３６…ｈライン遅延回路、
３７…ｄドット遅延回路、４０…誤差荷重回路、４１…
誤差荷重回路、５０…擬似中間調処理回路、５１…変換
部、５２…ディスプレイ装置、５３…制御部。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小坂井 朝郎 神奈川県川崎市高津区末長1116番地 株式 会社富士通ゼネラル内 (72)発明者 小野寺 純一 神奈川県川崎市高津区末長1116番地 株式 会社富士通ゼネラル内 (72)発明者 傳田 勇人 神奈川県川崎市高津区末長1116番地 株式 会社富士通ゼネラル内
Claims (3)
- 【請求項１】 入力したインタレースの原画素映像信号
に、原画素より過去に生じた再現誤差を加算して拡散出
力信号を得て擬似中間調表示を行なう装置において、前
記入力したインタレースの原画素映像信号をノンインタ
レースの映像信号に変換する変換部５１を介して擬似中
間調処理回路５０に結合してなることを特徴とするディ
スプレイ装置の擬似中間調処理回路。 - 【請求項２】 量子化されて入力したインタレースの原
画素映像信号に、原画素より過去に生じた再現誤差を加
算して拡散出力信号を得て前記原画素映像入力信号より
少ないビットで出力するようにした擬似中間調表示を行
なう装置において、前記入力したインタレースの原画素
映像信号をノンインタレースの映像信号に変換する変換
部５１を介して擬似中間調処理回路５０に結合してなる
ことを特徴とするディスプレイ装置の擬似中間調処理回
路。 - 【請求項３】 量子化されて入力したインタレースの原
画素映像信号に、原画素より過去に生じた再現誤差を加
算して拡散出力信号を得て前記原画素映像入力信号より
少ないビットで出力するようにした擬似中間調表示を行
なう装置において、前記入力したインタレースの原画素
映像信号をノンインタレースの映像信号に変換する変換
部５１を介して擬似中間調処理回路５０に結合し、この
擬似中間調処理回路５０は、ｈライン遅延の出力を加算
する垂直方向加算回路３１、ｄドット遅延の出力を加算
する水平方向加算回路３２、誤差拡散信号と予め記憶さ
れたデータとの差をとる誤差検出回路３５、この誤差検
出回路３５の出力に重み付けをする誤差荷重回路４０、
４１、誤差検出出力を原画素よりｈライン前の画素に生
じた再現誤差を出力するｈライン遅延回路３６、原画素
よりｄドット前の画素に生じた再現誤差を出力するｄド
ット遅延回路３７、ビット数を減らす処理をするビット
変換回路３３を具備してなることを特徴とするディスプ
レイ装置の擬似中間調処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6014904A JPH07210126A (ja) | 1994-01-13 | 1994-01-13 | ディスプレイ装置の擬似中間調処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6014904A JPH07210126A (ja) | 1994-01-13 | 1994-01-13 | ディスプレイ装置の擬似中間調処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07210126A true JPH07210126A (ja) | 1995-08-11 |
Family
ID=11873984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6014904A Pending JPH07210126A (ja) | 1994-01-13 | 1994-01-13 | ディスプレイ装置の擬似中間調処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07210126A (ja) |
-
1994
- 1994-01-13 JP JP6014904A patent/JPH07210126A/ja active Pending
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