JPH07202143A - Semiconductor storage device - Google Patents
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- JPH07202143A JPH07202143A JP5349140A JP34914093A JPH07202143A JP H07202143 A JPH07202143 A JP H07202143A JP 5349140 A JP5349140 A JP 5349140A JP 34914093 A JP34914093 A JP 34914093A JP H07202143 A JPH07202143 A JP H07202143A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
-
- H—ELECTRICITY
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Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体記憶装置に係わ
り、例えば電荷蓄積層と制御ゲートを積層した不揮発性
メモリセルを用いた不揮発性半導体記憶装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly to a nonvolatile semiconductor memory device using a nonvolatile memory cell in which a charge storage layer and a control gate are laminated.
【０００２】[0002]
【従来の技術】近年、半導体記憶装置の一種として、半
導体基板上に絶縁膜を介して浮遊ゲート（電荷蓄積層）
と制御ゲートを積層した不揮発性半導体メモリセルを用
いた不揮発性半導体記憶装置（ＥＥＰＲＯＭ）が注目さ
れている。このＥＥＰＲＯＭでは、ワード線とビット線
の各交差部にメモリセルを配置することにより、メモリ
セルはマトリッリス状に配置される。このとき、一般に
制御ゲートによってワード線を形成し、Ａｌ配線を各セ
ルのドレイン部にコンタクトすることによってビット線
を形成する。しかし、マトリックス状にメモリセルをつ
なぎ合せたＥＥＰＲＯＭにおいては、その微細化によっ
て種々の問題点が起こっている。2. Description of the Related Art Recently, as a kind of semiconductor memory device, a floating gate (charge storage layer) is formed on a semiconductor substrate via an insulating film.
A non-volatile semiconductor memory device (EEPROM) using a non-volatile semiconductor memory cell in which a control gate and a control gate are stacked has attracted attention. In this EEPROM, the memory cells are arranged in a matrix form by arranging the memory cells at each intersection of the word line and the bit line. At this time, a word line is generally formed by the control gate, and a bit line is formed by contacting the Al wiring with the drain portion of each cell. However, in the EEPROM in which memory cells are connected in a matrix, various problems occur due to miniaturization.
【０００３】例えば、ＮＡＮＤセル型ＥＥＰＲＯＭを例
にとって説明を以下に行う。ＮＡＮＤセル型ＥＥＰＲＯ
Ｍは、複数のメモリセルを直列に接続してＮＡＮＤセル
を構成したものであり、各メモリセルの制御ゲートは、
素子分離を挟んで隣り側のメモリセルと共通化されワー
ド線となっている。また、各ＮＡＮＤセルのドレイン側
には選択トランジスタを介して配線が接続されており、
この配線はワード線と直交する方向に共通化されてビッ
ト線を構成している。さらに、各ＮＡＮＤセルのソース
側は、選択トランジスタを介してワード線と平行方向の
ソース線に接続されている。For example, a NAND cell type EEPROM will be described below as an example. NAND cell type EEPRO
M is a NAND cell configured by connecting a plurality of memory cells in series, and the control gate of each memory cell is
The word line is shared by the memory cells on the adjacent sides with the element isolation interposed therebetween. In addition, wiring is connected to the drain side of each NAND cell via a selection transistor,
This wiring is shared in the direction orthogonal to the word line to form a bit line. Further, the source side of each NAND cell is connected to the source line in the direction parallel to the word line via the selection transistor.
【０００４】ここで、マトリックスを組んでいるＮＡＮ
Ｄセルアレイにおいては、各々のＮＡＮＤセルのドレイ
ンへのコンタクト部（ビット線コンタクト部）は、ワー
ド線方向に隣り合ったＮＡＮＤセルに対して真横に位置
している。コンタクト部ではＰＥＰのずれを見越して余
裕を設ける必要があり、コンタクト部の拡散層領域は大
きくせざるを得ない。このため、隣り合うビット線コン
タクト部の拡散層領域は隣接するビット線間隔以上に近
づくことになり、この部分での耐圧によりワード線方向
に隣り合うＮＡＮＤセル間の耐圧が律速し、ワード線方
向の素子分離領域の微細化が困難になるという欠点があ
った。Here, the NAN forming the matrix
In the D cell array, the contact portion (bit line contact portion) to the drain of each NAND cell is located directly beside the NAND cells adjacent in the word line direction. It is necessary to provide a margin in the contact portion in anticipation of the PEP shift, and the diffusion layer region of the contact portion must be increased. For this reason, the diffusion layer regions of the adjacent bit line contact portions become closer than the space between the adjacent bit lines, and the withstand voltage in this portion limits the withstand voltage between the NAND cells adjacent in the word line direction. However, there is a drawback that it becomes difficult to miniaturize the element isolation region.
【０００５】このような問題は、複数のメモリセルが直
列接続されてメモリセルユニットを構成する他の半導体
記憶装置、例えばＮＡＮＤ型ＤＲＡＭセルにおいても同
様に生じる。例えば、ＮＡＮＤ型ＤＲＡＭセルのビット
線コンタクト位置に関しては特開平4-147490号公報の第
３図，第１３図，第１４図に示すように、従来は、隣接
するビット線コンタクトは、ワード線方向に平行に配置
されている。Such a problem similarly occurs in another semiconductor memory device in which a plurality of memory cells are connected in series to form a memory cell unit, for example, a NAND type DRAM cell. For example, regarding the bit line contact position of a NAND type DRAM cell, as shown in FIGS. 3, 13, and 14 of Japanese Patent Laid-Open No. 4-147490, conventionally, adjacent bit line contacts are arranged in the word line direction. Are arranged in parallel with.
【０００６】また、ＮＡＮＤセル型ＥＥＰＲＯＭにおい
ては、各々のＮＡＮＤセルは同じカラムに属するもの同
士でビット線を共有し、同じロウに属するもの同士でソ
ース線を共用する形でアレイを構成している。このと
き、従来の場合には、共通ソース線の部分には素子分離
領域がなく、隣り合う同一ロウに属するＮＡＮＤセルの
ソース側選択トランジスタのソース拡散層がつながって
いるような構造になっており、素子分離領域は共通ソー
ス線によって分断されている。In the NAND cell type EEPROM, each NAND cell belongs to the same column to share a bit line, and those belonging to the same row share a source line to form an array. . At this time, in the conventional case, there is no element isolation region in the portion of the common source line, and the structure is such that the source diffusion layers of the source side select transistors of the NAND cells belonging to the same adjacent row are connected. The element isolation region is divided by the common source line.
【０００７】このような構成においては、素子分離領域
の端がソース側選択トランジスタにかかることがあり、
これが選択トランジスタの耐圧を落とす原因となってい
た。図６に従来のＮＡＮＤセルアレイを示すが、図中破
線のように共通ソース線の屈曲部がだれると、この部分
がソース側選択トランジスタにかかることになる。これ
を防止するために、共通ソースとソース側選択トランジ
スタのゲート間距離を長くすることは、集積度の低下に
つながる。In such a structure, the edge of the element isolation region may reach the source side select transistor,
This has been a cause of lowering the withstand voltage of the select transistor. FIG. 6 shows a conventional NAND cell array, but if the bent portion of the common source line is sagged as indicated by the broken line in the figure, this portion will be applied to the source side select transistor. In order to prevent this, increasing the distance between the common source and the gates of the source side select transistors leads to a reduction in the degree of integration.
【０００８】また、素子分離領域形成のためのレジスト
パターン形成のプロセスにおいて、位相シフト法を用い
る場合にも、共通ソース線のところで位相シフタがアブ
ノーマル配置となるため、位相シフト法が用いにくいと
いう欠点があった。Further, even when the phase shift method is used in the process of forming the resist pattern for forming the element isolation region, the phase shifter is abnormally arranged at the common source line, and thus the phase shift method is difficult to use. was there.
【０００９】[0009]
【発明が解決しようとする課題】このように従来、マト
リックス状にアレイを組んだＮＡＮＤセル型の半導体記
憶装置においては、隣接するビット線コンタクトの部分
でメモリセル間の耐圧が律速され、これによりメモリセ
ル間の素子分離領域の縮小（ワード線方向）が困難にな
るという問題があった。As described above, in the conventional NAND cell type semiconductor memory device in which the arrays are arranged in a matrix, the withstand voltage between the memory cells is rate-controlled between the adjacent bit line contacts. There is a problem that it is difficult to reduce the element isolation region between the memory cells (in the word line direction).
【００１０】また、メモリセル同士を分けている素子分
離領域が共通ソース線のところで途切れており、ＮＡＮ
Ｄセルを用いた場合は素子分離領域の端がソース側選択
トランジスタにかかることがあり、これが選択トランジ
スタの耐圧を落とす原因となっていた。Further, the element isolation region separating the memory cells from each other is interrupted at the common source line, and the NAN
When the D cell is used, the edge of the element isolation region sometimes touches the source side select transistor, which has been a cause of lowering the withstand voltage of the select transistor.
【００１１】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、ワード線方向のメモリ
セル間の素子分離領域の縮小を可能とし、集積度の向上
をはかり得る半導体記憶装置を提供することにある。The present invention has been made in consideration of the above circumstances, and an object thereof is a semiconductor capable of reducing an element isolation region between memory cells in the word line direction and improving the degree of integration. A storage device is provided.
【００１２】また、本発明の他の目的は、共通ソース線
によるメモリセルの信頼性低下を防止することができ、
集積度の向上及び信頼性の向上をはかり得る半導体記憶
装置を提供することにある。Another object of the present invention is to prevent deterioration of reliability of a memory cell due to a common source line,
It is an object of the present invention to provide a semiconductor memory device capable of improving the degree of integration and the reliability.
【００１３】[0013]
【課題を解決するための手段】上記課題を解決するため
に本発明は、次のような構成を採用している。In order to solve the above problems, the present invention employs the following configurations.
【００１４】即ち、本発明（請求項１）は、半導体基板
上に電荷蓄積層と制御ゲートを積層して不揮発性メモリ
セルを形成し、このメモリセルをマトリックス状に配置
してなる半導体記憶装置において、各々の不揮発性メモ
リセルにおけるビット線コンタクトを、隣接するもの同
士でビット線方向に交互にずらしてレイアウトするよう
にしたことを特徴とする。That is, the present invention (claim 1) is a semiconductor memory device in which a charge storage layer and a control gate are laminated on a semiconductor substrate to form a non-volatile memory cell, and the memory cell is arranged in a matrix. In the above, the layout is such that the bit line contacts in each nonvolatile memory cell are arranged so that adjacent ones are alternately shifted in the bit line direction.
【００１５】また、本発明（請求項２）は、半導体基板
上に電荷蓄積層と制御ゲートを積層して不揮発性メモリ
セルを形成し、このメモリセルをマトリックス状に配置
してなる半導体記憶装置において、複数の不揮発性メモ
リセルに渡って、素子分離領域が共通ソース線によって
分断されることなく連続に形成されていることを特徴と
する。According to the present invention (claim 2), a nonvolatile memory cell is formed by stacking a charge storage layer and a control gate on a semiconductor substrate, and the memory cell is arranged in a matrix. In the above, the element isolation region is continuously formed over a plurality of nonvolatile memory cells without being divided by the common source line.
【００１６】また、本発明（請求項４）は、半導体基板
上に複数のメモリセルが直列に接続されてＮＡＮＤセル
ユニットを構成する半導体記憶装置において、ＮＡＮＤ
セルユニットに接続されるビット線コンタクトは、隣接
するもの同士でビット線方向に交互にずらしてレイアウ
トされていることを特徴とする。The present invention (claim 4) is a semiconductor memory device in which a plurality of memory cells are connected in series on a semiconductor substrate to form a NAND cell unit.
The bit line contacts connected to the cell unit are characterized in that they are laid out so that adjacent ones are alternately shifted in the bit line direction.
【００１７】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) メモリセルは、単一セルを複数個直列に接続したＮ
ＡＮＤセル構造を有すること。 (2) メモリセルは、ワード線とビット線の交差部毎に配
置されていること。 (3) 共通ソース線をポリシリコン又はＡｌ配線で取るよ
うにして、メモリセルアレイ中の素子分離領域が共通ソ
ース線で途切れることなく続くようになっていること。 (4) セルアレイ中の素子分離領域が、いかなる部分をと
っても必ずメモリセルの制御ゲート或いはワード線と直
交するように作られていること。 (5) メモリセルは、不揮発性メモリセルでもよいし、他
のメモリセル、例えばＤＲＡＭ、特にＮＡＮＤ型ＤＲＡ
Ｍセルでもよい。The preferred embodiments of the present invention are as follows. (1) The memory cell is an N-type cell in which a plurality of single cells are connected in series.
Must have AND cell structure. (2) Memory cells are arranged at each intersection of word lines and bit lines. (3) The common source line is made of polysilicon or Al wiring so that the element isolation region in the memory cell array continues without interruption at the common source line. (4) The element isolation region in the cell array must be made so as to be orthogonal to the control gate or word line of the memory cell in any part. (5) The memory cell may be a non-volatile memory cell or another memory cell such as a DRAM, especially a NAND type DRA.
It may be an M cell.
【００１８】[0018]
【作用】本発明（請求項１，４）によれば、ビット線コ
ンタクト部を、各セル毎にビット線方向にずらして配置
することにより、コンタクト間距離が長くなりコンタク
ト間耐圧が向上する。このため、メモリセル間のワード
線方向の素子分離領域の縮小が可能となり、集積度の向
上をはかることができる。According to the present invention (claims 1 and 4), by arranging the bit line contact portions so as to be shifted in the direction of the bit line for each cell, the distance between contacts becomes longer and the breakdown voltage between contacts improves. Therefore, the element isolation region between the memory cells in the word line direction can be reduced, and the degree of integration can be improved.
【００１９】またこの手段は、特にＮＡＮＤセルに用い
ると有効である。即ち、コンタクト部をずらすことによ
り、ＮＡＮＤセルのビット線方向の長さは長くなるが、
同じ耐圧を実現する素子分離領域のワード線方向の長さ
は短くなる。このため、ビット線コンタクト部をずらす
ことにより、素子分離領域の面積はビット線方向には増
大し、ワード線方向には減少する。ＮＡＮＤセルでは、
複数のメモリセルを直列接続していることからワード線
方向に比してビット線方向の長さが格段に長いので、素
子分離領域では、ビット線方向の面積増大に比してワー
ド線方向の面積減少の方が遥かに大きい。従って、ＮＡ
ＮＤセルアレイ全体としては、素子分離領域の大幅な面
積縮小が可能となる。このＮＡＮＤセルは、ＮＡＮＤ型
ＥＥＰＲＯＭでもよいし、その他のセル、例えばＮＡＮ
Ｄ型ＤＲＡＭのようなセルでもよい。This means is particularly effective when used in a NAND cell. That is, by shifting the contact portion, the length of the NAND cell in the bit line direction increases,
The length in the word line direction of the element isolation region that realizes the same breakdown voltage is shortened. Therefore, by shifting the bit line contact portion, the area of the element isolation region increases in the bit line direction and decreases in the word line direction. For NAND cells,
Since a plurality of memory cells are connected in series, the length in the bit line direction is significantly longer than that in the word line direction. The area reduction is much larger. Therefore, NA
In the entire ND cell array, the area of the element isolation region can be greatly reduced. This NAND cell may be a NAND type EEPROM, or may be another cell such as NAN.
A cell such as a D-type DRAM may be used.
【００２０】本発明（請求項２）においては、アレイ中
の素子分離領域が共通ソース線で途切れることが無いた
め、素子分離領域の端がメモリセルアレイの一部（例え
ば、ＮＡＮＤセルではソース側選択トランジスタ）にか
かったりすることがなく、素子特性が劣化（選択トラン
ジスタの耐圧が悪化）したりすることはない。また、素
子分離領域形成のためのレジストパターン形式のプロセ
スでも、共通ソース線による途切れに起因する、位相シ
フタのアブノーマル配置が現れることはなく、位相シフ
ト法が使い易い。In the present invention (claim 2), since the element isolation region in the array is not interrupted by the common source line, the edge of the element isolation region is part of the memory cell array (for example, the source side selection in the NAND cell is selected). Transistor), and device characteristics are not deteriorated (breakdown voltage of the selection transistor is not deteriorated). Further, even in the resist pattern type process for forming the element isolation region, the phase shift method is easy to use because the abnormal arrangement of the phase shifter does not appear due to the interruption due to the common source line.
【００２１】[0021]
【実施例】以下、本発明の実施例を図面を参照して説明
する。 （実施例１）図１は、本発明の第１の実施例に係わるＮ
ＡＮＤセル型ＥＥＰＲＯＭのアレイ構成を示す平面図で
ある。図中１はビット線、２はビット線コンタクト、３
はソース線、４はメモリセル、５はドレイン側選択トラ
ンジスタ、６はソース側選択トランジスタを示してい
る。Embodiments of the present invention will be described below with reference to the drawings. (Embodiment 1) FIG. 1 shows the N according to the first embodiment of the present invention.
FIG. 3 is a plan view showing an array configuration of an AND cell type EEPROM. In the figure, 1 is a bit line, 2 is a bit line contact, 3
Is a source line, 4 is a memory cell, 5 is a drain side selection transistor, and 6 is a source side selection transistor.
【００２２】メモリセル４は、半導体基板上にトンネル
酸化膜（例えば１０ｎｍ）を介してｐ型ポリシリコンか
らなる浮遊ゲート（電荷蓄積層）ＦＧを形成し、その上
にゲート酸化膜（例えば膜厚２０ｎｍ）を介してポリシ
リコンからなる制御ゲートＣＧを形成したものである。
制御ゲートＣＧはワード線となる。このメモリセル４を
８個直列に接続し、さらにその前後に選択トランジスタ
５，６を接続して１つのＮＡＮＤセルとする。In the memory cell 4, a floating gate (charge storage layer) FG made of p-type polysilicon is formed on a semiconductor substrate via a tunnel oxide film (for example, 10 nm), and a gate oxide film (for example, film thickness) is formed thereon. The control gate CG made of polysilicon is formed with a thickness of 20 nm).
The control gate CG becomes a word line. Eight memory cells 4 are connected in series, and select transistors 5 and 6 are connected before and after the memory cells 4 to form one NAND cell.
【００２３】そして、上側の選択トランジスタ５のドレ
イン部にコンタクト（ビット線コンタクト）２をとり、
ワード線と直交する方向のＡｌ配線を行い、これをビッ
ト線（ＢＬ）１とする。下側の選択トランジスタ６のソ
ース部は、ワード線と平行方向のソース線３に接続す
る。Then, a contact (bit line contact) 2 is made to the drain portion of the upper selection transistor 5,
Al wiring is formed in a direction orthogonal to the word line, and this is referred to as bit line (BL) 1. The source portion of the lower select transistor 6 is connected to the source line 3 parallel to the word line.
【００２４】ここで本実施例では、ビット線コンタクト
２をワード線方向に揃えるのではなく、ビット線方向に
交互にずらしている。このようにすることで、各コンタ
クト間距離は、従来のようにコンタクトをとるよりも、
より小さい素子分離領域で実現が可能である。なお、参
考のために図７に、従来のＮＡＮＤ型ＥＥＰＲＯＭのア
レイ平面図を示す。この図に示すように、ビット線コン
タクト２がワード線方向に揃えて配置されている。Here, in this embodiment, the bit line contacts 2 are not aligned in the word line direction but are alternately shifted in the bit line direction. By doing in this way, the distance between each contact is
It can be realized with a smaller element isolation region. For reference, FIG. 7 shows a plan view of an array of a conventional NAND type EEPROM. As shown in this figure, the bit line contacts 2 are aligned in the word line direction.
【００２５】本実施例のように構成した場合のセル縮小
を見積もってみる。まず、素子分離幅をＬ1 ，ＮＡＮＤ
セルのビット線方向の長さをＬ2 ，セルの幅をＬ3 とす
る。従来のＮＡＮＤセルアレイだと、素子分離領域を含
めた１つのＮＡＮＤセルの面積Ｓ1 は、図７に示すよう
に、 Ｓ1 ＝（Ｌ1 ＋Ｌ3 ）×Ｌ2 となる。本実施例のＮＡＮＤセルアレイだと、図１に示
すように、 Ｓ2 ＝（Ｌ1 cos θ＋Ｌ3 ）×（Ｌ2 ＋Ｌ1 sin θ） となる。従ってＬ1 ，Ｌ2 ，Ｌ3 ，θを、例えばＬ1 ＝
１．８μｍ，Ｌ2 ＝１６μｍ，Ｌ3 ＝０．７μｍ，θ＝
４５°とすると、本実施例と従来例との面積の差は、 Ｓ1 −Ｓ2 ＝４０．０−３４．０＝６．０ となり、６．０μｍ2 だけ縮小される。The cell reduction in the case of the configuration of this embodiment will be estimated. First, the element isolation width is L1, NAND
The length of the cell in the bit line direction is L2, and the width of the cell is L3. In the conventional NAND cell array, the area S1 of one NAND cell including the element isolation region is S1 = (L1 + L3) .times.L2 as shown in FIG. In the NAND cell array of this embodiment, as shown in FIG. 1, S2 = (L1 cos θ + L3) × (L2 + L1 sin θ). Therefore, L1, L2, L3, and θ are, for example, L1 =
1.8 μm, L2 = 16 μm, L3 = 0.7 μm, θ =
If the angle is 45 °, the area difference between the present embodiment and the conventional example is S1−S2 = 40.0−34.0 = 6.0, which is reduced by 6.0 μm 2 .
【００２６】なお、上記説明では、従来例のＬ1 を隣接
ビット線間の長さ、実施例のＬ1 を隣接ビット線のコン
タクト中心間を結ぶ長さとしたが、より正確に見積もる
には従来例のＬ1'を隣接ビット線コンタクト間の長さ、
実施例のＬ1'を隣接ビット線コンタクトのエッジ間最短
長として計算すればよい。 （実施例２）図２は、本発明の第２の実施例に係わるＥ
ＥＰＲＯＭのアレイ構成を示す平面図である。なお、図
１と同一部分には同一符号を付して、その詳しい説明は
省略する。In the above description, L1 in the conventional example is the length between the adjacent bit lines, and L1 in the example is the length connecting the contact centers of the adjacent bit lines. However, for more accurate estimation, the L1 in the conventional example is used. L1 'is the length between adjacent bit line contacts,
L1 ′ in the embodiment may be calculated as the shortest length between the edges of the adjacent bit line contacts. (Embodiment 2) FIG. 2 shows an E according to a second embodiment of the present invention.
FIG. 3 is a plan view showing an array configuration of EPROM. The same parts as those in FIG. 1 are designated by the same reference numerals, and detailed description thereof will be omitted.
【００２７】この実施例は、ビット線コンタクト２を交
互にずらしたことに合わせて、制御ゲートＣＧ及び選択
ゲートＳＧを交互に曲げて配設したことにある。このよ
うな構成にすれば、ビット線コンタクト２から選択ゲー
トＳＧD までの距離を各々のＮＡＮＤセルで等しく（コ
ンタクトから選択トランジスタまでの抵抗を等しく）す
ることができるので、セル特性の均一化に有効である。In this embodiment, the control gates CG and the selection gates SG are alternately bent so that the bit line contacts 2 are alternately shifted. With such a configuration, the distance from the bit line contact 2 to the selection gate SGD can be made equal in each NAND cell (the resistance from the contact to the selection transistor is equal), which is effective in uniformizing the cell characteristics. Is.
【００２８】また、本実施例では、ソース線として共通
ソース線（拡散層）３を用いる代わりに、後述する実施
例で説明するようにソースコンタクトを設けてワード線
方向に隣接するソースを接続している。勿論これも、第
１の実施例と同様に共通ソース線３を設けてもよい。In the present embodiment, instead of using the common source line (diffusion layer) 3 as the source line, a source contact is provided to connect the sources adjacent in the word line direction, as will be described later in the embodiment. ing. Of course, also in this case, the common source line 3 may be provided as in the first embodiment.
【００２９】なお、第１及び第２の実施例におけるレイ
アウトは、セルフアラインコンタクトプロセスを適用す
るにも適している。また、第１，第２の実施例ではＮＡ
ＮＤセルを用いたが、これに限らず不揮発性メモリセル
を用いたＥＥＰＲＯＭに適用することができる。前記従
来の技術で述べた特開平4-147940号公報に示された構成
のＮＡＮＤ型セルに対しても、本発明の実施例を適用す
ることができる。 （実施例３）図３は本発明の第３の実施例に係わるＮＡ
ＮＤセル型ＥＥＰＲＯＭのアレイ構成を示す平面図であ
り、図４（ａ）（ｂ）はその矢視Ａ−Ａ′，Ｂ−Ｂ′の
断面図である。また、図５はＮＡＮＤセルの等価回路で
ある。The layouts of the first and second embodiments are also suitable for applying the self-aligned contact process. Also, in the first and second embodiments, NA
Although the ND cell is used, the present invention is not limited to this and can be applied to an EEPROM using a non-volatile memory cell. The embodiment of the present invention can be applied to the NAND type cell having the configuration disclosed in Japanese Patent Laid-Open No. 4-147940 described in the above-mentioned conventional technique. (Embodiment 3) FIG. 3 shows an NA according to a third embodiment of the present invention.
FIG. 4A is a plan view showing an array configuration of an ND cell type EEPROM, and FIGS. 4A and 4B are cross-sectional views taken along arrows AA ′ and BB ′. Further, FIG. 5 is an equivalent circuit of a NAND cell.
【００３０】この実施例では、４個のメモリセルＭ1 〜
Ｍ4 がそれらのソース，ドレイン拡散層を隣接するもの
同士で共用する形で直列接線されていてＮＡＮＤセルを
構成している。このようなＮＡＮＤセルがマトリックス
配列されてＮＡＮＤセルアレイが構成される。In this embodiment, four memory cells M1 ...
M4 is connected in series in such a manner that the source and drain diffusion layers are shared by adjacent ones to form a NAND cell. Such NAND cells are arranged in a matrix to form a NAND cell array.
【００３１】ＮＡＮＤセルの一端のドレイン側は、選択
ゲートＳＧD を介してビット線ＢＬに接続され、他端の
ソースは選択ゲートＳＧS を通じてポリシリコン配線等
からる共通ソース線（接地線）に接続されている。各メ
モリセルの制御ゲートＣＧ1〜ＣＧ4 は、ビット線ＢＬ
と交差する方向に配設されてワード線ＷＬとなる。The drain side at one end of the NAND cell is connected to the bit line BL via the select gate SGD, and the source at the other end is connected to the common source line (ground line) composed of polysilicon wiring or the like through the select gate SGS. ing. The control gates CG1 to CG4 of each memory cell are connected to the bit line BL.
The word lines WL are arranged in a direction intersecting with.
【００３２】この実施例では、４個のメモリセルで１つ
のＮＡＮＤセルを構成しているが、一般に２のｎ乗個
（ｎ＝１，２，…）のメモリセルで１つのＮＡＮＤセル
を構成することができる。In this embodiment, four memory cells form one NAND cell, but in general, 2 n (n = 1, 2, ...) Memory cells form one NAND cell. can do.
【００３３】具体的なメモリセル構造は、図４（ａ）
（ｂ）に示す通りである。ｎ型シリコン基板１１にｐ型
ウェル１１′が形成され、このｐ型ウェル１１′にメモ
リセルが配列形成されている。周辺回路は、メモリセル
とは別のｐ型ウェルに形成されることになる。ｐ型ウェ
ル１１′の素子分離絶縁膜１２で囲まれた領域に４個の
メモリセルと２個の選択ゲートが形成されている。A specific memory cell structure is shown in FIG.
This is as shown in (b). A p-type well 11 'is formed on the n-type silicon substrate 11, and memory cells are arrayed in the p-type well 11'. The peripheral circuit will be formed in a p-type well different from the memory cell. Four memory cells and two select gates are formed in a region surrounded by the element isolation insulating film 12 of the p-type well 11 '.
【００３４】各メモリセルは、ｐ型ウェル１１′上に５
〜２０ｎｍの熱酸化膜からなる第１ゲート絶縁膜１３1
を介して形成された５０〜４００ｎｍの第１層多結晶シ
リコンにより浮遊ゲート１４（１４2 〜１４5 ）が形成
され、この上に１５〜４０ｎｍの熱酸化膜からなる第２
ゲート絶縁膜１５を介して形成された１００〜４００ｎ
ｍの第２層多結晶シリコンにより制御ゲート１６（１６
1 〜１６5 ）が形成されている。各メモリセルのソー
ス，ドレイン拡散層となるｎ型層１９は、隣接するもの
同士で共用する形で、４個のメモリセルが直列接続され
ている。Each memory cell has five p-type wells 11 '.
1st gate insulating film 13 1 consisting of a thermal oxide film of ˜20 nm
Is the floating gate 14 by a first layer polysilicon 50~400nm formed through a (14 2 to 14 5) is formed, the second consisting of a thermal oxide film 15~40nm on this
100 to 400n formed through the gate insulating film 15
control gate 16 (16
1 to 16 5 ) are formed. The n-type layer 19 serving as the source / drain diffusion layer of each memory cell is shared by adjacent ones, and four memory cells are connected in series.
【００３５】ＮＡＮＤセルのソース側端部には、ｐ型ウ
ェル１１′上に５〜４０ｎｍの熱酸化膜からなるゲート
絶縁膜１３2 を介して第１層多結晶シリコンにより形成
されたゲート電極１４1 を持つ選択ゲート（ＳＧD ）
と、ゲート電極１４6 を持つ選択ゲート（ＳＧS ）が形
成されている。ここで、ゲート絶縁膜１３2 は第１のゲ
ート絶縁膜１３1 と同じでもよい。ゲート電極１４1 と
１４6 には第２多結晶シリコンによる配線１６1 と１６
6 が重ねて配設されている。これらゲート電極１４1 と
配線１６1 及び１４6 と１６6 は、所定間隔毎にスルー
ホールで接続されて低抵抗化される。At the end of the NAND cell on the source side, the gate electrode 14 formed of the first-layer polycrystalline silicon is formed on the p-type well 11 'with the gate insulating film 13 2 made of a thermal oxide film of 5 to 40 nm interposed therebetween. Select gate with 1 (SG D )
And a select gate (SG S ) having a gate electrode 14 6 is formed. Here, the gate insulating film 13 2 may be the same as the first gate insulating film 13 1 . Wirings 16 1 and 16 made of the second polycrystalline silicon are used for the gate electrodes 14 1 and 14 6.
6 are stacked. The gate electrode 14 1 and the wirings 16 1 and 14 6 and 16 6 are connected by through holes at predetermined intervals to reduce the resistance.
【００３６】ここで、各メモリセルの浮遊ゲート１４2
〜１４5 と制御ゲート１６2 〜１６5 、及び選択ゲート
のゲート電極１４1 ，１４6 、配線１６1 ，１６6 は、
チャンネル長方向については同一エッチングマスクを用
いてパターニングして揃えられている。ソース，ドレイ
ン拡散層となるｎ型層１９は、これらの電極をマスクと
して、砒素又はリンのイオン注入により形成されてい
る。Here, the floating gate 14 2 of each memory cell is
-14 5 and the control gate 16 2-16 5, and the gate electrode 14 1 of the selection gate, 14 6, lines 16 1, 16 6,
The channel length direction is patterned and aligned using the same etching mask. The n-type layer 19 serving as a source / drain diffusion layer is formed by ion implantation of arsenic or phosphorus using these electrodes as a mask.
【００３７】素子形成された基板上は、ＣＶＤ絶縁膜１
７により覆われ、この上に第３層多結晶シリコンにより
共通ソース線２０が形成され、ソース拡散層とはコンタ
クトホール２１により接続される。またさらにこの上
は、ＣＶＤ絶縁膜１７′により覆われこの上にＡｌ膜に
よりビット線１８が配設される。The CVD insulating film 1 is formed on the substrate on which the elements are formed.
7, a common source line 20 is formed of third-layer polycrystalline silicon, and is connected to the source diffusion layer by a contact hole 21. Furthermore, the bit line 18 is covered with a CVD insulating film 17 'and covered with an Al film.
【００３８】このように構成されたＮＡＮＤセルアレイ
の動作は、従来のものと全く同様である。しかし、この
実施例の構造では、ソース側選択ゲートの信頼性を従来
の場合に比べて向上させることができる。The operation of the NAND cell array thus constructed is exactly the same as the conventional one. However, in the structure of this embodiment, the reliability of the source side select gate can be improved as compared with the conventional case.
【００３９】従来の場合には、前記図６に示すように共
通ソース線によりＮＡＮＤセルを分離している素子分離
領域が分断されている。素子分離領域が共通ソース線に
より切れている部分は、実際の場合には破線のように丸
まっており、この丸みを帯びた部分がソース側選択ゲー
トにかかってしまい、これにより耐圧が劣化する。この
傾向は、素子が微細化されソース側選択ゲートから共通
ソース線までの距離が縮まるにつれて顕著になる。In the conventional case, as shown in FIG. 6, the element isolation region separating the NAND cells is divided by the common source line. In the actual case, the part where the element isolation region is cut off by the common source line is rounded like a broken line, and this rounded part is applied to the source side select gate, which deteriorates the breakdown voltage. This tendency becomes remarkable as the element is miniaturized and the distance from the source side select gate to the common source line is shortened.
【００４０】これに対し本実施例の場合には、素子分離
領域が共通ソース線２０により分断されないので、上記
のような問題は起こらず、従来のものに対してソース側
選択ゲートの耐圧が改善される。また本実施例では、素
子分離領域が分断されることなく連続していることか
ら、素子分離領域形成のためのレジストパターンをライ
ン＆スペースに近いパターンで形成することができる。
このため、位相シフト法を効果的に用いることが可能と
なり、パターン精度の向上をはかることも可能となる。On the other hand, in the case of this embodiment, since the element isolation region is not divided by the common source line 20, the above problem does not occur and the breakdown voltage of the source side select gate is improved as compared with the conventional one. To be done. Further, in this embodiment, since the element isolation regions are continuous without being divided, a resist pattern for forming the element isolation regions can be formed in a pattern close to lines and spaces.
Therefore, the phase shift method can be effectively used, and the pattern accuracy can be improved.
【００４１】なお、本実施例では共通ソース線として第
３多結晶シリコン線を用いたが、これは別に第２層Ａｌ
線等でもよいし、またビット線の材質を変えることによ
り第１層Ａｌ配線でもよい。また、実施例ではＮＡＮＤ
セルを用いたが、これに限らず不揮発性メモリセルを用
いたＥＥＰＲＯＭに適用することができる。In this embodiment, the third polycrystalline silicon line is used as the common source line, but this is not the same as the second layer Al.
A wire or the like may be used, or the first layer Al wiring may be used by changing the material of the bit line. In the embodiment, the NAND
Although the cell is used, the present invention is not limited to this and can be applied to an EEPROM using a non-volatile memory cell.
【００４２】[0042]
【発明の効果】以上詳述したように本発明（請求項１，
４）によれば、メモリセルにおけるビット線コンタクト
を、隣接するもの同士でビット線方向に交互にずらして
レイアウトすることにより、メモリセル間の素子分離領
域の縮小を可能とし、集積度の向上をはかり得る半導体
記憶装置を実現することが可能となる。As described in detail above, the present invention (claim 1,
According to 4), by arranging the bit line contacts in the memory cells such that adjacent ones are alternately shifted in the bit line direction, it is possible to reduce the element isolation region between the memory cells and improve the integration degree. It is possible to realize a scaleable semiconductor memory device.
【００４３】また、本発明（請求項２）によれば、複数
の不揮発性メモリセルに渡って、素子分離領域を共通ソ
ース線によって分断されることなく連続的に形成してい
るので、ソース側選択ゲートの耐圧を向上させ、信頼性
の高いＮＡＮＤセル型ＥＥＰＲＯＭを実現することがで
きる。また、位相シフト法も用い易くなり、高集積化も
より容易になる。Further, according to the present invention (claim 2), since the element isolation region is continuously formed without being divided by the common source line over the plurality of nonvolatile memory cells, the source side is formed. It is possible to improve the breakdown voltage of the select gate and realize a highly reliable NAND cell type EEPROM. In addition, the phase shift method is also easy to use, and higher integration is easier.
【図１】第１の実施例に係わるＥＥＰＲＯＭのアレイ構
成を示す平面図。FIG. 1 is a plan view showing an array configuration of an EEPROM according to a first embodiment.
【図２】第２の実施例に係わるＥＥＰＲＯＭのアレイ構
成を示す平面図。FIG. 2 is a plan view showing an array configuration of an EEPROM according to a second embodiment.
【図３】第３の実施例に係わるＥＥＰＲＯＭのアレイ構
成を示す平面図。FIG. 3 is a plan view showing an array configuration of an EEPROM according to a third embodiment.
【図４】図３のＮＡＮＤセルの矢視Ａ−Ａ′，Ｂ−Ｂ′
の断面図。FIG. 4 is a view of the NAND cell of FIG. 3 taken along arrows AA ′ and BB ′.
Sectional view of.
【図５】図３のＮＡＮＤセルの等価回路図。5 is an equivalent circuit diagram of the NAND cell of FIG.
【図６】従来のＮＡＮＤセルのアレイ構成を示す平面
図。FIG. 6 is a plan view showing an array configuration of a conventional NAND cell.
【図７】従来のＮＡＮＤセルのアレイ構成を示す平面
図。FIG. 7 is a plan view showing an array configuration of a conventional NAND cell.
１…ビット線（ＢＬ） ２…ビット線コンタクト ３…ソース線 ４…メモリセル ５…ドレイン側選択トランジスタ ６…ソース側選択トランジスタ ＣＧ（ＣＧ1 〜ＣＧ8 ）…制御ゲート ＦＧ…浮遊ゲート（電荷蓄積層） ＳＧ（ＳＧD ，ＳＧS ）…選択ゲート 1 ... Bit line (BL) 2 ... Bit line contact 3 ... Source line 4 ... Memory cell 5 ... Drain side selection transistor 6 ... Source side selection transistor CG (CG1 to CG8) ... Control gate FG ... Floating gate (charge storage layer) SG (SGD, SGS) ... Selection gate
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/788 29/792 Ｈ０１Ｌ 29/78 ３７１ Continuation of the front page (51) Int.Cl. 6 Identification number Office reference number FI Technical display location H01L 29/788 29/792 H01L 29/78 371
Claims (4)
積層して不揮発性メモリセルを形成し、このメモリセル
をマトリックス状に配置してなる半導体記憶装置におい
て、 各々の不揮発性メモリセルにおけるビット線コンタクト
は、隣接するもの同士でビット線方向に交互にずらして
レイアウトされていることを特徴とする半導体記憶装
置。1. A semiconductor memory device in which a non-volatile memory cell is formed by laminating a charge storage layer and a control gate on a semiconductor substrate, and the memory cell is arranged in a matrix. A semiconductor memory device characterized in that bit line contacts are laid out such that adjacent ones are alternately shifted in the bit line direction.
積層して不揮発性メモリセルを形成し、このメモリセル
をマトリックス状に配置してなる半導体記憶装置におい
て、 複数の不揮発性メモリセルに渡って、素子分離領域が共
通ソース線によって分断されることなく連続に形成され
ていることを特徴とする半導体記憶装置。2. A semiconductor memory device in which a charge storage layer and a control gate are laminated on a semiconductor substrate to form a non-volatile memory cell, and the memory cell is arranged in a matrix. A semiconductor memory device, wherein element isolation regions are continuously formed without being divided by a common source line.
数個直列に接続したＮＡＮＤセル構造を有することを特
徴とする請求項１又は２に記載の半導体記憶装置。3. The semiconductor memory device according to claim 1, wherein the nonvolatile memory cell has a NAND cell structure in which a plurality of single cells are connected in series.
接続されてＮＡＮＤセルユニットを構成する半導体記憶
装置において、 前記ＮＡＮＤセルユニットに接続されるビット線コンタ
クトは、隣接するもの同士でビット線方向に交互にずら
してレイアウトされていることを特徴とする半導体記憶
装置。4. In a semiconductor memory device in which a plurality of memory cells are connected in series on a semiconductor substrate to form a NAND cell unit, bit line contacts connected to the NAND cell unit are bit lines adjacent to each other. A semiconductor memory device, wherein the semiconductor memory device is laid out so as to be alternately shifted in a direction.
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