JP3866586B2 - A semiconductor memory device - Google Patents

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JP3866586B2
JP3866586B2 JP2002048521A JP2002048521A JP3866586B2 JP 3866586 B2 JP3866586 B2 JP 3866586B2 JP 2002048521 A JP2002048521 A JP 2002048521A JP 2002048521 A JP2002048521 A JP 2002048521A JP 3866586 B2 JP3866586 B2 JP 3866586B2
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誠一 有留
哲郎 遠藤
晋 首藤
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株式会社東芝
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【0001】 [0001]
【発明の属する利用分野】 TECHNICAL FIELD OF THE INVENTION
本発明は、半導体記憶装置に係わり、例えば電荷蓄積層と制御ゲートを積層した不揮発性メモリセルを用いた不揮発性半導体記憶装置に関する。 The present invention relates to a semiconductor memory device, for example a nonvolatile semiconductor memory device using the nonvolatile memory cell formed by stacking a charge storage layer and a control gate.
【0002】 [0002]
【従来の技術】 BACKGROUND OF THE INVENTION
近年、半導体記憶装置の一種として、半導体基板上に絶縁膜を介して浮遊ゲート(電荷蓄積層)と制御ゲートを積層した不揮発性半導体メモリセルを用いた不揮発性半導体記憶装置(EEPROM)が注目されている。 Recently, as one type of semiconductor memory device, a nonvolatile semiconductor memory device using a nonvolatile semiconductor memory cell formed by stacking a control gate and a floating gate (charge storage layer) via an insulating film on a semiconductor substrate (EEPROM) has attracted attention ing. このEEPROMでは、ワード線とビット線の各交差部にメモリセルを配置することにより、メモリセルはマトリッリス状に配置される。 In the EEPROM, by arranging the memory cells at each intersection of word lines and bit lines, the memory cells are arranged in Matorirrisu shape. このとき、一般に制御ゲートによってワード線を形成し、Al配線を各セルのドレイン部にコンタクトすることによってビット線を形成する。 At this time, generally to form a word line by control gate to form bit lines by contact with Al wiring to the drain of each cell. しかし、マトリックス状にメモリセルをつなぎ合せたEEPROMにおいては、その微細化によって種々の問題点が起こっている。 However, in an EEPROM the combined connecting the memory cells in a matrix, various problems have occurred by the miniaturization.
【0003】 [0003]
例えば、NANDセル型EEPROMを例にとって説明を以下に行う。 For example, performing a NAND cell type EEPROM below an example. NANDセル型EEPROMは、複数のメモリセルを直列に接続してNANDセルを構成したものであり、各メモリセルの制御ゲートは、素子分離を挟んで隣り側のメモリセルと共通化されワード線となっている。 NAND cell type EEPROM is obtained by constituting the NAND cell by connecting a plurality of memory cells in series, the control gates of each memory cell, and is shared with adjacent side of the memory cell across the isolation word line going on. また、各NANDセルのドレイン側には選択トランジスタを介して配線が接続されており、この配線はワード線と直交する方向に共通化されてビット線を構成している。 Each is on the drain side of the NAND cell is connected to the wiring via the selection transistor, the wiring is made common in a direction perpendicular to the word line constitutes a bit line. さらに、各NANDセルのソース側は、選択トランジスタを介してワード線と平行方向のソース線に接続されている。 Further, the source side of each NAND cell is connected to a source line of the word lines and parallel through the selection transistor.
【0004】 [0004]
ここで、マトリックスを組んでいるNANDセルアレイにおいては、各々のNANDセルのドレインへのコンタクト部(ビット線コンタクト部)は、ワード線方向に隣り合ったNANDセルに対して真横に位置している。 Here, in the NAND cell array to have formed a matrix, the contact portion of the drain of each of the NAND cell (bit line contact portion) is located right beside the NAND cell adjacent in the word line direction. コンタクト部ではPEPのずれを見越して余裕を設ける必要があり、コンタクト部の拡散層領域は大きくせざるを得ない。 In the contact portion must be provided a margin in anticipation of displacement of the PEP, the diffusion layer region of the contact portion is larger inevitably. このため、隣り合うビット線コンタクト部の拡散層領域は隣接するビット線間隔以上に近づくことになり、この部分での耐圧によりワード線方向に隣り合うNANDセル間の耐圧が律速し、ワード線方向の素子分離領域の微細化が困難になるという欠点があった。 Therefore, the diffusion layer regions of the bit line contact portion adjacent will be closer to the higher bit line intervals adjacent to withstand the rate-limiting between NAND cell adjacent in the word line direction by the breakdown voltage in this region, the word line direction miniaturization of the device isolation region of a drawback that it is difficult.
【0005】 [0005]
このような問題は、複数のメモリセルが直列接続されてメモリセルユニットを構成する他の半導体記憶装置、例えばNAND型DRAMセルにおいても同様に生じる。 Such a problem, another semiconductor memory device in which a plurality of memory cells constituting the memory cell units are connected in series, for example similarly occurs in the NAND type DRAM cell. 例えば、NAND型DRAMセルのビット線コンタクト位置に関しては特開平4-147490号公報の第3図,第13図,第14図に示すように、従来は、隣接するビット線コンタクトは、ワード線方向に平行に配置されている。 For example, FIG. 3 of JP-A-4-147490 discloses respect bit line contact position of the NAND type DRAM cell, FIG. 13, as shown in FIG. 14, a conventional bit line contact adjacent a word line direction They are arranged parallel to the.
【0006】 [0006]
また、NANDセル型EEPROMにおいては、各々のNANDセルは同じカラムに属するもの同士でビット線を共有し、同じロウに属するもの同士でソース線を共用する形でアレイを構成している。 Further, in the NAND cell type EEPROM constitutes the array in each of the NAND cell share a bit line with each other belonging to the same column share the source line with each other belonging to the same row form. このとき、従来の場合には、共通ソース線の部分には素子分離領域がなく、隣り合う同一ロウに属するNANDセルのソース側選択トランジスタのソース拡散層がつながっているような構造になっており、素子分離領域は共通ソース線によって分断されている。 At this time, in the case of conventional, no element isolation region in a portion of the common source line, has a structure such that the source diffusion layer of the source side select transistors of the NAND cells belonging to the same row adjacent are connected , the isolation region is divided by a common source line.
【0007】 [0007]
このような構成においては、素子分離領域の端がソース側選択トランジスタにかかることがあり、これが選択トランジスタの耐圧を落とす原因となっていた。 In such a configuration, it may be the end of the isolation region according to the source side select transistor, which has been a cause of lowering the breakdown voltage of the selection transistor. 図6に従来のNANDセルアレイを示すが、図中破線のように共通ソース線の屈曲部がだれると、この部分がソース側選択トランジスタにかかることになる。 Shows a conventional NAND cell array in FIG. 6, when languish the bent portion of the common source line as shown by a broken line in the figure, this part will be on the source side select transistor. これを防止するために、共通ソースとソース側選択トランジスタのゲート間距離を長くすることは、集積度の低下につながる。 To prevent this, lengthening the distance between gates of the common source and the source-side select transistor leads to reduction in the degree of integration.
【0008】 [0008]
また、素子分離領域形成のためのレジストパターン形成のプロセスにおいて、位相シフト法を用いる場合にも、共通ソース線のところで位相シフタがアブノーマル配置となるため、位相シフト法が用いにくいという欠点があった。 Further, in the process of forming a resist pattern for element isolation region formation, even in the case of using the phase shift method, the phase shifter at the common source line for the abnormal arrangement has a drawback that the phase shift method is hardly used .
【0009】 [0009]
【発明が解決しようとする課題】 [Problems that the Invention is to Solve
このように従来、マトリックス状にアレイを組んだNANDセル型の半導体記憶装置においては、隣接するビット線コンタクトの部分でメモリセル間の耐圧が律速され、これによりメモリセル間の素子分離領域の縮小(ワード線方向)が困難になるという問題があった。 Thus conventionally, the semiconductor memory device of the NAND cell type that formed a array in a matrix, the breakdown voltage between the memory cell portion of the bit line contacts adjacent is rate-limiting, thereby reducing the element isolation region between memory cells (word line direction) there has been a problem that it is difficult.
【0010】 [0010]
また、メモリセル同士を分けている素子分離領域が共通ソース線のところで途切れており、NANDセルを用いた場合は素子分離領域の端がソース側選択トランジスタにかかることがあり、これが選択トランジスタの耐圧を落とす原因となっていた。 Further, the element isolation region that separates the memory cells with each other and interrupted at the common source line, in the case of using the NAND cell may receive the end of the isolation region according to the source side select transistor, which is the breakdown voltage of the selection transistor It has been a cause of dropping.
【0011】 [0011]
本発明は、上記事情を考慮してなされたもので、その目的とするところは、共通ソース線によるメモリセルの信頼性低下を防止することができ、集積度の向上及び信頼性の向上をはかり得る半導体記憶装置を提供することにある。 The present invention has been made in consideration of the above circumstances and has an object, it is possible to prevent a reduction in reliability of the memory cell according to the common source line, work to improve and enhance the reliability of the integrated degree It is to provide a semiconductor memory device to obtain.
【0012】 [0012]
【課題を解決するための手段】 In order to solve the problems]
上記課題を解決するために本発明は、次のような構成を採用している。 The present invention in order to solve the above problems, adopts the following configuration.
【0013】 [0013]
即ち、本発明は、半導体基板上に電荷蓄積層と制御ゲートを積層して不揮発性メモリセルを形成し、このメモリセルを複数個直列に接続し、該直列接続部のドレイン側にドレイン側選択ゲートを設け、ソース側にソース側選択ゲートを設けたNANDセルユニットを、マトリックス状に配置してなる半導体記憶装置において、 前記NANDセルユニットのドレイン側選択ゲートのドレインはビット線に接続され、ソース側選択ゲートのソースは共通接続線に接続され、前記共通ソース線は、前記基板上に前記ソース側選択ゲートのゲート配線と別で平行に配置され、複数のNANDセルユニットに渡って、素子形成領域と素子分離領域が、共通ソース線の部分で分離されることなく連続に形成されていることを特徴とする。 That is, the present invention is, by stacking a charge storage layer and a control gate on a semiconductor substrate to form a nonvolatile memory cell, connecting the memory cell to plural series, the drain side select the drain side of the series connection unit the gate is provided, the NAND cell unit in which a source side select gate on the source side, in the semiconductor memory device formed by arranging in a matrix, a drain of the drain side select gate of the NAND cell unit is connected to a bit line, a source source side select gate is connected to the common connection line, wherein the common source line, the source-side arranged parallel to the gate wiring and another selection gate, across a plurality of NAND cell units on the substrate, the element formation region and the element isolation region, characterized in that it is formed continuously without being separated at the portion of the common source line.
【0014】 [0014]
ここで、本発明の望ましい実施態様としては、次のものがあげられる。 Here, as a preferred embodiment of the present invention, the following can be mentioned.
【0015】 [0015]
(1) メモリセルは、単一セルを複数個直列に接続したNANDセル構造を有すること。 (1) memory cells have a NAND cell structure of connecting the single cells in series a plurality.
【0016】 [0016]
(2) メモリセルは、ワード線とビット線の交差部毎に配置されていること。 (2) memory cells, that are disposed at a cross section of the word lines and bit lines.
【0017】 [0017]
(3) 共通ソース線をポリシリコン又はAl配線で取るようにして、メモリセルアレイ中の素子分離領域が共通ソース線で途切れることなく続くようになっていること。 (3) the common source line in the take polysilicon or Al wiring, the isolation region in the memory cell array is adapted to continue without interruption in the common source line.
【0018】 [0018]
(4) セルアレイ中の素子分離領域が、いかなる部分をとっても必ずメモリセルの制御ゲート或いはワード線と直交するように作られていること。 (4) The element isolation region in the cell array, are made to be perpendicular to the control gate or word line of very sure memory cell any part.
【0019】 [0019]
(5) メモリセルは、不揮発性メモリセルでもよいし、他のメモリセル、例えばDRAM、特にNAND型DRAMセルでもよい。 (5) the memory cell may be a non-volatile memory cells, other memory cells, for example DRAM, it may be especially NAND-type DRAM cell.
【0020】 [0020]
【作用】 [Action]
本発明においては、アレイ中の素子分離領域が共通ソース線で途切れることが無いため、素子分離領域の端がメモリセルアレイの一部(例えば、NANDセルではソース側選択トランジスタ)にかかったりすることがなく、素子特性が劣化(選択トランジスタの耐圧が悪化)したりすることはない。 In the present invention, because it never device isolation region in the array is interrupted by the common source line, a portion end of the memory cell array of the element isolation region (e.g., the source side select transistor in the NAND cell) be it takes to rather, never device characteristics are deteriorated (deterioration withstand voltage of the selection transistor). また、素子分離領域形成のためのレジストパターン形式のプロセスでも、共通ソース線による途切れに起因する、位相シフタのアブノーマル配置が現れることはなく、位相シフト法が使い易い。 Further, even in the process of the resist pattern format for device isolation region formation, due to interruption by the common source line, never abnormal arrangement of the phase shifter appears liable phase shift method is used.
【0021】 [0021]
【実施例】 【Example】
以下、本発明の実施例を図面を参照して説明する。 Hereinafter, an embodiment of the present invention with reference to the drawings.
【0022】 [0022]
(参考例) (Reference Example)
図1は、本発明の一参考例に係わるNANDセル型EEPROMのアレイ構成を示す平面図である。 Figure 1 is a plan view showing an array configuration of a NAND cell type EEPROM according to an exemplary embodiment of the present invention. 図中1はビット線、2はビット線コンタクト、3はソース線、4はメモリセル、5はドレイン側選択トランジスタ、6はソース側選択トランジスタを示している。 Figure 1 is bit line, 2 bit line contact, 3 source line, 4 memory cells, five drain side select transistors, 6 denotes a source side select transistor.
【0023】 [0023]
メモリセル4は、半導体基板上にトンネル酸化膜(例えば10nm)を介してp型ポリシリコンからなる浮遊ゲート(電荷蓄積層)FGを形成し、その上にゲート酸化膜(例えば膜厚20nm)を介してポリシリコンからなる制御ゲートCGを形成したものである。 Memory cell 4, p-type a polysilicon floating gate (charge storage layer) to form a FG via a tunnel oxide film on a semiconductor substrate (e.g. 10 nm), a gate oxide film thereon (e.g. thickness 20 nm) it is obtained by forming a control gate CG of polysilicon through. 制御ゲートCGはワード線となる。 The control gate CG becomes a word line. このメモリセル4を8個直列に接続し、さらにその前後に選択トランジスタ5,6を接続して1つのNANDセルとする。 The memory cell 4 is connected to the eight series, further to the connected selection transistors 5 and 6 back and forth one NAND cell.
【0024】 [0024]
そして、上側の選択トランジスタ5のドレイン部にコンタクト(ビット線コンタクト)2をとり、ワード線と直交する方向のAl配線を行い、これをビット線(BL)1とする。 Then, taking the contact (bit line contact) 2 to the drain portion of the upper selection transistors 5, performs direction of the Al wiring orthogonal to the word line, which is referred to as bit lines (BL) 1. 下側の選択トランジスタ6のソース部は、ワード線と平行方向のソース線3に接続する。 The source of the lower of the selection transistor 6 is connected to the source line 3 word lines and parallel.
【0025】 [0025]
ここで本参考例では、ビット線コンタクト2をワード線方向に揃えるのではなく、ビット線方向に交互にずらしている。 Here, in the present reference example, rather than aligning the bit line contact 2 in the word line direction are alternately shifted on the bit line direction. このようにすることで、各コンタクト間距離は、従来のようにコンタクトをとるよりも、より小さい素子分離領域で実現が可能である。 In this way, the contact distance, rather than as in the prior art to contact, it is possible to realize a smaller device isolation region. なお、参考のために図7に、従来のNAND型EEPROMのアレイ平面図を示す。 Incidentally, in FIG. 7 for reference, the array plan view of a conventional NAND type EEPROM. この図に示すように、ビット線コンタクト2がワード線方向に揃えて配置されている。 As shown in this figure, the bit line contact 2 is aligned with the word line direction.
【0026】 [0026]
本参考例のように構成した場合のセル縮小を見積もってみる。 Try to estimate the cell reduction in the case of the configuration as in the present reference example. まず、素子分離幅をL1 ,NANDセルのビット線方向の長さをL2 ,セルの幅をL3 とする。 First, the bit line direction of the length of the element isolation width L1, NAND cell L2, the width of the cell and L3. 従来のNANDセルアレイだと、素子分離領域を含めた1つのNANDセルの面積S1 は、図7に示すように、 That's the conventional NAND cell array, the area S1 of one NAND cell including the element isolation region, as shown in FIG. 7,
S1 =(L1 +L3 )×L2 S1 = (L1 + L3) × L2
となる。 To become. 本参考例のNANDセルアレイだと、図1に示すように、 That's NAND cell array of the present reference example, as shown in FIG. 1,
S2 =(L1 cos θ+L3 )×(L2 +L1 sin θ) S2 = (L1 cos θ + L3) × (L2 + L1 sin θ)
となる。 To become. 従ってL1 ,L2 ,L3 ,θを、例えばL1 =1.8μm,L2 =16μm,L3 =0.7μm,θ=45°とすると、本参考例と従来例との面積の差は、 Thus L1, L2, L3, and theta, for example L1 = 1.8μm, L2 = 16μm, L3 = 0.7μm, when the theta = 45 °, the difference in area between the present embodiment and the conventional example,
S1 −S2 =40.0−34.0=6.0 S1 -S2 = 40.0-34.0 = 6.0
となり、6.0μm 2だけ縮小される。 Next, it is reduced by 6.0 .mu.m 2.
【0027】 [0027]
なお、上記説明では、従来例のL1 を隣接ビット線間の長さ、参考例のL1 を隣接ビット線のコンタクト中心間を結ぶ長さとしたが、より正確に見積もるには従来例のL1'を隣接ビット線コンタクト間の長さ、参考例のL1'を隣接ビット線コンタクトのエッジ間最短長として計算すればよい。 In the above description, L1 the length between adjacent bit lines in the conventional example, although the L1 of the reference example was the length connecting the contact centers of adjacent bit lines, the estimate more precisely the L1 'of the conventional example length between adjacent bit line contacts, the L1 'of the reference example may be calculated as an edge between the shortest length of the adjacent bit line contacts.
【0028】 [0028]
(実施例1) (Example 1)
図2は、本発明の第1の実施例に係わるEEPROMのアレイ構成を示す平面図である。 Figure 2 is a plan view showing the array structure of the EEPROM according to a first embodiment of the present invention. なお、図1と同一部分には同一符号を付して、その詳しい説明は省略する。 Incidentally, the same parts as FIG. 1 are denoted by the same reference numerals, and a detailed description thereof will be omitted.
【0029】 [0029]
この実施例は、ビット線コンタクト2を交互にずらしたことに合わせて、制御ゲートCG及び選択ゲートSGを交互に曲げて配設したことにある。 This embodiment is in accordance with the fact that shifting the bit line contact 2 alternately lies in the arranged control gate CG and the select gate SG bent alternately. このような構成にすれば、ビット線コンタクト2から選択ゲートSGD までの距離を各々のNANDセルで等しく(コンタクトから選択トランジスタまでの抵抗を等しく)することができるので、セル特性の均一化に有効である。 With such an arrangement, since the distance from the bit line contact 2 to select gate SGD it can be made equal in each of the NAND cell (equal resistance from the contact to the select transistor), effective in homogenizing the cell characteristics it is.
【0030】 [0030]
また、本実施例では、ソース線として共通ソース線(拡散層)3を用いる代わりに、後述する実施例で説明するようにソースコンタクトを設けてワード線方向に隣接するソースを接続している。 Further, in this embodiment, it is connected instead of using a common source line (diffusion layer) 3 as a source line, a source by providing a source contact adjacent to each other in the word line direction as described in the Examples below. 勿論これも、第1の実施例と同様に共通ソース線3を設けてもよい。 Of course, this also may be provided a common source line 3 as in the first embodiment.
【0031】 [0031]
なお、参考例及び第1の実施例におけるレイアウトは、セルフアラインコンタクトプロセスを適用するにも適している。 Incidentally, the layout of the reference examples and the first embodiment is also suitable to apply self-aligned contact process. また、参考例,第1の実施例ではNANDセルを用いたが、これに限らず不揮発性メモリセルを用いたEEPROMに適用することができる。 Also, Reference Example, was used NAND cell in the first embodiment can be applied to the EEPROM using a nonvolatile memory cell it is not limited thereto. 前記従来の技術で述べた特開平4-147940号公報に示された構成のNAND型セルに対しても、本発明の実施例を適用することができる。 Wherein also the NAND type cell construction shown in JP-A-4-147940 discloses that described in the prior art, it can be applied to embodiments of the present invention.
【0032】 [0032]
(実施例2) (Example 2)
図3は本発明の第2の実施例に係わるNANDセル型EEPROMのアレイ構成を示す平面図であり、図4(a)(b)はその矢視A−A',B−B'の断面図である。 Figure 3 is a plan view showing an array configuration of a NAND cell type EEPROM according to a second embodiment of the present invention, the cross-section of FIG. 4 (a) (b) thereof arrow A-A ', B-B' it is a diagram. また、図5はNANDセルの等価回路である。 Further, FIG. 5 is an equivalent circuit of the NAND cell.
【0033】 [0033]
この実施例では、4個のメモリセルM1 〜M4 がそれらのソース,ドレイン拡散層を隣接するもの同士で共用する形で直列接線されていてNANDセルを構成している。 In this embodiment, constitute four memory cells M1 through M4 are their source, NAND cell is serially tangent in a form shared by adjacent ones of the drain diffusion layer. このようなNANDセルがマトリックス配列されてNANDセルアレイが構成される。 Such NAND cells are matrix arrayed NAND cell array is formed.
【0034】 [0034]
NANDセルの一端のドレイン側は、選択ゲートSG Dを介してビット線BLに接続され、他端のソースは選択ゲートSG Sを通じてポリシリコン配線等からる共通ソース線(接地線)に接続されている。 Drain side of one end of the NAND cell is connected to the bit line BL via a select gate SG D, the source of the other end is connected to the polysilicon wiring, etc. Calalou common source line via select gates SG S (ground line) there. 各メモリセルの制御ゲートCG 1 〜CG 4は、ビット線BLと交差する方向に配設されてワード線WLとなる。 The control gate CG 1 ~CG 4 of each memory cell is a word line WL is disposed in a direction crossing the bit lines BL.
【0035】 [0035]
この実施例では、4個のメモリセルで1つのNANDセルを構成しているが、一般に2のn乗個(n=1,2,…)のメモリセルで1つのNANDセルを構成することができる。 In this embodiment, it constitutes one NAND cell of four memory cells, in general be composed of one NAND cell memory cells 2 of n-th power (n = 1,2, ...) it can.
【0036】 [0036]
具体的なメモリセル構造は、図4(a)(b)に示す通りである。 Specific memory cell structure is shown in FIG. 4 (a) (b). n型シリコン基板11にp型ウェル11'が形成され、このp型ウェル11'にメモリセルが配列形成されている。 p-type well 11 'is formed, the p-type well 11' to the n-type silicon substrate 11 memory cells are arranged formed. 周辺回路は、メモリセルとは別のp型ウェルに形成されることになる。 Peripheral circuit, the the memory cell is formed in a separate p-type well. p型ウェル11'の素子分離絶縁膜12で囲まれた領域に4個のメモリセルと2個の選択ゲートが形成されている。 p-type well 11 four memory cells in a region surrounded by the element isolation insulating film 12 and two select gates' is formed.
【0037】 [0037]
各メモリセルは、p型ウェル11'上に5〜20nmの熱酸化膜からなる第1ゲート絶縁膜13 1を介して形成された50〜400nmの第1層多結晶シリコンにより浮遊ゲート14(14 2 〜14 5 )が形成され、この上に15〜40nmの熱酸化膜からなる第2ゲート絶縁膜15を介して形成された100〜400nmの第2層多結晶シリコンにより制御ゲート16(16 1 〜16 5 )が形成されている。 Each memory cell is, p-type well 11 'made of a thermal oxide film 5~20nm on the first gate insulating film 13 1 float by the first-layer polycrystalline silicon of 50~400nm formed via a gate 14 (14 2-14 5) is formed, the control gate 16 (16 1 by the second layer polysilicon 100~400nm formed via a second gate insulating film 15 made of a thermal oxide film 15~40nm on this to 16 5) are formed. 各メモリセルのソース,ドレイン拡散層となるn型層19は、隣接するもの同士で共用する形で、4個のメモリセルが直列接続されている。 The source of each memory cell, n-type layer 19 serving as the drain diffusion layer in the form of shared Adjacent, four memory cells are connected in series.
【0038】 [0038]
NANDセルのソース側端部には、p型ウェル11'上に5〜40nmの熱酸化膜からなるゲート絶縁膜13 2を介して第1層多結晶シリコンにより形成されたゲート電極141 を持つ選択ゲート(SG D )と、ゲート電極14 6を持つ選択ゲート(SG S )が形成されている。 The source end of the NAND cell, selecting that with the p-type well 11 'gate insulating film 13 and second gate electrode 141 formed by the first-layer polycrystalline silicon via made of a thermal oxide film 5~40nm on a gate (SG D), select gates having a gate electrode 14 6 (SG S) is formed. ここで、ゲート絶縁膜13 2は第1のゲート絶縁膜13 1と同じでもよい。 Here, the gate insulating film 13 2 may be the same as the first gate insulating film 13 1. ゲート電極14 1と14 6には第2多結晶シリコンによる配線16 1と16 6が重ねて配設されている。 The gate electrode 14 1 and 14 6 are disposed is overlapped second polycrystalline silicon by a wiring 16 1 and 16 6. これらゲート電極14 1と配線16 1及び14 6と16 6は、所定間隔毎にスルーホールで接続されて低抵抗化される。 These gate electrodes 14 1 and the wiring 16 1 and 14 6 and 16 6 are low resistance are connected in the through-holes at predetermined intervals.
【0039】 [0039]
ここで、各メモリセルの浮遊ゲート14 2 〜14 5と制御ゲート16 2 〜16 5 、及び選択ゲートのゲート電極14 1 ,14 6 、配線16 1 ,16 6は、チャンネル長方向については同一エッチングマスクを用いてパターニングして揃えられている。 Here, the gate electrode 14 1 of the floating gate 14 2-14 5 and the control gate 16 2-16 5, and the selection gates of the memory cells, 14 6, lines 16 1, 16 6, the same etching for the channel length direction It is aligned by patterning using a mask. ソース,ドレイン拡散層となるn型層19は、これらの電極をマスクとして、砒素又はリンのイオン注入により形成されている。 Source, n-type layer 19 serving as the drain diffusion layer, these electrodes as a mask, and is formed by ion implantation of arsenic or phosphorus.
【0040】 [0040]
素子形成された基板上は、CVD絶縁膜17により覆われ、この上に第3層多結晶シリコンにより共通ソース線20が形成され、ソース拡散層とはコンタクトホール21により接続される。 Substrate which is element formed is covered by a CVD dielectric film 17, the upper common source line 20 by the third layer polycrystalline silicon is formed on, the source diffusion layer is connected by a contact hole 21. またさらにこの上は、CVD絶縁膜17'により覆われこの上にAl膜によりビット線18が配設される。 Further on this, the bit line 18 is arranged by Al film covered on this by a CVD insulating film 17 '.
【0041】 [0041]
このように構成されたNANDセルアレイの動作は、従来のものと全く同様である。 Operation of the thus configured NAND cell array is exactly the same as the conventional. しかし、この実施例の構造では、ソース側選択ゲートの信頼性を従来の場合に比べて向上させることができる。 However, in the structure of this embodiment can be improved as compared with the case the reliability of the source side select gate of the prior art.
【0042】 [0042]
従来の場合には、前記図6に示すように共通ソース線によりNANDセルを分離している素子分離領域が分断されている。 In the case of the prior art, the isolation region separating the NAND cell is divided by a common source line, as shown in FIG. 6. 素子分離領域が共通ソース線により切れている部分は、実際の場合には破線のように丸まっており、この丸みを帯びた部分がソース側選択ゲートにかかってしまい、これにより耐圧が劣化する。 Portion isolation region is off by a common source line, if the actual and rounded as a broken line, the portion the rounded is it takes the source side select gate, thereby the breakdown voltage is deteriorated. この傾向は、素子が微細化されソース側選択ゲートから共通ソース線までの距離が縮まるにつれて顕著になる。 This tendency becomes more pronounced as the element is shortened distance to the common source line from the miniaturized source side select gates.
【0043】 [0043]
これに対し本実施例の場合には、素子分離領域が共通ソース線20により分断されないので、上記のような問題は起こらず、従来のものに対してソース側選択ゲートの耐圧が改善される。 In the present embodiment, on the other hand, since the element isolation region is not divided by the common source line 20, the above problem does not occur, the breakdown voltage of the source side select gate is improved relative to the prior art. また本実施例では、素子分離領域が分断されることなく連続していることから、素子分離領域形成のためのレジストパターンをライン&スペースに近いパターンで形成することができる。 In the present embodiment, since it is continuous without isolation region is divided, it is possible to form a resist pattern for the element isolation region formed in a pattern close to the line and space. このため、位相シフト法を効果的に用いることが可能となり、パターン精度の向上をはかることも可能となる。 Therefore, it is possible to use a phase-shift method effectively, it is also possible to improve the pattern accuracy.
【0044】 [0044]
なお、本実施例では共通ソース線として第3多結晶シリコン線を用いたが、これは別に第2層Al線等でもよいし、またビット線の材質を変えることにより第1層Al配線でもよい。 Although this embodiment using the third polysilicon lines as a common source line, which may be a separate second layer Al wire or the like or may be a first layer Al wirings by changing the material of the bit lines . また、実施例ではNANDセルを用いたが、これに限らず不揮発性メモリセルを用いたEEPROMに適用することができる。 Further, in the embodiment was used NAND cell can be applied to the EEPROM using a nonvolatile memory cell is not limited thereto.
【0045】 [0045]
【発明の効果】 【Effect of the invention】
以上詳述したように本発明によれば、複数の不揮発性メモリセルに渡って、素子分離領域を共通ソース線によって分断されることなく連続的に形成しているので、ソース側選択ゲートの耐圧を向上させ、信頼性の高いNANDセル型EEPROMを実現することができる。 According to the present invention as described in detail above, over a plurality of nonvolatile memory cells, since the continuously formed without being divided isolation region by a common source line, the withstand voltage of the source side select gates the improved, it is possible to realize a highly reliable NAND cell type EEPROM. また、位相シフト法も用い易くなり、高集積化もより容易になる。 Also, easily used even phase shift method, higher integration becomes easier.
【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS
【図1】本発明の一参考例に係わるEEPROMのアレイ構成を示す平面図。 Plan view showing the array structure of the EEPROM according to an Example of the present invention; FIG.
【図2】第1の実施例に係わるEEPROMのアレイ構成を示す平面図。 Figure 2 is a plan view showing the array structure of the EEPROM according to the first embodiment.
【図3】第2の実施例に係わるEEPROMのアレイ構成を示す平面図。 Figure 3 is a plan view showing the array structure of the EEPROM according to the second embodiment.
【図4】図3のNANDセルの矢視A−A',B−B'の断面図。 [4] arrow A-A of the NAND cell of FIG. 3 ', B-B' sectional view of.
【図5】図3のNANDセルの等価回路図。 FIG. 5 is an equivalent circuit diagram of the NAND cell of FIG. 3.
【図6】従来のNANDセルのアレイ構成を示す平面図。 6 is a plan view showing an array configuration of a conventional NAND cell.
【図7】従来のNANDセルのアレイ構成を示す平面図。 7 is a plan view showing an array configuration of a conventional NAND cell.
【符号の説明】 DESCRIPTION OF SYMBOLS
1…ビット線(BL) 1 ... bit line (BL)
2…ビット線コンタクト3…ソース線4…メモリセル5…ドレイン側選択トランジスタ6…ソース側選択トランジスタCG(CG 1 〜CG 8 )…制御ゲートFG…浮遊ゲート(電荷蓄積層) 2 ... bit line contact 3 ... source line 4 ... memory cell 5 ... drain side select transistor 6 ... source-side selection transistor CG (CG 1 ~CG 8) ... control gate FG ... floating gate (charge storage layer)
SG(SG D ,SG S )…選択ゲート SG (SG D, SG S) ... selection gate

Claims (1)

  1. 半導体基板上に電荷蓄積層と制御ゲートを積層して不揮発性メモリセルを形成し、このメモリセルを複数個直列に接続し、該直列接続部のドレイン側にドレイン側選択ゲート設け、ソース側にソース側選択ゲートを設けたNANDセルユニットを、マトリックス状に配置してなる半導体記憶装置において、 By laminating a charge storage layer and a control gate on a semiconductor substrate to form a nonvolatile memory cell, connecting the memory cell to plural series, the drain side select gate is provided on the drain side of the series connections, a source-side in the semiconductor memory device of the NAND cell unit, formed by arranging in a matrix having a source side select gate,
    前記ドレイン側選択ゲートの前記直列接続部と反対側はビット線に接続され、前記ソース側選択ゲートの前記直列接続部と反対側は共通ソース線に接続され、 Opposite side of the series-connected portion of the drain side select gate is connected to the bit line, the opposite side of the series connection of the source-side select gate is connected to a common source line,
    前記共通ソース線は、前記基板上に前記ソース側選択ゲートのゲート配線と別で平行に配置され、 The common source lines, the disposed parallel to the gate wiring and another source-side select gate on the substrate,
    複数のNANDセルユニットに渡って、素子形成領域と素子分離領域が、共通ソース線の部分で分離されることなく連続に形成されていることを特徴とする半導体記憶装置。 Over a plurality of NAND cell units, the element forming region and the element isolation region, a semiconductor memory device characterized by being formed continuously without being separated at the portion of the common source line.
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