JP2003051557A - Nonvolatile semiconductor storage device - Google Patents
Nonvolatile semiconductor storage deviceInfo
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、半導体記憶装置に
係わり、特にチャネル領域に不純物注入がなされたトラ
ンジスタを有する微細な不揮発性半導体記憶装置に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly to a fine non-volatile semiconductor memory device having a transistor in which a channel region is implanted with impurities.
【0002】[0002]
【従来の技術】従来、不揮発性半導体記憶装置としては
例えばデータの書き込み・消去を電気的に行う、EEP
ROM(Electrically Erasable Programmable Read-On
ly Memory)が知られている。このEEPROMでは、
特にNAND型の場合では、互いに交差する行線と列線
との交点にそれぞれメモリセルが配置されて、メモリセ
ルアレイが構成されている。メモリセルには、通常、浮
遊ゲートと制御ゲートとを積層してなる積層ゲート構造
のMOSトランジスタが用いられる。2. Description of the Related Art Conventionally, as a nonvolatile semiconductor memory device, for example, EEP for electrically writing / erasing data
ROM (Electrically Erasable Programmable Read-On
ly Memory) is known. In this EEPROM,
Particularly in the case of the NAND type, memory cells are arranged at intersections of row lines and column lines intersecting with each other to form a memory cell array. A MOS transistor having a stacked gate structure in which a floating gate and a control gate are stacked is usually used for the memory cell.
【0003】EEPROMの中には、電気的に一括消去
可能なフラッシュメモリがある。フラッシュメモリとし
ては、高集積化が図られたNAND型フラッシュメモリ
が広く使用されている。In the EEPROM, there is a flash memory that can be electrically erased collectively. As a flash memory, a NAND flash memory with high integration is widely used.
【0004】NAND型フラッシュメモリの代表的なメ
モリセルは、例えば「R. Shirota,『A Review of 256Mb
it NAND Flash Memories and NAND Flash Future Tren
d, Non-Volatile Semiconductor Memory Workshop(=NVS
MW)(2000)』 pp22-31」に示されている。そこで、メモ
リセルユニットの平面構造を図20に示す。図20に示
される通り、複数の直列していたメモリセルトランジス
タに対して、その両側にメモリセルの選択トランジスタ
が配置されたNAND型の構造を持つ。A typical memory cell of a NAND flash memory is, for example, “R. Shirota,“ A Review of 256Mb
it NAND Flash Memories and NAND Flash Future Tren
d, Non-Volatile Semiconductor Memory Workshop (= NVS
MW) (2000) ”pp 22-31”. Therefore, a planar structure of the memory cell unit is shown in FIG. As shown in FIG. 20, it has a NAND type structure in which memory cell select transistors are arranged on both sides of a plurality of memory cell transistors connected in series.
【0005】図20に示される通り、複数本のメモリセ
ルゲート50が互いに平行に直線的に形成されている。
この複数本のメモリセルゲートの両端には、それぞれ1
本の選択ゲート51が互いに平行に、メモリセルゲート
50に平行に直線的に形成されている。ここで、複数本
のメモリセルゲートは互いに等しいゲート長W3を有し
ている。また、1対の1本の選択ゲート51は互いに等
しいゲート長W4を有していて、このゲート長W4はメ
モリセルゲート50のゲート長W3の2倍の大きさとし
て形成されている。As shown in FIG. 20, a plurality of memory cell gates 50 are linearly formed in parallel with each other.
1 is provided at each end of the plurality of memory cell gates.
Book select gates 51 are linearly formed parallel to each other and parallel to the memory cell gates 50. Here, the plurality of memory cell gates have the same gate length W3. The pair of select gates 51 have the same gate length W4, and the gate length W4 is formed to be twice the gate length W3 of the memory cell gate 50.
【0006】メモリセルゲート50同士の間には同一の
幅のスペースF(Fは最小加工寸法)が設けられてい
る。このスペースFは、メモリセルゲート50のゲート
長W3と等しい。さらに選択ゲートとこの選択ゲートに
隣接するメモリセルゲートの間にはメモリセルゲート1
同士の間のスペースFと同一のスペースFが設けられて
いる。Spaces F having the same width (F is a minimum processing size) are provided between the memory cell gates 50. This space F is equal to the gate length W3 of the memory cell gate 50. Further, a memory cell gate 1 is provided between the select gate and the memory cell gate adjacent to the select gate.
The same space F as the space F between them is provided.
【0007】このメモリセルゲート50に直交する方向
に互いに平行に素子活性領域52が形成されている。こ
の素子活性領域52はメモリセルゲート50に直交する
方向に互いに平行に形成された複数の素子分離領域53
によって、複数に分断されている。Element active regions 52 are formed in parallel with each other in a direction orthogonal to the memory cell gate 50. The element active region 52 is a plurality of element isolation regions 53 formed in parallel with each other in a direction orthogonal to the memory cell gate 50.
It has been divided into multiple parts.
【0008】ここで、複数本、例えば16本のメモリセ
ルゲート50の両端に1対の1本の選択ゲート51が形
成されて1つのNANDストリング54が構成される。
このNANDストリング54の端には、メモリセルゲー
ト50間に設けられたスペースFの約2倍のスペース約
2Fを置いて、さらに別のNANDストリング54が形
成されている。ここで、互いに隣接するNANDストリ
ング54の選択ゲート51間の素子活性領域52上に
は、コンタクト55が形成されている。Here, a pair of one select gate 51 is formed at both ends of a plurality of, for example, 16 memory cell gates 50 to form one NAND string 54.
Another NAND string 54 is formed at the end of the NAND string 54 with a space about 2F which is about twice as large as the space F provided between the memory cell gates 50. Here, a contact 55 is formed on the element active region 52 between the select gates 51 of the NAND strings 54 adjacent to each other.
【0009】このように、ゲート長はメモリセルユニッ
ト内ですべて一定のライン&スペースであり、同一のピ
ッチで配置されている。また、メモリセルゲートと同じ
サイズまで選択ゲートのチャネル長は微細化されてい
る。選択ゲートは、隣接する2本のゲートで選択トラン
ジスタとして機能する。As described above, the gate lengths are all constant lines and spaces in the memory cell unit, and are arranged at the same pitch. Further, the channel length of the select gate is miniaturized to the same size as the memory cell gate. Two adjacent gates of the select gate function as a select transistor.
【0010】ここで、図20に平面構造が示されるよう
な従来の不揮発性半導体記憶装置では選択ゲート長自体
が約2Fで、ソース側とドレイン側にそれぞれ1本ずつ
あることから約4Fとなり、隣接する他のメモリセルユ
ニットの選択ゲートとの間隔が約2Fとなり、合計約6
Fとなっている。Here, in the conventional nonvolatile semiconductor memory device having a planar structure shown in FIG. 20, the selection gate length itself is about 2F, and since there is one on the source side and one on the drain side, it becomes about 4F. The distance from the select gate of another adjacent memory cell unit is about 2F, which is about 6 in total.
It is F.
【0011】この図20におけるE−F線上での断面が
図21に示される。図21に示されるように半導体基板
58上にメモリセルゲート50及び選択ゲート51が設
けられている。これらメモリセルゲート50及び選択ゲ
ート51周囲の半導体基板58中に、ソース・ドレイン
拡散層59が設けられている。それぞれのメモリセルゲ
ート50及び選択ゲート51下の半導体基板58中には
チャネルイオン注入層60が形成されている。また、N
ANDストリング54の端に設けられた選択ゲート51
の外側のソース・ドレイン拡散層59にはコンタクト5
5が接続されている。FIG. 21 shows a cross section taken along the line EF in FIG. As shown in FIG. 21, the memory cell gate 50 and the select gate 51 are provided on the semiconductor substrate 58. A source / drain diffusion layer 59 is provided in the semiconductor substrate 58 around the memory cell gate 50 and the selection gate 51. A channel ion implantation layer 60 is formed in the semiconductor substrate 58 below the memory cell gate 50 and the selection gate 51. Also, N
Select gate 51 provided at the end of AND string 54
Contact 5 to the source / drain diffusion layer 59 outside the
5 is connected.
【0012】各メモリセルゲート50及び選択ゲート5
1は、半導体基板58上にゲート絶縁膜63を介して、
電荷蓄積層である浮遊ゲートとなる第1導電層64が形
成されている。この第1導電層64上には、ゲート間絶
縁膜65を介して、制御ゲートとなる第2導電層66が
形成されている。ゲート間絶縁膜65は、例えばシリコ
ン酸化膜、シリコン窒化膜、及びシリコン酸化膜の積層
膜であるONO(Oxide-Nitride-Oxide)膜から構成さ
れている。Each memory cell gate 50 and select gate 5
1 is on the semiconductor substrate 58 via the gate insulating film 63,
A first conductive layer 64 that serves as a floating gate that is a charge storage layer is formed. A second conductive layer 66 that serves as a control gate is formed on the first conductive layer 64 via an inter-gate insulating film 65. The inter-gate insulating film 65 is composed of, for example, an ONO (Oxide-Nitride-Oxide) film which is a laminated film of a silicon oxide film, a silicon nitride film, and a silicon oxide film.
【0013】このように、一般に選択ゲートは、メモリ
セルトランジスタのゲート長より長く、短チャネル効果
によるトランジスタのカットオフ特性の劣化を確保して
いる。As described above, the select gate is generally longer than the gate length of the memory cell transistor and ensures the deterioration of the cutoff characteristic of the transistor due to the short channel effect.
【0014】ここで、図21に示された断面構造を持つ
不揮発性半導体記憶装置は、図22のような回路図に示
されるようにその回路構成がなされている。Here, the nonvolatile semiconductor memory device having the sectional structure shown in FIG. 21 has the circuit configuration as shown in the circuit diagram of FIG.
【0015】図22に示されるようにNAND型フラッ
シュメモリのメモリセルユニットでは、破線で囲われた
領域で示されるメモリブロック70を形成する複数個、
例えば16個のメモリセルトランジスタM0〜M15が
直列に接続され、その一方側に1つのドレイン側選択ト
ランジスタSG1、他方側に1つのソース側選択トラン
ジスタSG2が接続されている。As shown in FIG. 22, in the memory cell unit of the NAND flash memory, a plurality of memory blocks 70 forming the area surrounded by the broken line are formed.
For example, 16 memory cell transistors M0 to M15 are connected in series, one drain side selection transistor SG1 is connected to one side thereof, and one source side selection transistor SG2 is connected to the other side thereof.
【0016】複数のメモリセルが直列に接続されて1つ
のメモリセルアレイであるNANDセル(メモリセルユ
ニット)が形成されている。各メモリセルのソースとド
レインは素子領域上に設けられた拡散層領域を介して互
いに直列に接続されている。A plurality of memory cells are connected in series to form a NAND cell (memory cell unit) which is one memory cell array. The source and drain of each memory cell are connected in series with each other via a diffusion layer region provided on the element region.
【0017】各メモリセルトランジスタM0〜M15の
ゲートには、ワード線WL0〜WL15がそれぞれ1対
1で接続されている。ドレイン側選択トランジスタSG
11のゲートには、選択ゲート線SGDが接続されてい
る。ソース側選択トランジスタSG2のゲートには、選
択ゲート線SGSが接続されている。Word lines WL0 to WL15 are connected to the gates of the memory cell transistors M0 to M15 in a one-to-one relationship. Drain side selection transistor SG
A select gate line SGD is connected to the gate of 11. A select gate line SGS is connected to the gate of the source side select transistor SG2.
【0018】ドレイン側選択トランジスタSG1のソー
スは、データ線であるビット線DQに接続されている。
ソース側選択トランジスタSG2のソースは、共通ソー
ス線CSに接続されている。The source of the drain side select transistor SG1 is connected to the bit line DQ which is a data line.
The source of the source side select transistor SG2 is connected to the common source line CS.
【0019】このNANDストリング70は、図示はし
ないがデータ線の延在する方向に複数個接続されてい
る。また、ワード線の延在する方向にビット線ごとに同
様の回路構成のNANDストリング70が複数個設けら
れている。Although not shown, a plurality of NAND strings 70 are connected in the direction in which the data lines extend. A plurality of NAND strings 70 having the same circuit configuration are provided for each bit line in the extending direction of the word line.
【0020】NANDストリング70は縦続的に直列接
続され、NANDストリングの端部にそれぞれコンタク
トを設けて、両端の選択トランジスタを介してメモリセ
ルトランジスタが接続される構成が複数個連続する。The NAND strings 70 are serially connected in series, contacts are provided at the ends of the NAND strings, and a plurality of memory cell transistors are connected via the select transistors at both ends.
【0021】また、図23にメモリセルユニットの回路
図が示されるようなAND型フラッシュメモリも使用さ
れている。メモリセルトランジスタは、この場合でも電
荷蓄積層である浮遊ゲートを持つ構造の1つ以上のトラ
ンジスタからなる不揮発性メモリセルアレイを構成して
いる。Further, an AND type flash memory as shown in the circuit diagram of the memory cell unit in FIG. 23 is also used. Even in this case, the memory cell transistor constitutes a non-volatile memory cell array composed of one or more transistors having a structure having a floating gate which is a charge storage layer.
【0022】すなわち、図23に示されるようにAND
型フラッシュメモリのメモリセルユニットでは、破線で
囲われた領域で示されるメモリブロック71を形成する
複数個、例えば16個のメモリセルトランジスタM0〜
M15が並列に接続され、その一方側に1つのドレイン
側選択トランジスタSG1、他方側に1つのソース側選
択トランジスタSG2が接続されている。That is, as shown in FIG. 23, AND
In the memory cell unit of the type flash memory, a plurality of memory cell transistors M0 to M0, for example, 16 forming a memory block 71 indicated by a region surrounded by a broken line are formed.
M15 is connected in parallel, and one drain side selection transistor SG1 is connected to one side of the M15 and one source side selection transistor SG2 is connected to the other side thereof.
【0023】複数のメモリセルが直列に接続されて1つ
のメモリセルアレイであるANDセル(メモリセルユニ
ット)が形成されている。各メモリセルのソースとドレ
インは素子領域上に設けられた拡散層領域を介して互い
に並列に接続されている。A plurality of memory cells are connected in series to form an AND cell (memory cell unit) which is one memory cell array. The source and drain of each memory cell are connected in parallel to each other via a diffusion layer region provided on the element region.
【0024】各メモリセルトランジスタM0〜M15の
ゲートには、ワード線WL0〜WL15がそれぞれ1対
1で接続されている。ドレイン側選択トランジスタSG
1のゲートには、選択ゲート線SGが接続されている。
ソース側選択トランジスタSG2のゲートには、選択ゲ
ート線SGSが接続されている。Word lines WL0 to WL15 are connected to the gates of the memory cell transistors M0 to M15 in a one-to-one relationship. Drain side selection transistor SG
The select gate line SG is connected to the first gate.
A select gate line SGS is connected to the gate of the source side select transistor SG2.
【0025】ドレイン側選択トランジスタSG1のソー
スは、データ線であるビット線DQに接続されている。
ソース側選択トランジスタSG2のソースは、ソース線
CSに接続されている。The source of the drain side select transistor SG1 is connected to the bit line DQ which is a data line.
The source of the source side selection transistor SG2 is connected to the source line CS.
【0026】このメモリブロック71は、図示はしない
がデータ線の延在する方向に複数個接続されている。ま
た、ワード線の延在する方向にビット線ごとに同様のメ
モリブロックが複数個設けられている。Although not shown, a plurality of memory blocks 71 are connected in the direction in which the data lines extend. A plurality of similar memory blocks are provided for each bit line in the extending direction of the word line.
【0027】ここで、特開昭59−74677号公報に
は、その第4図乃至第11図などに、フィールド上で、
周辺トランジスタ部の浮遊ゲートと制御ゲート間の層間
酸化膜中に開口部を設け、配線の自由度を向上した技術
が記載されている。Here, in Japanese Unexamined Patent Publication No. 59-74677, in FIGS. 4 to 11 thereof, etc., in the field,
A technique is disclosed in which an opening is provided in an interlayer oxide film between a floating gate and a control gate of a peripheral transistor portion to improve the degree of freedom of wiring.
【0028】さらに、特開2000−188384号公
報には、メモリセルと同一構造の選択ゲートセルを有し
て、選択ゲートを含めた全てのワード線の間隔が同一と
なることで、微細化にあたり近接効果の影響を受けるこ
とがない高い寸法制御性を有するEEPROMの構造が
記載されている。さらに同公報には、選択ゲートセル
は、必ずしもビット線及びソース線側に各1個配置され
るばかりでなく、それぞれ複数個の選択ゲートセルを配
置する場合もあると記載されている。Further, in Japanese Unexamined Patent Publication No. 2000-188384, a select gate cell having the same structure as the memory cell is provided, and all word lines including the select gate have the same spacing, which is close to miniaturization. A structure of an EEPROM having high dimensional controllability that is not affected by the effect is described. Further, the publication describes that not only one select gate cell is necessarily arranged on the bit line and source line sides, but also a plurality of select gate cells may be arranged respectively.
【0029】[0029]
【発明が解決しようとする課題】以上のような従来の半
導体装置では、以下の課題が生じる。The conventional semiconductor device as described above has the following problems.
【0030】その結果として、NANDストリングは選
択ゲートの部分で不規則なライン/スペースが存在し、
これは微細加工が進んでくるとリソグラフィでのパター
ニングする際の加工マージンの低下に繋がってくる。不
規則パターンで設計された場合には、微細化が制限され
る場合がある。As a result, the NAND string has irregular lines / spaces in the portion of the select gate,
This will lead to a reduction in the processing margin at the time of patterning by lithography as fine processing advances. When designed with an irregular pattern, miniaturization may be limited.
【0031】すなわち、微細加工技術の限界に基づく最
小線幅をFとすると、メモリセルトランジスタのゲート
長、メモリセルトランジスタのゲート間隔、メモリセル
トランジスタのゲートと選択トランジスタのゲートとの
間隔はいずれもFで形成される。しかし、選択トランジ
スタのゲート幅はカットオフ特性を向上させるために約
2Fで形成されていて、不規則なライン幅、スペース幅
が結果として存在する。That is, when the minimum line width based on the limit of the fine processing technology is F, the gate length of the memory cell transistor, the gate interval of the memory cell transistor, and the interval between the gate of the memory cell transistor and the gate of the select transistor are all. Formed with F. However, the gate width of the select transistor is formed at about 2F in order to improve the cutoff characteristic, and as a result, irregular line widths and space widths exist.
【0032】すなわち、メモリセルゲートにおいて、そ
のライン/スペースが1Fで、選択ゲートの場合、ライ
ン/スペースが約2Fのゲート長である場合、選択ゲー
トに隣接するメモリセルゲートのゲート長がその製造工
程において、リソグラフィの際に余計にエッチングされ
て所望の長さで形成されなくなってしまい、必要な特性
が得られなくなる事態が生じる。そのため、最小線幅F
よりも大きい値ですべてのゲート長を設計せざるを得な
くなり、メモリセルトランジスタ領域の面積増加がもた
らされてしまう。That is, in the memory cell gate, if the line / space is 1F, and in the case of the select gate, the line / space has a gate length of about 2F, the gate length of the memory cell gate adjacent to the select gate is manufactured. In the process, excessive etching is performed during lithography and the film is not formed to have a desired length, so that the necessary characteristics cannot be obtained. Therefore, the minimum line width F
All the gate lengths must be designed with a larger value, resulting in an increase in the area of the memory cell transistor region.
【0033】本発明の目的は以上のような従来技術の課
題を解決することにある。An object of the present invention is to solve the above problems of the prior art.
【0034】特に、本発明の目的は、トランジスタのカ
ットオフ特性を向上させた微細な不揮発性半導体記憶装
置を提供することである。A particular object of the present invention is to provide a fine non-volatile semiconductor memory device having improved transistor cutoff characteristics.
【0035】[0035]
【課題を解決するための手段】上記目的を達成するため
に、本発明の特徴は、半導体基板と、この半導体基板中
に形成された素子領域と、前記半導体基板中の素子領域
を分離する素子分離領域と、前記素子領域に複数個形成
され、それぞれが等しいゲート長を有し、かつ、互いに
このゲート長と等しい離間距離を隔てるメモリセルゲー
トと、このメモリセルゲートとの間に前記離間距離を隔
てて隣接して、それぞれが前記離間距離を隔てていて、
それぞれが前記ゲート長を有して形成された2つの選択
ゲートとを備える不揮発性半導体記憶装置である。To achieve the above object, the present invention is characterized by a semiconductor substrate, an element region formed in the semiconductor substrate, and an element for separating the element region in the semiconductor substrate. The isolation region and a plurality of memory cell gates formed in the element region, each having an equal gate length and having a spacing distance equal to the gate length, and the spacing distance between the memory cell gate. Adjacent to each other, each separated by the separation distance,
A non-volatile semiconductor memory device comprising two select gates each having the gate length.
【0036】本発明の別の特徴は、直列に接続され、そ
れぞれ等しいゲート長を持ち、互いにこのゲート長と等
しい離間距離を隔てて配置された複数個のメモリセルゲ
ートと、この複数個のメモリセルゲートのソース側又は
ドレイン側の端部の一方に接続された前記メモリセルゲ
ートと等しいゲート長をそれぞれ有し、互いに前記離間
距離と等しい離間距離を隔て、前記メモリセルゲートか
ら前記離間距離と等しい離間距離を隔てて配置された2
つの第1選択ゲート群と、前記複数個のメモリセルゲー
トのソース側又はドレイン側の端部の一方に接続された
前記メモリセルゲートと等しいゲート長を有し、前記メ
モリセルゲートから前記離間距離と等しい離間距離を隔
てて配置された少なくとも1つの第2選択ゲート群とを
有する不揮発性半導体記憶装置である。Another feature of the present invention is that a plurality of memory cell gates connected in series, each having an equal gate length and arranged at a distance equal to the gate length, and a plurality of memory cell gates. The memory cell gate has the same gate length connected to one of the source side or drain side end of the cell gate, and is separated from the memory cell gate by a distance equal to the distance. 2 spaced apart by an equal distance
One first select gate group and a gate length equal to the memory cell gate connected to one of the source side or drain side ends of the plurality of memory cell gates, and the separation distance from the memory cell gate. Is a non-volatile semiconductor memory device having at least one second selection gate group arranged with a separation distance equal to.
【0037】本発明の別の特徴は、直列に接続され、そ
れぞれ等しい第1ゲート長を持ち、互いにこの第1ゲー
ト長と等しい第1離間距離を隔てて配置された複数個の
第1メモリセルゲートと、この複数個の第1メモリセル
ゲートのソース側又はドレイン側の端部の一方に接続さ
れた前記複数個の第1メモリセルゲートと等しい第1ゲ
ート長をそれぞれ有し、互いに前記第1離間距離を隔
て、前記複数個の第1メモリセルゲートから前記第1離
間距離を隔てて配置された2つの第1選択ゲート群と、
前記複数個の第1メモリセルゲートのソース側又はドレ
イン側の端部の一方に接続された前記複数個の第1メモ
リセルゲートと等しい第1ゲート長を有し、前記複数個
の第1メモリセルゲートから前記第1離間距離を隔てて
配置された少なくとも1つの第2選択ゲート群と、この
第2選択ゲート群と前記第1離間距離を隔てて配置さ
れ、前記複数個の第1メモリセルゲートと等しい第1ゲ
ート長を有する少なくとも1つの第3選択ゲート群と、
この第3選択ゲート群から前記第1離間距離と等しい第
2離間距離を隔てて配置され、直列に接続され、それぞ
れ前記第1ゲート長と等しい第2ゲート長を持ち、互い
にこの第2ゲート長と等しい第2離間距離を隔てて配置
された複数個の第2メモリセルゲートと、この複数個の
第2メモリセルゲートのソース側又はドレイン側の端部
の一方に接続された前記複数個の第2ゲート長をそれぞ
れ有し、互いに前記第2離間距離を隔て、前記複数個の
第2メモリセルゲートから前記第2離間距離を隔てて配
置された2つの第4選択ゲート群とを有する不揮発性半
導体記憶装置である。Another feature of the present invention is that a plurality of first memory cells connected in series, each having an equal first gate length, and having a first distance apart from each other equal to the first gate length. A gate and a first gate length equal to the plurality of first memory cell gates connected to one of source-side or drain-side ends of the plurality of first memory cell gates, respectively, Two first select gate groups arranged at a first separation distance and separated from the plurality of first memory cell gates by the first separation distance;
A plurality of first memory cell gates having a first gate length equal to the plurality of first memory cell gates connected to one of source-side and drain-side ends of the plurality of first memory cell gates; At least one second selection gate group arranged at a first distance from the cell gate, and a plurality of first memory cells arranged at a second distance from the second selection gate group. At least one third select gate group having a first gate length equal to the gate;
The third selection gate group is arranged at a second separation distance equal to the first separation distance and connected in series, and each has a second gate length equal to the first gate length. A plurality of second memory cell gates that are arranged with a second separation distance that is equal to the plurality of second memory cell gates, and the plurality of second memory cell gates that are connected to one of the source-side or drain-side ends of the plurality of second memory cell gates. A nonvolatile memory having two fourth selection gate groups each having a second gate length and being separated from each other by the second separation distance and separated from the plurality of second memory cell gates by the second separation distance. Semiconductor memory device.
【0038】[0038]
【発明の実施の形態】(第1の実施の形態)本実施の形
態を示すNAND型不揮発性半導体記憶装置のメモリセ
ルユニットの平面構成を図2に示す。図2に示される通
り、複数本のメモリセルゲート1が互いに平行に直線的
に形成されている。この複数本のメモリセルゲートの両
端には、それぞれ2本の選択ゲート2が互いに平行に、
メモリセルゲート1に平行に直線的に形成されている。
ここで、複数本のメモリセルゲートは互いに等しいゲー
ト長W1を有している。なお複数本のメモリセルゲート
は8本、16本などの本数で構成できる。また、1対の
2本の選択ゲート2は互いに等しいゲート長W2を有し
ていて、このゲート長W2はメモリセルゲート1のゲー
ト長W1と等しく形成されている。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS (First Embodiment) FIG. 2 shows a plan configuration of a memory cell unit of a NAND type nonvolatile semiconductor memory device according to the present embodiment. As shown in FIG. 2, a plurality of memory cell gates 1 are linearly formed in parallel with each other. Two select gates 2 are arranged in parallel with each other at both ends of the plurality of memory cell gates.
It is formed linearly in parallel with the memory cell gate 1.
Here, the plurality of memory cell gates have the same gate length W1. Note that the plurality of memory cell gates can be configured by the number of 8 or 16, etc. The pair of two select gates 2 have the same gate length W2, and the gate length W2 is formed to be equal to the gate length W1 of the memory cell gate 1.
【0039】メモリセルゲート1同士の間には同一の幅
のスペースF(Fは最小加工寸法)が設けられている。
このスペースFは、メモリセルゲート1のゲート長W1
及び選択ゲート2のゲート長W2と等しい。さらに選択
ゲートとこの選択ゲートに隣接するメモリセルゲートの
間にはメモリセルゲート1同士の間のスペースFと同一
のスペースFが設けられている。Spaces F having the same width (F is a minimum processing dimension) are provided between the memory cell gates 1.
This space F is the gate length W1 of the memory cell gate 1.
And equal to the gate length W2 of the select gate 2. Further, a space F which is the same as the space F between the memory cell gates 1 is provided between the select gate and the memory cell gate adjacent to the select gate.
【0040】このメモリセルゲート1に直交する方向に
互いに平行に素子活性領域3が形成されている。この素
子活性領域3はメモリセルゲート1に直交する方向に互
いに平行に形成された複数の素子分離領域4によって、
複数に分断されている。Element active regions 3 are formed in parallel with each other in a direction orthogonal to the memory cell gate 1. The element active region 3 is formed by a plurality of element isolation regions 4 formed in parallel to each other in a direction orthogonal to the memory cell gate 1.
It is divided into multiple pieces.
【0041】ここで、複数本、例えば16本のメモリセ
ルゲート1の両端に1対の2本の選択ゲート2が形成さ
れて1つのNANDストリング5が構成される。このN
ANDストリング5の端には、メモリセルゲート1同士
のスペースFと同一のスペースFを置いて、さらに別の
NANDストリング5が形成されている。ここで、互い
に隣接するNANDストリング5の選択ゲート2間の素
子活性領域3上には、コンタクト6が形成されている。Here, a pair of two select gates 2 are formed at both ends of a plurality of, for example, 16 memory cell gates 1 to form one NAND string 5. This N
At the end of the AND string 5, a space F which is the same as the space F between the memory cell gates 1 is placed, and another NAND string 5 is formed. Here, a contact 6 is formed on the element active region 3 between the select gates 2 of the NAND strings 5 adjacent to each other.
【0042】このように、ゲート長はメモリセルユニッ
ト内ですべて一定のライン&スペースであり、同一のピ
ッチで配置されている。また、メモリセルゲートと同じ
サイズまで選択ゲートのチャネル長は微細化されてい
る。選択ゲートは、隣接する2本のゲートで選択トラン
ジスタとして機能する。As described above, the gate lengths are all constant line and space in the memory cell unit and are arranged at the same pitch. Further, the channel length of the select gate is miniaturized to the same size as the memory cell gate. Two adjacent gates of the select gate function as a select transistor.
【0043】この図2におけるA−B線上での断面が図
1に示される。図1に示されるように半導体基板10上
にメモリセルゲート1及び選択ゲート2が設けられてい
る。これらメモリセルゲート1及び選択ゲート2周囲の
半導体基板10中に、ソース・ドレイン拡散層11が設
けられている。それぞれのメモリセルゲート1及び選択
ゲート2下の半導体基板10中にはチャネルイオン注入
層12が形成されている。また、NANDストリング5
の端の選択ゲート2の外側のソース・ドレイン拡散層1
1にはコンタクト6が接続されている。A cross section taken along the line AB in FIG. 2 is shown in FIG. As shown in FIG. 1, a memory cell gate 1 and a select gate 2 are provided on a semiconductor substrate 10. A source / drain diffusion layer 11 is provided in the semiconductor substrate 10 around the memory cell gate 1 and the select gate 2. A channel ion implantation layer 12 is formed in the semiconductor substrate 10 below the memory cell gate 1 and the selection gate 2. Also, NAND string 5
Source / drain diffusion layer 1 outside the select gate 2 at the edge of
A contact 6 is connected to 1.
【0044】各メモリセルゲート1及び選択ゲート2
は、半導体基板10上にゲート絶縁膜13を介して、電
荷蓄積層である浮遊ゲートとなる第1導電層14が形成
されている。この第1導電層14上には、ゲート間絶縁
膜15を介して、制御ゲートとなる第2導電層16が形
成されている。ゲート間絶縁膜15は、例えばシリコン
酸化膜、シリコン窒化膜、及びシリコン酸化膜の積層膜
であるONO膜から構成されている。Each memory cell gate 1 and select gate 2
On the semiconductor substrate 10, a first conductive layer 14 serving as a floating gate that is a charge storage layer is formed via a gate insulating film 13. A second conductive layer 16 serving as a control gate is formed on the first conductive layer 14 with an inter-gate insulating film 15 interposed therebetween. The inter-gate insulating film 15 is composed of, for example, a silicon oxide film, a silicon nitride film, and an ONO film which is a laminated film of a silicon oxide film.
【0045】ここで、選択ゲート2において、このゲー
ト間絶縁膜15の存在により、下方の電荷蓄積層14に
のみ電位が与えられ、上方の制御ゲート16は絶縁され
たままとなっている。Here, in the select gate 2, the presence of the inter-gate insulating film 15 gives a potential only to the lower charge storage layer 14, and the upper control gate 16 remains insulated.
【0046】選択ゲート2はメモリセルゲート1と異な
り、第1層目の導電層にのみ電位が与えられている。こ
の場合、素子分離領域上に第1導電層14が引き出され
て第2導電層16とは独立に電位が与えられている。Unlike the memory cell gate 1, the select gate 2 has a potential applied only to the first conductive layer. In this case, the first conductive layer 14 is drawn out on the element isolation region and a potential is applied independently of the second conductive layer 16.
【0047】各NANDストリングの両端部に2本の選
択ゲートを1対用いることで、3F分が選択ゲート領域
に必要である。すなわち、選択ゲートのゲート長はFで
2本あるため、2Fがゲート長として占められ、2本の
ゲート間距離がFであり、合計3Fが必要となる。By using a pair of two select gates at both ends of each NAND string, 3F is required for the select gate region. That is, since the selection gate has two gate lengths of F, 2F is occupied as the gate length, the distance between the two gates is F, and a total of 3F is required.
【0048】その分、選択ゲート間もFとなり、もしも
従来方式の選択ゲートのゲート長が2Fであったとした
ならば、従来方式では6Fであったところが、本実施の
形態の不揮発性半導体記憶装置では、7Fとなり若干の
チップ面積の増大を招くが、その分加工マージンを向上
できるため、これをキャンセルする程度のグランドルー
ルの微細化が可能であれば十分チップ面積縮小としては
メリットが発生する。Accordingly, the distance between the select gates is also F, and if the gate length of the select gate in the conventional method is 2F, it is 6F in the conventional method, but the nonvolatile semiconductor memory device of the present embodiment. Then, the chip area is slightly increased to 7F, but the processing margin can be improved by that amount. Therefore, if the ground rule can be miniaturized to the extent that it is canceled, there is a merit in sufficiently reducing the chip area.
【0049】すなわち、本実施の形態の不揮発性半導体
記憶装置では、選択ゲート間がFで、2本の選択ゲート
が2Fで2Fに選択ゲート間距離Fを加えて3Fがソー
ス側とドレイン側とにあることから、6Fで、他のメモ
リセルユニットとの間のFを加えて7Fとなる。That is, in the nonvolatile semiconductor memory device of the present embodiment, the distance between the select gates is F, the two select gates are 2F, and the distance F between the select gates is added to 2F, and 3F is the source side and the drain side. Therefore, it is 6F, and F between other memory cell units is added to obtain 7F.
【0050】このように、選択ゲートをメモリセルゲー
トと同じピッチ、ゲート長として、結果として、メモリ
セルユニットのメモリセル部以外の長さを6Fから7F
に拡大した場合でも、この増加分を補う程度にF自体を
小さくできれば、トータルでメモリセルユニットの微細
化が実現できる。In this way, the select gate has the same pitch and gate length as the memory cell gate, and as a result, the length of the memory cell unit other than the memory cell portion is 6F to 7F.
Even if it is expanded to, if the F itself can be made small enough to compensate for this increase, the miniaturization of the memory cell unit can be realized in total.
【0051】例えば、従来不規則パターンではFが0.
1μmまでしか微細化できずに、本実施の形態を適用す
るとFが0.09μmまで微細化できる場合、従来技術
では6と0.1の積である0.6がメモリセルユニット
のメモリセル部以外の長さになる。これに対し、本実施
の形態の不揮発性半導体記憶装置では、7と0.09の
積である0.63になり、さらにFがより一層微細化で
きれば本実施の形態の方が面積縮小できる。For example, in the conventional irregular pattern, F is 0.
When F can be miniaturized to 0.09 μm when this embodiment is applied while miniaturization can be performed only to 1 μm, 0.6 in the related art, which is the product of 6 and 0.1, is the memory cell unit of the memory cell unit. Other than length. On the other hand, in the nonvolatile semiconductor memory device of the present embodiment, the product of 7 and 0.09 is 0.63, and if F can be further miniaturized, the area of the present embodiment can be reduced.
【0052】また、従来の不揮発性半導体記憶装置のN
ANDストリングでは選択ゲートとメモリセルゲート間
の間隔がFであると、不規則パターンのパターニングに
対してマージンが減るが、本実施の形態の不揮発性半導
体記憶装置のように全てが同じピッチで配列されている
場合は局所的なリソグラフィマージンの低下を危惧する
必要は無くなる。Further, in the conventional nonvolatile semiconductor memory device, N
In the AND string, if the distance between the select gate and the memory cell gate is F, the margin for patterning an irregular pattern is reduced, but all are arranged at the same pitch as in the nonvolatile semiconductor memory device of the present embodiment. If so, there is no need to worry about a local decrease in the lithography margin.
【0053】ここで、隣接して形成された2本の選択ゲ
ートは同一の信号線によって、制御されることが可能で
ある。また、場合により、異なるタイミングによって2
本の選択ゲートをそれぞれ独自に制御して、それぞれの
選択ゲートのカットオフ特性を変えることも可能であ
る。この場合、制御回路を設けてそれぞれの選択ゲート
を制御する。Here, the two select gates formed adjacent to each other can be controlled by the same signal line. Also, depending on the case, it is possible to
It is also possible to individually control the select gates of the book and change the cutoff characteristics of each select gate. In this case, a control circuit is provided to control each select gate.
【0054】また、場合により、NANDストリング内
のソース側の選択ゲートのゲート本数を1つとし、ドレ
イン側の選択ゲートのゲート本数を2つとしてもよい。
この場合、リークがソース側で生じても、そのリークを
許容範囲内に収められればよい。In some cases, the number of source side select gates in the NAND string may be one, and the number of drain side select gates may be two.
In this case, even if the leak occurs on the source side, it is sufficient if the leak is within the allowable range.
【0055】さらに、場合により、NANDストリング
内のソース側の選択ゲートのゲート本数を2つとし、ド
レイン側の選択トランジスタのゲート本数を1つとして
もよい。この場合、リークがドレイン側で生じても、そ
のリークを許容範囲内に収められればよい。Further, in some cases, the source side select gate in the NAND string may have two gates, and the drain side select transistor may have one gate. In this case, even if the leak occurs on the drain side, it is sufficient that the leak is within the allowable range.
【0056】このように、メモリセルのゲートのパター
ンをすべて共通のライン&スペースとして、選択ゲート
部分もメモリセルと同様なゲート長にすることでマージ
ンを確保することで微細化に対して加工マージンを向上
していくことができる。As described above, all the gate patterns of the memory cells are set to a common line and space, and the select gate portion has the same gate length as that of the memory cells to secure a margin. Can be improved.
【0057】なお、1つのメモリセルユニット内におい
て、メモリセルゲートのソース側、ドレイン側に隣接す
る選択ゲートの本数は、それぞれ3本以上としてもよ
い。ただし、それぞれの選択ゲートの長さやそれぞれの
選択ゲート間距離はすべて、メモリセルゲート間距離及
びメモリセルゲート長と等しくする。なお、面積増加を
考慮すると、1つのメモリセルユニットにおけるソース
側、ドレイン側それぞれに2本ずつの選択ゲートを設け
ることが好ましい。The number of select gates adjacent to the source side and the drain side of the memory cell gate in one memory cell unit may be three or more, respectively. However, the lengths of the respective selection gates and the distances between the respective selection gates are all equal to the distance between the memory cell gates and the memory cell gate length. In consideration of the increase in area, it is preferable to provide two select gates on each of the source side and the drain side in one memory cell unit.
【0058】このように、本実施の形態の不揮発性半導
体記憶装置においては、ラインとスペースが1対1の高
密度パターンで形成されているため、リソグラフィでの
加工マージンが向上し、微細な不揮発性半導体記憶装置
が提供できる。As described above, in the nonvolatile semiconductor memory device of the present embodiment, since the lines and spaces are formed in a high density pattern of 1: 1, the processing margin in lithography is improved and a fine nonvolatile memory is provided. Semiconductor memory device can be provided.
【0059】本実施の形態の不揮発性半導体記憶装置に
よれば、選択トランジスタのカットオフ特性を向上させ
て微細化を図ることができ、選択トランジスタとメモリ
セルトランジスタは、それぞれトランジスタの閾値電圧
の異なるチャネル長依存性が得られる。According to the nonvolatile semiconductor memory device of the present embodiment, the cutoff characteristic of the select transistor can be improved to achieve miniaturization, and the select transistor and the memory cell transistor have different threshold voltages of the transistors. Channel length dependence is obtained.
【0060】ここで、図1に示された断面構造を持つ不
揮発性半導体記憶装置は、図3のような回路図に示され
るようにその回路構成がなされている。Here, the nonvolatile semiconductor memory device having the sectional structure shown in FIG. 1 has the circuit configuration as shown in the circuit diagram of FIG.
【0061】図3に示されるようにNAND型フラッシ
ュメモリのメモリセルユニットでは、破線で囲われた領
域で示されるメモリブロック5を形成する複数個、例え
ば16個のメモリセルトランジスタM0〜M15が直列
に接続され、その一方側に2つのドレイン側選択トラン
ジスタSG11、SG12、他方側に2つのソース側選
択トランジスタSG21、SG22が接続されている。As shown in FIG. 3, in the memory cell unit of the NAND flash memory, a plurality of, for example, 16 memory cell transistors M0 to M15 forming the memory block 5 shown by the area surrounded by the broken line are connected in series. , Two drain side select transistors SG11, SG12 are connected to one side, and two source side select transistors SG21, SG22 are connected to the other side.
【0062】複数のメモリセルが直列に接続されて1つ
のメモリセルアレイであるNANDセル(メモリセルユ
ニット)が形成されている。各メモリセルのソースとド
レインは素子領域上に設けられた拡散層領域を介して互
いに直列に接続されている。A plurality of memory cells are connected in series to form a NAND cell (memory cell unit) which is one memory cell array. The source and drain of each memory cell are connected in series with each other via a diffusion layer region provided on the element region.
【0063】各メモリセルトランジスタM0〜M15の
ゲートには、ワード線WL0〜WL15がそれぞれ1対
1で接続されている。ドレイン側選択トランジスタSG
11のゲートには、選択ゲート線SGD1が接続され、
ドレイン側選択トランジスタSG12のゲートには、選
択ゲート線SGD2が接続されている。ソース側選択ト
ランジスタSG21のゲートには、選択ゲート線SGS
1が接続され、ソース側選択トランジスタSG22のゲ
ートには、選択ゲート線SGS2が接続されている。Word lines WL0 to WL15 are connected to the gates of the memory cell transistors M0 to M15 in a one-to-one relationship. Drain side selection transistor SG
The select gate line SGD1 is connected to the gate of 11,
A select gate line SGD2 is connected to the gate of the drain side select transistor SG12. The gate of the source side select transistor SG21 has a select gate line SGS.
1 is connected, and the selection gate line SGS2 is connected to the gate of the source side selection transistor SG22.
【0064】ドレイン側選択トランジスタSG12のソ
ースは、データ線であるビット線DQに接続されてい
る。ソース側選択トランジスタSG22のソースは、共
通ソース線CSに接続されている。The source of the drain side select transistor SG12 is connected to the bit line DQ which is a data line. The source of the source side selection transistor SG22 is connected to the common source line CS.
【0065】このNANDストリング5は、図示はしな
いがデータ線の延在する方向に複数個接続されている。
また、ワード線の延在する方向にビット線ごとに同様の
回路構成のNANDストリング5が複数個設けられてい
る。Although not shown, a plurality of NAND strings 5 are connected in the direction in which the data lines extend.
Further, a plurality of NAND strings 5 having the same circuit configuration are provided for each bit line in the extending direction of the word line.
【0066】なお、選択トランジスタは、メモリセルの
ブロックを選択するためにメモリセルトランジスタの両
側に配置されていなくてもよく、片側だけに配置されて
いても良い。The select transistors need not be arranged on both sides of the memory cell transistor in order to select a block of memory cells, but may be arranged on only one side.
【0067】NANDストリング5は縦続的に直列接続
され、NANDストリングの端部にそれぞれコンタクト
を設けて、両端の選択トランジスタを介してメモリセル
トランジスタが接続される構成が複数個連続する。The NAND strings 5 are serially connected in series, contacts are provided at the ends of the NAND strings, and a plurality of memory cell transistors are connected via the select transistors at both ends.
【0068】本実施の形態はNAND型フラッシュメモ
リに限られるのではなく、図4にメモリセルユニットの
回路図が示されるようなAND型フラッシュメモリにも
適用することができる。メモリセルトランジスタは、こ
の場合でも電荷蓄積層である浮遊ゲートを持つ構造の1
つ以上のトランジスタからなる不揮発性メモリセルアレ
イを構成している。The present embodiment is not limited to the NAND flash memory, but can be applied to an AND flash memory as shown in the circuit diagram of the memory cell unit in FIG. Even in this case, the memory cell transistor has a structure having a floating gate which is a charge storage layer.
A non-volatile memory cell array composed of one or more transistors is configured.
【0069】すなわち、図4に示されるようにAND型
フラッシュメモリのメモリセルユニットでは、破線で囲
われた領域で示されるメモリブロック20を形成する複
数個、例えば16個のメモリセルトランジスタM0〜M
15が並列に接続され、その一方側に2つのドレイン側
選択トランジスタSG11、SG12、他方側に2つの
ソース側選択トランジスタSG21、SG22が接続さ
れている。That is, as shown in FIG. 4, in the memory cell unit of the AND-type flash memory, a plurality of memory cell transistors M0 to M forming the memory block 20 shown by the area surrounded by the broken line, for example, 16 memory cell transistors M0 to M.
15 are connected in parallel, two drain side select transistors SG11 and SG12 are connected to one side, and two source side select transistors SG21 and SG22 are connected to the other side.
【0070】複数のメモリセルが直列に接続されて1つ
のメモリセルアレイであるANDセル(メモリセルユニ
ット)が形成されている。各メモリセルのソースとドレ
インは素子領域上に設けられた拡散層領域を介して互い
に並列に接続されている。A plurality of memory cells are connected in series to form an AND cell (memory cell unit) which is one memory cell array. The source and drain of each memory cell are connected in parallel to each other via a diffusion layer region provided on the element region.
【0071】各メモリセルトランジスタM0〜M15の
ゲートには、ワード線WL0〜WL15がそれぞれ1対
1で接続されている。ドレイン側選択トランジスタSG
11のゲートには、選択ゲート線SGD1が接続され、
ドレイン側選択トランジスタSG12のゲートには、選
択ゲート線SGD2が接続されている。ソース側選択ト
ランジスタSG21のゲートには、選択ゲート線SGS
1が接続され、ソース側選択トランジスタSG22のゲ
ートには、選択ゲート線SGS2が接続されている。Word lines WL0 to WL15 are connected to the gates of the memory cell transistors M0 to M15 in a one-to-one relationship. Drain side selection transistor SG
The select gate line SGD1 is connected to the gate of 11,
A select gate line SGD2 is connected to the gate of the drain side select transistor SG12. The gate of the source side select transistor SG21 has a select gate line SGS.
1 is connected, and the selection gate line SGS2 is connected to the gate of the source side selection transistor SG22.
【0072】ドレイン側選択トランジスタSG12のソ
ースは、データ線であるビット線DQに接続されてい
る。ソース側選択トランジスタSG22のソースは、ソ
ース線CSに接続されている。The source of the drain side select transistor SG12 is connected to the bit line DQ which is a data line. The source of the source side selection transistor SG22 is connected to the source line CS.
【0073】このメモリブロック20は、図示はしない
がデータ線の延在する方向に複数個接続されている。ま
た、ワード線の延在する方向にビット線ごとに同様のメ
モリブロックが複数個設けられている。Although not shown, a plurality of memory blocks 20 are connected in the direction in which the data lines extend. A plurality of similar memory blocks are provided for each bit line in the extending direction of the word line.
【0074】なお、選択トランジスタは、メモリセルの
ブロックを選択するためにメモリセルトランジスタの両
側に配置されていなくてもよく、片側だけに配置されて
いても良い。The select transistors need not be arranged on both sides of the memory cell transistor in order to select a block of memory cells, but may be arranged on only one side.
【0075】このように、本実施の形態は、NAND型
フラッシュメモリのみならず、AND型フラッシュメモ
リにも適用できる。つまり、選択ゲートを有するフラッ
シュメモリセルに対して、選択ゲートをメモリセルと同
様のゲート長にし、同一ピッチで配列することによって
リソグラフィ的に微細加工しやすいメモリセル構造を実
現することができる。As described above, this embodiment can be applied not only to the NAND flash memory but also to the AND flash memory. That is, for a flash memory cell having a select gate, the select gate has a gate length similar to that of the memory cell and is arranged at the same pitch, thereby realizing a memory cell structure in which fine processing can be performed lithographically.
【0076】本実施の形態は、露光マージンが高く、微
細化に対しスケーラブルなメモリセルアレイを実現す
る。メモリセルトランジスタと同じゲート長である場
合、選択ゲートの短チャネル効果などのトランジスタ特
性が確保できないが、選択ゲートを2本連結することで
トランジスタ特性を確保できる。The present embodiment realizes a memory cell array which has a high exposure margin and is scalable with miniaturization. When the gate length is the same as that of the memory cell transistor, transistor characteristics such as short channel effect of the select gate cannot be secured, but transistor characteristics can be secured by connecting two select gates.
【0077】本実施の形態の不揮発性半導体記憶装置で
は、ゲート長がFのトランジスタを2本直列に接続する
ことで、ゲート長が2Fのトランジスタと同じ特性を得
られ、かつ、ゲート長2Fのトランジスタと同等のカッ
トオフ特性を得ることができる。In the nonvolatile semiconductor memory device of this embodiment, by connecting two transistors having a gate length of F in series, the same characteristics as those of a transistor having a gate length of 2F can be obtained, and the gate length of 2F can be obtained. A cutoff characteristic equivalent to that of a transistor can be obtained.
【0078】(第2の実施の形態)第1の実施の形態に
おいて、選択ゲートは第1導電層のみが導電層として機
能し、第2導電層は絶縁されていた。本実施の形態で
は、選択ゲートのチャネル領域の不純物濃度をメモリセ
ルゲートのチャネル領域と変えることにより選択トラン
ジスタが最小加工寸法の2本の直列接続トランジスタで
あってもゲート長をFに保ったまま機能を損なわずに実
現することができる。即ち、第1導電層と第2導電層と
の間の絶縁膜に設けた開口部を介して、チャネル領域に
注入された不純物によって、不純物濃度を適宜、制御す
ることができる。(Second Embodiment) In the first embodiment, only the first conductive layer of the select gate functions as a conductive layer, and the second conductive layer is insulated. In the present embodiment, the impurity concentration of the channel region of the select gate is changed to that of the channel region of the memory cell gate, so that the gate length is kept at F even if the select transistor is two series-connected transistors having the minimum feature size. It can be realized without impairing the function. That is, the impurity concentration can be appropriately controlled by the impurities injected into the channel region through the opening provided in the insulating film between the first conductive layer and the second conductive layer.
【0079】選択ゲートは、メモリセルゲートと同じゲ
ート長になるので短チャネル効果によるカットオフ特性
が犠牲になる。この解決方法として第1の実施の形態で
説明した構成以外に、例えば、先願である特願2001
―158066において、提案されているように、メモ
リセルゲートと選択ゲートを別々のチャネルインプラに
よって形成し、異なるチャネル制御を行う方法も提案さ
れている。Since the select gate has the same gate length as the memory cell gate, the cutoff characteristic due to the short channel effect is sacrificed. As a solution to this problem, in addition to the configuration described in the first embodiment, for example, Japanese Patent Application No. 2001
No. 158066, there is also proposed a method of forming a memory cell gate and a select gate by separate channel implanters and performing different channel control as proposed.
【0080】本実施の形態におけるメモリセルユニット
の平面構成を図5に示す。図5に示される通り、複数本
のメモリセルゲート1が互いに平行に直線的に形成され
ている。この複数本のメモリセルゲートの両端には、そ
れぞれ2本の選択ゲート21が互いに平行に、メモリセ
ルゲート1に平行に直線的に形成されている。ここで、
複数本のメモリセルゲートは互いに等しいゲート長W1
を有している。なお複数本のメモリセルゲートは8本、
16本などの本数で構成できる。また、1対の2本の選
択ゲート2は互いに等しいゲート長W2を有していて、
このゲート長W2はメモリセルゲート1のゲート長W1
と等しく形成されている。FIG. 5 shows a plan configuration of the memory cell unit according to the present embodiment. As shown in FIG. 5, a plurality of memory cell gates 1 are linearly formed in parallel with each other. Two select gates 21 are linearly formed on both ends of each of the plurality of memory cell gates in parallel with each other and in parallel with the memory cell gate 1. here,
The plurality of memory cell gates have the same gate length W1
have. In addition, a plurality of memory cell gates are eight,
It can be configured by the number such as 16. Further, the pair of two select gates 2 have the same gate length W2,
This gate length W2 is the gate length W1 of the memory cell gate 1.
Is formed equal to.
【0081】メモリセルゲート1同士の間には同一の幅
のスペースF(Fは最小加工寸法)が設けられている。
このスペースFは、メモリセルゲート1のゲート長W1
及び選択ゲート2のゲート長W2と等しい。さらに選択
ゲートとこの選択ゲートに隣接するメモリセルゲートの
間にはメモリセルゲート1同士の間のスペースFと同一
のスペースFが設けられている。Spaces F having the same width (F is a minimum processing size) are provided between the memory cell gates 1.
This space F is the gate length W1 of the memory cell gate 1.
And equal to the gate length W2 of the select gate 2. Further, a space F which is the same as the space F between the memory cell gates 1 is provided between the select gate and the memory cell gate adjacent to the select gate.
【0082】このメモリセルゲート1に直交する方向に
互いに平行に素子活性領域3が形成されている。この素
子活性領域3はメモリセルゲート1に直交する方向に互
いに平行に形成された複数の素子分離領域4によって、
複数に分断されている。Element active regions 3 are formed parallel to each other in a direction orthogonal to the memory cell gate 1. The element active region 3 is formed by a plurality of element isolation regions 4 formed in parallel to each other in a direction orthogonal to the memory cell gate 1.
It is divided into multiple pieces.
【0083】各選択ゲート21の各素子活性領域3上で
は、選択トランジスタチャネル部用イオン注入のための
開口部22が設けられている。On each element active region 3 of each select gate 21, an opening 22 for ion implantation for the select transistor channel is provided.
【0084】さらに図5の平面図上では、活性領域3と
選択ゲート21の交点付近を中心に破線で示される開口
部22に自己整合的に不純物注入が行われている。この
結果、選択ゲートとメモリセルゲートとは、高密度に稠
密に配置されているにもかかわらず、異なるチャネル部
分の不純物濃度をそれぞれ個別に自己整合的に形成する
ことができる。Further, in the plan view of FIG. 5, impurity implantation is performed in a self-aligned manner in the opening 22 indicated by the broken line with the vicinity of the intersection of the active region 3 and the select gate 21 as the center. As a result, although the select gate and the memory cell gate are densely arranged in high density, the impurity concentrations of different channel portions can be individually formed in a self-aligned manner.
【0085】各メモリセルのソースとドレインは活性領
域3を介して互いに直列に接続されている。The source and drain of each memory cell are connected to each other in series via the active region 3.
【0086】ここで、複数本、例えば16本のメモリセ
ルゲート1の両端に1対の2本の選択ゲート2が形成さ
れて1つのNANDストリング23が構成される。この
NANDストリング5の端には。メモリセルゲート1同
士のスペースFと同一のスペースFを置いて、さらに別
のNANDストリング23が形成されている。ここで、
互いに隣接するNANDストリングの選択ゲート間の素
子活性領域上には、コンタクト24が形成されている。Here, a pair of two select gates 2 are formed at both ends of a plurality of, for example, 16 memory cell gates 1 to form one NAND string 23. At the end of this NAND string 5. Another NAND string 23 is formed with the same space F as the space F between the memory cell gates 1 placed. here,
A contact 24 is formed on the element active region between the select gates of the NAND strings adjacent to each other.
【0087】このように、ゲート長はメモリセル内です
べて一定のライン&スペースであり、同一のピッチで配
置されている。また、メモリセルトランジスタと同じサ
イズまで選択ゲートのチャネル長は微細化されている。
選択ゲートは、ゲート2本分を用いて選択トランジスタ
として用いる。As described above, the gate lengths are all constant lines and spaces in the memory cell and are arranged at the same pitch. In addition, the channel length of the select gate is miniaturized to the same size as the memory cell transistor.
The select gate is used as a select transistor by using two gates.
【0088】この図5におけるC−D線上での断面が図
6に示される。図6に示されるように半導体基板10上
にメモリセルゲート1及び選択ゲート21が設けられて
いる。これらメモリセルゲート1及び選択ゲート21周
囲の半導体基板10中に、ソース・ドレイン拡散層11
が設けられている。それぞれのメモリセルゲート1下の
半導体基板10中にはチャネルイオン注入層12が形成
されている。また、選択ゲート21下の半導体基板10
中には、開口部22を介して注入されたチャネルイオン
注入層25が設けられている。また、NANDストリン
グ23の端の選択ゲート2の外側のソース・ドレイン拡
散層11にはコンタクト24が接続されている。A cross section taken along the line CD in FIG. 5 is shown in FIG. As shown in FIG. 6, the memory cell gate 1 and the select gate 21 are provided on the semiconductor substrate 10. In the semiconductor substrate 10 around the memory cell gate 1 and the select gate 21, the source / drain diffusion layer 11
Is provided. A channel ion implantation layer 12 is formed in the semiconductor substrate 10 under each memory cell gate 1. In addition, the semiconductor substrate 10 below the selection gate 21
A channel ion implantation layer 25 implanted through the opening 22 is provided therein. A contact 24 is connected to the source / drain diffusion layer 11 outside the select gate 2 at the end of the NAND string 23.
【0089】各メモリセルゲート1は、半導体基板10
上にゲート絶縁膜13を介して、電荷蓄積層である浮遊
ゲートとなる第1導電層14が形成されている。この第
1導電層14上には、ゲート間絶縁膜15を介して、制
御ゲートとなる第2導電層16が形成されている。ゲー
ト間絶縁膜15は、例えばシリコン酸化膜、シリコン窒
化膜、及びシリコン酸化膜の積層膜であるONO膜から
構成されている。Each memory cell gate 1 has a semiconductor substrate 10
A first conductive layer 14 serving as a floating gate which is a charge storage layer is formed on the gate insulating film 13. A second conductive layer 16 serving as a control gate is formed on the first conductive layer 14 with an inter-gate insulating film 15 interposed therebetween. The inter-gate insulating film 15 is composed of, for example, a silicon oxide film, a silicon nitride film, and an ONO film which is a laminated film of a silicon oxide film.
【0090】ここで、選択ゲート21は、半導体基板1
0上にゲート絶縁膜13を介して、電荷蓄積層である浮
遊ゲートとなる第1導電層14が形成されている。この
第1導電層14上には、ゲート間絶縁膜15が形成され
ている。そのゲート間絶縁膜15中には、開口部22が
設けられている。ゲート間絶縁膜15及び開口部22上
には、制御ゲートとなる第2導電層16が形成されてい
る。この開口部22中には、第2導電層16と同一材料
の導電材量が埋め込まれていて、第2導電層16と第1
導電層14とが電気的に接続された接続部となってい
る。ゲート間絶縁膜15は、例えばシリコン酸化膜、シ
リコン窒化膜、及びシリコン酸化膜の積層膜であるON
O膜から構成されている。Here, the select gate 21 is the semiconductor substrate 1
A first conductive layer 14 serving as a floating gate that is a charge storage layer is formed on the gate insulating film 13 via the gate insulating film 13. An inter-gate insulating film 15 is formed on the first conductive layer 14. An opening 22 is provided in the inter-gate insulating film 15. A second conductive layer 16 serving as a control gate is formed on the inter-gate insulating film 15 and the opening 22. A conductive material amount of the same material as that of the second conductive layer 16 is embedded in the opening portion 22 and the second conductive layer 16 and the first conductive layer 16
It serves as a connection portion electrically connected to the conductive layer 14. The inter-gate insulating film 15 is ON which is, for example, a laminated film of a silicon oxide film, a silicon nitride film, and a silicon oxide film.
It is composed of an O film.
【0091】また、半導体基板10中のソース・ドレイ
ン拡散層11の間の領域の表面付近には、ソース・ドレ
イン拡散層11に接触してチャネルイオン注入層12が
形成されている。さらに半導体基板10中の表面付近に
は、ソース・ドレイン拡散層11に囲まれて、開口部2
2の直下を少なくとも含む領域に選択トランジスタチャ
ネル拡散層25が形成されている。A channel ion implantation layer 12 is formed in contact with the source / drain diffusion layer 11 near the surface of the region between the source / drain diffusion layers 11 in the semiconductor substrate 10. Further, in the vicinity of the surface of the semiconductor substrate 10, the opening 2 is surrounded by the source / drain diffusion layer 11.
The select transistor channel diffusion layer 25 is formed in a region including at least immediately below 2.
【0092】選択トランジスタチャネル拡散層25は、
その不純物濃度はメモリセルトランジスタチャネル拡散
層12よりも高濃度で、その半導体基板中での深さはメ
モリセルトランジスタチャネル拡散層12よりも深く形
成されている。The selection transistor channel diffusion layer 25 is
Its impurity concentration is higher than that of the memory cell transistor channel diffusion layer 12, and its depth in the semiconductor substrate is deeper than that of the memory cell transistor channel diffusion layer 12.
【0093】ここで、選択ゲート21下の絶縁膜15中
に設けられる開口部22の大きさは選択ゲート21の長
さの約半分程度の長さとなっている。Here, the size of the opening 22 provided in the insulating film 15 below the selection gate 21 is about half the length of the selection gate 21.
【0094】なお、選択ゲート21中の開口部22の長
さを制御することで、選択トランジスタチャネル拡散層
25の長さを変化させることができる。The length of the select transistor channel diffusion layer 25 can be changed by controlling the length of the opening 22 in the select gate 21.
【0095】さらに、開口部22を介して選択ゲート2
1下に注入されるイオン注入のドーズ量をメモリセルト
ランジスタとは独立に制御することで、選択トランジス
タのチャネル拡散層の濃度を自由に設定できる。Further, the selection gate 2 is provided through the opening 22.
By controlling the dose amount of the ion implantation performed under 1 independently of the memory cell transistor, the concentration of the channel diffusion layer of the select transistor can be freely set.
【0096】なお、選択ゲート21のチャネル部の不純
物濃度は例えば約1017/cm3程度である。The impurity concentration of the channel portion of the select gate 21 is, for example, about 10 17 / cm 3 .
【0097】さらに、メモリセルゲート1の高さは選択
ゲート21の高さと等しく形成されている。Further, the height of the memory cell gate 1 is formed to be equal to the height of the select gate 21.
【0098】本実施の形態は、第1の実施の形態同様に
NAND型フラッシュメモリのみならず、AND型フラ
ッシュメモリ等の、選択ゲートを有するフラッシュメモ
リセルに対して、選択ゲートをメモリセルと同様のゲー
ト長にし、同一ピッチで配列することによってリソグラ
フィ的に微細加工しやすいメモリセル構造を実現するこ
とができる。In the present embodiment, as in the first embodiment, not only a NAND flash memory but also a flash memory cell having a selection gate such as an AND flash memory, the selection gate is the same as the memory cell. By making the gate length to be the same and arranging at the same pitch, it is possible to realize a memory cell structure in which fine processing can be performed lithographically.
【0099】このように選択ゲート21は第1導電層1
4に電位を供給できるようになっており、一般的なMO
SFETと同様に機能し、その積層ゲート構造は開口部
がある点以外はメモリセルトランジスタとその組成やサ
イズは同様である。As described above, the select gate 21 is the first conductive layer 1
4 can be supplied with a potential,
It functions similarly to the SFET, and its laminated gate structure has the same composition and size as the memory cell transistor except that it has an opening.
【0100】こうして、本実施の形態は第1の実施の形
態同様の効果を得ることができる。In this way, this embodiment can obtain the same effect as that of the first embodiment.
【0101】さらに、本実施の形態では、選択トランジ
スタのチャネル領域の不純物濃度がメモリセルトランジ
スタのチャネル領域の不純物濃度よりも高く設定できる
ことから、選択トランジスタの閾値をメモリセルトラン
ジスタの閾値よりも大きくでき、選択トランジスタに必
要なカットオフ特性(電流遮断特性)を持った不揮発性
半導体記憶装置を提供できる。Further, in the present embodiment, the impurity concentration of the channel region of the select transistor can be set higher than that of the channel region of the memory cell transistor, so that the threshold value of the select transistor can be set higher than that of the memory cell transistor. It is possible to provide a nonvolatile semiconductor memory device having a cutoff characteristic (current cutoff characteristic) required for the selection transistor.
【0102】さらに、選択トランジスタの浮遊ゲートと
選択ゲートとをゲート間の絶縁膜中に設けられた開口部
を介して接続している。このような構成の不揮発性半導
体記憶装置とすることで、必要なチャネルイオン濃度を
有する選択トランジスタと、微細化に適するように濃度
が薄く設定されたチャネル濃度を有して、データ書き込
み特性、データ保持特性、読み出しストレスに対する耐
性などのメモリセルトランジスタの様様な特性が良好な
メモリセルトランジスタとを備えた微細な不揮発性半導
体記憶装置が提供できる。Furthermore, the floating gate of the selection transistor and the selection gate are connected through an opening provided in the insulating film between the gates. By using the nonvolatile semiconductor memory device having such a configuration, the data writing characteristics and the data can be obtained by using the selection transistor having a necessary channel ion concentration and the channel concentration set to be thin so as to be suitable for miniaturization. It is possible to provide a fine non-volatile semiconductor memory device provided with a memory cell transistor having excellent characteristics such as a memory cell transistor such as retention characteristics and resistance to read stress.
【0103】次に、図6乃至図17を用いて、本実施の
形態の不揮発性半導体記憶装置の製造方法を説明する。
図6から図17は、図5におけるC−D線上での部分又
は全体の断面に相当する。Next, a method of manufacturing the nonvolatile semiconductor memory device of this embodiment will be described with reference to FIGS.
6 to 17 correspond to a partial or entire cross section taken along the line C-D in FIG.
【0104】まず、図7に示されるように、P型のシリ
コンからなる半導体基板10上に犠牲シリコン酸化膜3
0を形成する。次に、場合により、P型ウエル或いはN
型ウエル及びP型ウエルの二重ウエル等を形成し活性化
する。First, as shown in FIG. 7, a sacrificial silicon oxide film 3 is formed on a semiconductor substrate 10 made of P-type silicon.
Form 0. Next, depending on the case, a P-type well or N
A double well such as a type well and a P-type well is formed and activated.
【0105】次に半導体基板10或いはその上にウエル
が形成された領域に、N型トランジスタを形成する場合
は、メモリセルトランジスタと、選択トランジスタとの
両方に同時に同じB(ホウ素)などのP型不純物をチャ
ネル制御のためにチャネルイオン注入を行い、不純物イ
オン注入層12を半導体基板10の表面付近に形成す
る。Next, when an N-type transistor is formed in the semiconductor substrate 10 or in a region where a well is formed on the semiconductor substrate 10, the same P (B-type) such as B (boron) is simultaneously applied to both the memory cell transistor and the selection transistor. Channel ion implantation of impurities is performed for channel control, and an impurity ion implantation layer 12 is formed near the surface of the semiconductor substrate 10.
【0106】次に図8に示されるように、イオン注入の
ために形成した犠牲シリコン酸化膜30を剥離し、ゲー
ト絶縁膜13を形成する。そして、浮遊ゲート電極用の
ゲート電極材として、例えばポリシリコンを堆積して浮
遊ゲート電極層14を形成する。このポリシリコンを導
電性にするために、予め例えばP(リン)がドープされ
たものを用いる。また、或いはイオン注入で、Pをイオ
ン注入してもよい。Next, as shown in FIG. 8, the sacrificial silicon oxide film 30 formed for ion implantation is peeled off to form a gate insulating film 13. Then, as the gate electrode material for the floating gate electrode, for example, polysilicon is deposited to form the floating gate electrode layer 14. In order to make this polysilicon conductive, for example, P (phosphorus) that is previously doped is used. Alternatively, P may be ion-implanted by ion implantation.
【0107】次に、この浮遊ゲート電極層14上に、素
子分離領域を加工するためのマスク材31、例えばシリ
コン窒化膜(Si3N4)をその上に堆積する。Next, a mask material 31, for example, a silicon nitride film (Si 3 N 4 ) for processing the element isolation region is deposited on the floating gate electrode layer 14.
【0108】次に、図9に示されるようにシリコン窒化
膜であるマスク材31を除去する。Next, as shown in FIG. 9, the mask material 31 which is a silicon nitride film is removed.
【0109】次に、図10に示されるように、露出して
いる表面上にゲート間絶縁膜15を例えばONO膜にて
堆積させる。Next, as shown in FIG. 10, an inter-gate insulating film 15 is deposited on the exposed surface as an ONO film, for example.
【0110】次に、図11に示されるように、堆積され
たゲート間絶縁膜15の上に、マスク材32としてポリ
シリコン及びその他のマスク材例えばシリコン酸化膜を
堆積する。Next, as shown in FIG. 11, polysilicon and other mask materials such as a silicon oxide film are deposited as the mask material 32 on the deposited inter-gate insulating film 15.
【0111】次に、図12に示されるように、メモリセ
ルユニットの選択トランジスタのチャネル予定領域の一
部をリソグラフィでパターニングして、マスク材32上
にフォトレジスト33を堆積して、開口部34を設け
る。ここでは、2つの開口部34を設けた状態を示して
いる。Next, as shown in FIG. 12, a part of the planned channel region of the select transistor of the memory cell unit is patterned by lithography, a photoresist 33 is deposited on the mask material 32, and an opening 34 is formed. To provide. Here, a state in which two openings 34 are provided is shown.
【0112】次に、図13に示されるように、フォトレ
ジスト33の開口部34直下のマスク材32をエッチン
グして開口する。Next, as shown in FIG. 13, the mask material 32 immediately below the opening 34 of the photoresist 33 is etched and opened.
【0113】このマスク材のパターニングに際しては、
半導体装置製造技術における各世代での最小加工寸法を
加工できる方法で加工する(一般に最高性能の高価な微
細加工技術を用いることになる)。このため、マスク材
に設けられる開口部に合わせずれは最小限に抑制され
る。When patterning this mask material,
Processing is performed by a method capable of processing the minimum processing dimension in each generation in the semiconductor device manufacturing technology (generally, an expensive fine processing technology with the highest performance is used). For this reason, misalignment in the opening provided in the mask material is suppressed to a minimum.
【0114】次に、図14に示されるように、フォトレ
ジスト33を除去して、選択トランジスタのチャネル領
域となる半導体基板10にゲート間絶縁膜15、浮遊ゲ
ート電極層14、ゲート絶縁膜13を介してイオン注入
を行って、選択トランジスタチャネル拡散層25を形成
する。この時の注入イオン種は通常は、B(ホウ素)が
使用される。但し、表面チャネル型PMOSならば、P
(燐)であることもある。Next, as shown in FIG. 14, the photoresist 33 is removed, and the inter-gate insulating film 15, the floating gate electrode layer 14, and the gate insulating film 13 are formed on the semiconductor substrate 10 which will be the channel region of the select transistor. Ion implantation is performed through the above to form the select transistor channel diffusion layer 25. B (boron) is usually used as the implanted ion species at this time. However, if the surface channel type PMOS is P
It may be (phosphorus).
【0115】この時、メモリセルトランジスタ領域には
マスク材32が有り、イオン注入されたイオン種はマス
ク材32中で減衰してしまうような膜厚構成になってい
ると同時に、このイオン注入の加速エネルギーは電荷蓄
積層を越えて、半導体基板10に届くエネルギーに調整
されている。At this time, there is a mask material 32 in the memory cell transistor region, and the film thickness is such that the ion species implanted are attenuated in the mask material 32. The acceleration energy is adjusted to reach the semiconductor substrate 10 beyond the charge storage layer.
【0116】ここで、フォトレジスト33を残さずにイ
オン注入を行っているが、フォトレジスト33を残した
ままイオン注入を行い、その後でフォトレジスト33を
除去するともできる。Although the ion implantation is performed without leaving the photoresist 33 here, it is also possible to perform the ion implantation with the photoresist 33 left and then remove the photoresist 33.
【0117】次に、図15に示されるように、開口部3
4下のゲート間絶縁膜15をエッチング開口する。Next, as shown in FIG. 15, the opening 3
The inter-gate insulating film 15 underneath 4 is opened by etching.
【0118】なお、選択トランジスタチャネル部拡散層
25を形成するイオン注入はゲート間絶縁膜15をエッ
チング開口した後に行っても良い。なお、ゲート間絶縁
膜15を残したままイオン注入すると、多結晶シリコン
層からなる浮遊ゲート電極層14の表面へのコンタミネ
ーションを防止でき、ゲート間絶縁膜15を保護膜とし
て利用できる。The ion implantation for forming the select transistor channel diffusion layer 25 may be performed after the intergate insulating film 15 is opened by etching. When the ion implantation is performed with the inter-gate insulating film 15 left, the contamination of the surface of the floating gate electrode layer 14 made of a polycrystalline silicon layer can be prevented and the inter-gate insulating film 15 can be used as a protective film.
【0119】次に、図16に示されるように、マスク材
32を剥離する。次に、制御ゲート電極材16として、
ポリシリコンとメタルシリサイドとして、例えばWSi
(タングステンシリサイド)等を堆積する。ここで、制
御ゲート材は、例えばポリシリコンのみを堆積させても
良い。この場合、ポリシリコンを堆積させて、ゲート加
工を行った後にサリサイド(Salicide : Self-Aligned
Silicide:自己整合的なシリサイド形成技術)方法を用
いて、シリサイドを使用した電極を形成することができ
る。Next, as shown in FIG. 16, the mask material 32 is peeled off. Next, as the control gate electrode material 16,
As polysilicon and metal silicide, for example, WSi
(Tungsten silicide) or the like is deposited. Here, as the control gate material, for example, only polysilicon may be deposited. In this case, after depositing polysilicon and performing gate processing, salicide (Salicide: Self-Aligned
Silicide: a self-aligned silicide formation technique) method can be used to form an electrode using silicide.
【0120】次に、図17に示されるように、ゲート電
極領域をリソグラフィにてパターニングし、積層ゲート
構造をエッチング加工し、電荷蓄積層14、ゲート間絶
縁膜15、制御ゲート16からなるメモリセルトランジ
スタゲート電極、電荷蓄積層14、ゲート間絶縁膜1
5、制御ゲート16からなる選択トランジスタゲート電
極を同一のゲート長、同一のピッチとなるように形成す
る。この時のエッチング加工はRIEを用いる。ここ
で、メモリセルユニットごとにメモリセルの端部に1対
の2本の制御ゲートが形成される。Next, as shown in FIG. 17, the gate electrode region is patterned by lithography, the laminated gate structure is etched, and the memory cell including the charge storage layer 14, the intergate insulating film 15, and the control gate 16 is formed. Transistor gate electrode, charge storage layer 14, inter-gate insulating film 1
5. The select transistor gate electrode including the control gate 16 is formed to have the same gate length and the same pitch. RIE is used for the etching process at this time. Here, a pair of two control gates are formed at the end of the memory cell for each memory cell unit.
【0121】次に、図6に示されるように、積層ゲート
構造であるメモリセルトランジスタゲート電極及び選択
トランジスタゲート電極をマスクにして、半導体基板1
0中に不純物をイオン注入して、ソース・ドレインを形
成する。Next, as shown in FIG. 6, the semiconductor substrate 1 is masked with the memory cell transistor gate electrode and the select transistor gate electrode having the stacked gate structure.
Impurities are ion-implanted into 0 to form a source / drain.
【0122】特に、浮遊ゲートと制御ゲートを電気的に
短絡させるために選択トランジスタのゲート間絶縁膜を
開口した後にイオン注入を行えば、リソグラフィ工程の
追加をせずに本実施の形態が可能となる。In particular, if ion implantation is performed after opening the inter-gate insulating film of the select transistor in order to electrically short-circuit the floating gate and the control gate, the present embodiment can be performed without adding a lithography process. Become.
【0123】この製造方法では、電荷蓄積層14と制御
ゲート16とを分離しているゲート間絶縁膜15を一部
分除去する方法を採用している。この方法はメモリセル
ユニット内の選択ゲート電極に適用される。この方法
は、電荷蓄積層14にコンタクトを取るための方法であ
るが、この製造工程途中で、次の条件を満たす場合は、
浮遊ゲート越しに選択ゲートのチャネル部のみにイオン
注入することが可能である。This manufacturing method employs a method of partially removing the inter-gate insulating film 15 separating the charge storage layer 14 and the control gate 16. This method is applied to the select gate electrode in the memory cell unit. This method is for making contact with the charge storage layer 14, but if the following conditions are satisfied during the manufacturing process,
It is possible to implant ions only in the channel portion of the select gate through the floating gate.
【0124】すなわち、メモリセルゲートにはこのイオ
ン注入により不純物がマスク材中で減衰して、電荷蓄積
層に届かず、また、選択ゲート上では、電荷蓄積層及び
ゲート絶縁膜越しにイオン注入された不純物が半導体基
板に注入されて、メモリセルゲートと選択ゲートとで異
なる不純物濃度のチャネル領域を形成すれば、メモリセ
ル特性と選択ゲートの特性をそれぞれ満たすようにそれ
ぞれのチャネル部を形成し、新たなリソグラフィ工程の
追加を伴わずに、且つ、自己整合プロセスによりそれぞ
れの特性向上を実現できる。That is, impurities are attenuated in the mask material by the ion implantation into the memory cell gate and do not reach the charge storage layer, and on the select gate, ions are implanted through the charge storage layer and the gate insulating film. When the impurity is injected into the semiconductor substrate to form channel regions having different impurity concentrations in the memory cell gate and the select gate, the respective channel portions are formed so as to satisfy the characteristics of the memory cell and the select gate, respectively. The respective characteristics can be improved by the self-alignment process without adding a new lithography process.
【0125】選択ゲートへの自己整合的なチャネルイオ
ン注入が行え、位置合わせずれがなく、選択ゲートのチ
ャネル不純物を形成できる。Self-aligned channel ion implantation into the select gate can be performed, and there is no misalignment, and channel impurities of the select gate can be formed.
【0126】上記製造方法で選択トランジスタとメモリ
セルトランジスタを異なるチャネル不純物濃度に自己整
合的に独立して形成することが可能である。By the manufacturing method described above, the select transistor and the memory cell transistor can be independently formed in different channel impurity concentrations in a self-aligned manner.
【0127】このようにメモリセルの選択トランジスタ
のチャネル部の一部分の不純物濃度とメモリセル部のチ
ャネル部の不純物濃度の異なるそれぞれのトランジスタ
が自己整合的に形成される。ここで、選択トランジスタ
においては、電荷蓄積層下のゲート絶縁膜には、チャネ
ルイオン注入を行った際の通過イオンの一部が残ってい
る。その残留している領域は、電荷蓄積層上の電極間絶
縁膜中に設けられた開口部の形状の直下を含んだ周辺領
域となっている。In this manner, the respective transistors having different impurity concentrations in a part of the channel part of the select transistor of the memory cell and in the channel part of the memory cell part are formed in a self-aligned manner. Here, in the select transistor, some of the passing ions at the time of channel ion implantation remain in the gate insulating film below the charge storage layer. The remaining region is a peripheral region including immediately below the shape of the opening provided in the interelectrode insulating film on the charge storage layer.
【0128】本実施の形態によれば、メモリセルトラン
ジスタのゲート絶縁膜を通してチャネル注入することが
なく、特に浮遊ゲートを持つ構造の不揮発性半導体記憶
装置の特性劣化を引き起こすことがない。According to the present embodiment, channel injection is not performed through the gate insulating film of the memory cell transistor, and in particular, characteristic deterioration of the nonvolatile semiconductor memory device having the floating gate structure is not caused.
【0129】尚、本実施の形態は、N型トランジスタで
も、P型トランジスタであっても良く、またメモリセル
トランジスタ及び選択トランジスタのチャネル制御のた
めにイオン注入する不純物イオン種として、B(ホウ
素)でも、P(リン)でも良い。Note that this embodiment may be an N-type transistor or a P-type transistor, and B (boron) is used as an impurity ion species to be ion-implanted for channel control of the memory cell transistor and the selection transistor. However, it may be P (phosphorus).
【0130】このように、本実施の形態では、メモリセ
ルトランジスタをマスクして、選択トランジスタのチャ
ネル領域に対応したマスク材の高精度な開口部を設け
て、この開口部を利用して、チャネル領域にイオン注入
を行って、合わせずれを生じさせずにチャネルイオン注
入を行っている。As described above, in this embodiment, the memory cell transistor is masked to provide a highly accurate opening portion of the mask material corresponding to the channel region of the selection transistor, and the opening portion is used to make the channel. Ion implantation is performed on the region to perform channel ion implantation without causing misalignment.
【0131】また、メモリセルトランジスタはゲート電
極の第1導電層と第2導電層の間の絶縁膜に開口が無い
状態で、選択トランジスタにイオン注入されるため、メ
モリセルトランジスタのチャネル領域の濃度は選択トラ
ンジスタのチャネル濃度とは独立に設定される。Since the memory cell transistor is ion-implanted into the select transistor in a state where there is no opening in the insulating film between the first conductive layer and the second conductive layer of the gate electrode, the concentration of the channel region of the memory cell transistor is reduced. Is set independently of the channel concentration of the selection transistor.
【0132】(第2の実施の形態の第1の変形例)本変
形例の不揮発性半導体記憶装置の構造では、図6に示さ
れた不揮発性半導体記憶装置の構造を図18に示すよう
に変形し、1対の2本の選択ゲートのうちの片方、メモ
リセルゲートから遠い方の選択ゲートのゲート間絶縁膜
に開口部22に対応した半導体基板10中に、濃いチャ
ネルイオン注入領域25を形成して、カットオフ特性を
向上できる。ここで、メモリセルゲートに隣接する選択
ゲート下方にはメモリセルゲートと同じチャネルイオン
注入領域12が形成されている。(First Modification of Second Embodiment) In the structure of the nonvolatile semiconductor memory device of this modification, the structure of the nonvolatile semiconductor memory device shown in FIG. 6 is changed to that shown in FIG. A deep channel ion-implanted region 25 is formed in the semiconductor substrate 10 corresponding to the opening 22 in the inter-gate insulating film of one of the pair of two select gates, the select gate farther from the memory cell gate. It can be formed to improve the cutoff characteristic. Here, the same channel ion implantation region 12 as the memory cell gate is formed below the select gate adjacent to the memory cell gate.
【0133】なお、一つのNANDストリングの中で、
ソース側、ドレイン側にそれぞれ2つずつの選択ゲート
が設けられているが、ソース側、ドレイン側ともに又は
一方をメモリセルゲートに隣接する選択ゲート下のチャ
ネルイオン注入領域の不純物濃度、深さをメモリセルゲ
ートのチャネルイオン注入領域の不純物濃度、深さと等
しく設定することもできる。Incidentally, in one NAND string,
Two select gates are provided on each of the source side and the drain side, but the impurity concentration and depth of the channel ion implantation region under the select gate adjacent to the memory cell gate may be adjusted on both the source side and the drain side. The impurity concentration and the depth of the channel ion implantation region of the memory cell gate can be set to be equal.
【0134】この変形例の製造方法は、第2の実施の形
態の製造方法において、図13に示される工程の後で、
選択ゲート下にイオン注入を行なわない選択ゲート形成
予定領域はフォトレジストで被覆して、選択ゲート下に
イオン注入を行なう選択ゲートについてのみ、半導体基
板中に濃いイオン注入領域25を形成する。The manufacturing method of this modification is similar to the manufacturing method of the second embodiment except that after the step shown in FIG.
A region where a selective gate is to be formed below the selective gate is not covered with a photoresist, and a thick ion-implanted region 25 is formed in the semiconductor substrate only for the selective gate under which the selective gate is to be implanted.
【0135】このように、図6に示されるゲート構造を
採りながら、選択トランジスタのメモリセルトランジス
タに隣接した側を、レジスト(図示せず)でマスクし
て、チャネルイオン注入して、チャネルイオン注入領域
の濃度や深さがメモリセルトランジスタから離間した選
択トランジスタよりも薄く、浅く形成して、選択トラン
ジスタ同士のカットオフ特性を異ならせることもでき
る。As described above, while adopting the gate structure shown in FIG. 6, the side of the select transistor adjacent to the memory cell transistor is masked with a resist (not shown), and channel ion implantation is performed. The concentration and depth of the region may be formed to be thinner and shallower than those of the selection transistor separated from the memory cell transistor, so that the cutoff characteristics of the selection transistors can be made different.
【0136】すなわち、メモリセルトランジスタに隣接
した選択ゲートのチャネルイオン注入領域は、その濃
度、深さがメモリセルゲートのチャネルイオン注入領域
の濃度、深さと等しくなっている。これに対し、メモリ
セルトランジスタから離間した側の選択ゲートのチャネ
ルイオン注入領域は、その濃度、深さがメモリセルゲー
トのチャネルイオン注入領域の濃度、深さよりもより濃
く、より深く形成されている。That is, the concentration and depth of the channel ion implantation region of the select gate adjacent to the memory cell transistor are equal to the concentration and depth of the channel ion implantation region of the memory cell gate. On the other hand, the concentration and depth of the channel ion implantation region of the select gate on the side distant from the memory cell transistor are formed deeper and deeper than the concentration and depth of the channel ion implantation region of the memory cell gate. .
【0137】この場合、メモリセルから遠い方のカット
オフ特性を強くもたせ、メモリセルに近い側のメモリセ
ルへの不純物拡散の影響を低く抑制することが可能であ
る。このように構成することで、選択ゲートに隣接する
メモリセルトランジスタへのチャネル不純物の染み出し
現象を防止できる。In this case, it is possible to strongly impart the cutoff characteristic farther from the memory cell and suppress the influence of the impurity diffusion to the memory cell closer to the memory cell. With such a configuration, it is possible to prevent the phenomenon of channel impurities from seeping out to the memory cell transistor adjacent to the select gate.
【0138】(第2の実施の形態の第2の変形例)本変
形例の不揮発性半導体記憶装置の構造では、図6に示さ
れた不揮発性半導体記憶装置の構造を図19に示すよう
に変形し、1対の2本の選択ゲート21のうちの片方、
メモリセルゲート1に隣接する選択ゲート21のゲート
間絶縁膜15に開口部22に対応した半導体基板10中
に、濃いチャネルイオン注入領域25を形成して、カッ
トオフ特性を向上できる。ここで、メモリセルゲート1
から離間する選択ゲート21下方にはメモリセルゲート
1と同じチャネルイオン注入領域12が形成されてい
る。(Second Modification of Second Embodiment) In the structure of the nonvolatile semiconductor memory device of this modification, the structure of the nonvolatile semiconductor memory device shown in FIG. 6 is changed to that shown in FIG. One of the pair of two select gates 21 is modified,
It is possible to improve the cutoff characteristics by forming the deep channel ion implantation region 25 in the semiconductor substrate 10 corresponding to the opening 22 in the inter-gate insulating film 15 of the select gate 21 adjacent to the memory cell gate 1. Here, the memory cell gate 1
The same channel ion implantation region 12 as that of the memory cell gate 1 is formed below the select gate 21 spaced apart from.
【0139】なお、一つのNANDストリングの中で、
ソース側、ドレイン側にそれぞれ2つずつの選択ゲート
21が設けられているが、ソース側、ドレイン側ともに
又は一方をメモリセルゲート1から離間する選択ゲート
21下のチャネルイオン注入領域の不純物濃度、深さを
メモリセルゲート1のチャネルイオン注入領域の不純物
濃度、深さと等しく設定することもできる。In one NAND string,
Two selection gates 21 are provided on each of the source side and the drain side, and the impurity concentration of the channel ion implantation region under the selection gate 21 that separates one or both of the source side and the drain side from the memory cell gate 1, The depth can be set equal to the impurity concentration and depth of the channel ion implantation region of the memory cell gate 1.
【0140】この変形例の製造方法は、第2の実施の形
態の製造方法において、図13に示される工程の後で、
選択ゲート下にイオン注入を行なわない選択ゲート形成
予定領域はフォトレジストで被覆して、選択ゲート下に
イオン注入を行なう選択ゲートについてのみ、半導体基
板中に濃いイオン注入領域25を形成する。The manufacturing method of this modification is the same as the manufacturing method of the second embodiment except that after the step shown in FIG.
A region where a selective gate is to be formed below the selective gate is not covered with a photoresist, and a thick ion-implanted region 25 is formed in the semiconductor substrate only for the selective gate under which the selective gate is to be implanted.
【0141】このように、図6に示されるゲート構造を
採りながら、選択トランジスタのメモリセルトランジス
タから離間した側を、レジスト(図示せず)でマスクし
て、チャネルイオン注入して、チャネルイオン注入領域
の濃度や深さがメモリセルトランジスタに隣接した選択
トランジスタよりも薄く、浅く形成して、選択トランジ
スタ同士のカットオフ特性を異ならせることもできる。As described above, while adopting the gate structure shown in FIG. 6, the side of the select transistor separated from the memory cell transistor is masked with a resist (not shown), and channel ion implantation is performed. The concentration and depth of the region may be formed to be thinner and shallower than those of the select transistor adjacent to the memory cell transistor so that the cutoff characteristics of the select transistors can be made different.
【0142】すなわち、メモリセルゲート1から離間し
た選択ゲート21のチャネルイオン注入領域は、その濃
度、深さがメモリセルゲート1のチャネルイオン注入領
域の濃度、深さと等しくなっている。これに対し、メモ
リセルゲート1に隣接した選択ゲート21のチャネルイ
オン注入領域は、その濃度、深さがメモリセルゲート1
のチャネルイオン注入領域の濃度、深さよりもより濃
く、より深く形成されている。That is, the concentration and depth of the channel ion implantation region of the select gate 21 separated from the memory cell gate 1 are equal to the concentration and depth of the channel ion implantation region of the memory cell gate 1. On the other hand, the channel ion implantation region of the select gate 21 adjacent to the memory cell gate 1 has a concentration and a depth which are different from those of the memory cell gate 1.
The concentration and depth of the channel ion implantation region are formed deeper and deeper.
【0143】この場合、メモリセルに近い方のカットオ
フ特性を強くもたせている。In this case, the cutoff characteristic closer to the memory cell is strongly provided.
【0144】なお、選択ゲートを持つ不揮発性半導体記
憶装置に対して、各実施の形態が適用できる。さらに、
周辺回路中のトランジスタに対しても各実施の形態は適
用できる。Each embodiment can be applied to a nonvolatile semiconductor memory device having a selection gate. further,
Each embodiment can be applied to the transistors in the peripheral circuit.
【0145】また、不揮発性半導体記憶装置に限らず、
不揮発性半導体記憶装置を備えたメモリ混載半導体装置
にも各実施の形態は適用できる。Further, not limited to the nonvolatile semiconductor memory device,
Each embodiment is applicable to a memory-embedded semiconductor device including a nonvolatile semiconductor memory device.
【0146】[0146]
【発明の効果】本発明によれば、トランジスタのカット
オフ特性を向上させた微細な不揮発性半導体記憶装置及
びその製造方法を提供することができる。According to the present invention, it is possible to provide a fine non-volatile semiconductor memory device in which the cutoff characteristic of a transistor is improved and a manufacturing method thereof.
【図1】 本発明の第1の実施の形態に係る不揮発性半
導体記憶装置の構造を表す断面図。FIG. 1 is a sectional view showing a structure of a nonvolatile semiconductor memory device according to a first embodiment of the present invention.
【図2】 本発明の第1の実施の形態に係る不揮発性半
導体記憶装置の構造を表す平面図。FIG. 2 is a plan view showing the structure of the nonvolatile semiconductor memory device according to the first embodiment of the invention.
【図3】 本発明の第1の実施の形態に係る不揮発性半
導体記憶装置のNAND型フラッシュメモリで構成した
例のフラッシュメモリセルユニットを表す回路図。FIG. 3 is a circuit diagram showing an example flash memory cell unit configured by a NAND flash memory of the nonvolatile semiconductor memory device according to the first embodiment of the present invention.
【図4】 本発明の第1の実施の形態に係る不揮発性半
導体記憶装置のAND型フラッシュメモリで構成した例
のフラッシュメモリセルユニットを表す回路図。FIG. 4 is a circuit diagram showing an example flash memory cell unit configured with an AND flash memory of the nonvolatile semiconductor memory device according to the first embodiment of the present invention.
【図5】 本発明の第2の実施の形態に係る不揮発性半
導体記憶装置の構造を表す平面図。FIG. 5 is a plan view showing a structure of a nonvolatile semiconductor memory device according to a second embodiment of the present invention.
【図6】 本発明の第2の実施の形態に係る不揮発性半
導体記憶装置の構造を表す断面図。FIG. 6 is a sectional view showing a structure of a nonvolatile semiconductor memory device according to a second embodiment of the present invention.
【図7】 本発明の第2の実施の形態に係る不揮発性半
導体記憶装置の製造方法の一工程を表す断面図。FIG. 7 is a cross-sectional view showing a step in the method of manufacturing the nonvolatile semiconductor memory device according to the second embodiment of the invention.
【図8】 本発明の第2の実施の形態に係る不揮発性半
導体記憶装置の製造方法の一工程を表す断面図。FIG. 8 is a sectional view showing a step of the method for manufacturing the nonvolatile semiconductor memory device according to the second embodiment of the present invention.
【図9】 本発明の第2の実施の形態に係る不揮発性半
導体記憶装置の製造方法の一工程を表す断面図。FIG. 9 is a cross-sectional view showing a step in the method of manufacturing the nonvolatile semiconductor memory device according to the second embodiment of the invention.
【図10】 本発明の第2の実施の形態に係る不揮発性
半導体記憶装置の製造方法の一工程を表す断面図。FIG. 10 is a cross-sectional view showing a step in the method of manufacturing the nonvolatile semiconductor memory device according to the second embodiment of the invention.
【図11】 本発明の第2の実施の形態に係る不揮発性
半導体記憶装置の製造方法の一工程を表す断面図。FIG. 11 is a cross-sectional view showing a step in the method of manufacturing the nonvolatile semiconductor memory device according to the second embodiment of the invention.
【図12】 本発明の第2の実施の形態に係る不揮発性
半導体記憶装置の製造方法の一工程を表す断面図。FIG. 12 is a cross-sectional view showing a step in the method of manufacturing the nonvolatile semiconductor memory device according to the second embodiment of the invention.
【図13】 本発明の第2の実施の形態に係る不揮発性
半導体記憶装置の製造方法の一工程を表す断面図。FIG. 13 is a cross-sectional view showing a step in the method of manufacturing the nonvolatile semiconductor memory device according to the second embodiment of the invention.
【図14】 本発明の第2の実施の形態に係る不揮発性
半導体記憶装置の製造方法の一工程を表す断面図。FIG. 14 is a cross-sectional view showing a step in the method of manufacturing the nonvolatile semiconductor memory device according to the second embodiment of the invention.
【図15】 本発明の第2の実施の形態に係る不揮発性
半導体記憶装置の製造方法の一工程を表す断面図。FIG. 15 is a cross-sectional view showing a step in the method of manufacturing the nonvolatile semiconductor memory device according to the second embodiment of the invention.
【図16】 本発明の第2の実施の形態に係る不揮発性
半導体記憶装置の製造方法の一工程を表す断面図。FIG. 16 is a cross-sectional view showing a step in the method of manufacturing the nonvolatile semiconductor memory device according to the second embodiment of the invention.
【図17】 本発明の第2の実施の形態に係る不揮発性
半導体記憶装置の製造方法の一工程を表す断面図。FIG. 17 is a cross-sectional view showing a step in the method of manufacturing the nonvolatile semiconductor memory device according to the second embodiment of the invention.
【図18】 本発明の第2の実施の形態の第1の変形例
に係る不揮発性半導体記憶装置の構造を表す断面図。FIG. 18 is a cross-sectional view showing a structure of a nonvolatile semiconductor memory device according to a first modification of the second embodiment of the present invention.
【図19】 本発明の第2の実施の形態の第2の変形例
に係る不揮発性半導体記憶装置の構造を表す断面図。FIG. 19 is a cross-sectional view showing a structure of a nonvolatile semiconductor memory device according to a second modification of the second embodiment of the present invention.
【図20】 従来の不揮発性半導体記憶装置の構造を表
す平面図。FIG. 20 is a plan view showing the structure of a conventional nonvolatile semiconductor memory device.
【図21】 従来の不揮発性半導体記憶装置の構造を表
す断面図。FIG. 21 is a cross-sectional view showing the structure of a conventional nonvolatile semiconductor memory device.
【図22】 従来のNAND型フラッシュメモリの不揮
発性半導体記憶装置のフラッシュメモリセルユニットを
表す回路図。FIG. 22 is a circuit diagram showing a flash memory cell unit of a nonvolatile semiconductor memory device of a conventional NAND flash memory.
【図23】 従来のAND型フラッシュメモリの不揮発
性半導体記憶装置のフラッシュメモリセルユニットを表
す回路図。FIG. 23 is a circuit diagram showing a flash memory cell unit of a conventional AND type flash memory nonvolatile semiconductor memory device.
1 メモリセルゲート
2,21 選択ゲート
3 素子活性領域
4 素子分離領域
5,23 NANDストリング
6,24 コンタクト
10 半導体基板
11 ソース・ドレイン拡散層
12 チャネルイオン注入層
13 ゲート絶縁膜
14 第1導電層(電荷蓄積層)
15 ゲート間絶縁膜(ONO膜)
16 第2導電層(制御ゲート)
20 メモリブロック
22,34 開口部
25 選択トランジスタチャネル拡散層
31,32 マスク材
33 フォトレジスト
CS 共通ソース線
DQ データ線
M0〜M15 メモリセルトランジスタ
SG11,SG12,SG21,SG22 選択トラン
ジスタ
SGD1,SGD2,SGS1,SGS2 選択ゲート
線
WL0〜WL15 ワード線1 Memory cell gate 2, 21 Select gate 3 Element active region 4 Element isolation region 5, 23 NAND string 6, 24 Contact 10 Semiconductor substrate 11 Source / drain diffusion layer 12 Channel ion implantation layer 13 Gate insulating film 14 First conductive layer ( Charge storage layer 15 Inter-gate insulating film (ONO film) 16 Second conductive layer (control gate) 20 Memory block 22, 34 Opening 25 Select transistor channel diffusion layer 31, 32 Mask material 33 Photoresist CS Common source line DQ data Lines M0 to M15 Memory cell transistors SG11, SG12, SG21, SG22 Select transistors SGD1, SGD2, SGS1, SGS2 Select gate lines WL0 to WL15 Word lines
───────────────────────────────────────────────────── フロントページの続き (72)発明者 竹内 祐司 神奈川県横浜市磯子区新杉田町8番地 株 式会社東芝横浜事業所内 (72)発明者 久慈 龍明 神奈川県横浜市磯子区新杉田町8番地 株 式会社東芝横浜事業所内 (72)発明者 森 誠一 神奈川県横浜市磯子区新杉田町8番地 株 式会社東芝横浜事業所内 (72)発明者 白田 理一郎 神奈川県横浜市磯子区新杉田町8番地 株 式会社東芝横浜事業所内 Fターム(参考) 5F083 EP02 EP23 EP33 EP34 EP55 EP56 EP76 EP79 GA09 LA21 PR43 PR53 ZA01 5F101 BA29 BA36 BB05 BD22 BH21 ─────────────────────────────────────────────────── ─── Continued front page (72) Inventor Yuji Takeuchi 8th Shinsugita Town, Isogo Ward, Yokohama City, Kanagawa Prefecture Ceremony company Toshiba Yokohama office (72) Inventor Tatsuaki Kuji 8th Shinsugita Town, Isogo Ward, Yokohama City, Kanagawa Prefecture Ceremony company Toshiba Yokohama office (72) Inventor Seiichi Mori 8th Shinsugita Town, Isogo Ward, Yokohama City, Kanagawa Prefecture Ceremony company Toshiba Yokohama office (72) Inventor Riichiro Shirata 8th Shinsugita Town, Isogo Ward, Yokohama City, Kanagawa Prefecture Ceremony company Toshiba Yokohama office F term (reference) 5F083 EP02 EP23 EP33 EP34 EP55 EP56 EP76 EP79 GA09 LA21 PR43 PR53 ZA01 5F101 BA29 BA36 BB05 BD22 BH21
Claims (8)
と、 前記素子領域に複数個形成され、それぞれが等しいゲー
ト長を有し、かつ、互いにこのゲート長と等しい離間距
離を隔てるメモリセルゲートと、 このメモリセルゲートとの間に前記離間距離を隔てて隣
接して、それぞれが前記離間距離を隔てていて、それぞ
れが前記ゲート長を有して形成された2つの選択ゲート
とを備えることを特徴とする不揮発性半導体記憶装置。1. A semiconductor substrate, an element region formed in the semiconductor substrate, an element isolation region separating the element region in the semiconductor substrate, and a plurality of element regions formed in the element region, each having an equal gate length. And a memory cell gate that is separated from each other by a distance equal to the gate length, and is adjacent to the memory cell gate with the distance separated from each other, and is separated from the memory cell gate by the distance separated from each other. And two select gates formed to have the gate length.
ROM又はAND型EEPROMで互いに接続されてい
ることを特徴とする請求項1記載の不揮発性半導体記憶
装置。2. The memory cell gate is a NAND type EEP.
The nonvolatile semiconductor memory device according to claim 1, wherein the nonvolatile semiconductor memory devices are connected to each other by a ROM or an AND type EEPROM.
その上のゲート絶縁膜と、この絶縁膜上の第2導電層と
を有し、前記素子活性領域上で前記第1導電層と前記第
2導電層とが短絡していることを特徴とする請求項1又
は2いずれか1項記載の不揮発性半導体記憶装置。3. The two select gates include a first conductive layer,
It has a gate insulating film thereon and a second conductive layer on the insulating film, and the first conductive layer and the second conductive layer are short-circuited on the element active region. The non-volatile semiconductor memory device according to claim 1.
導電層と、その上のゲート絶縁膜と、この絶縁膜上の第
2導電層とを有し、前記素子活性領域上で前記ゲート膜
の一部に開口部が設けられ、前記第1導電層と前記第2
導電層とが短絡していることを特徴とする請求項1又は
2いずれか1項記載の不揮発性半導体記憶装置。4. One of the two select gates is a first
A conductive layer, a gate insulating film on the conductive layer, and a second conductive layer on the insulating film, and an opening is provided in a part of the gate film on the element active region. And the second
3. The non-volatile semiconductor memory device according to claim 1, wherein the conductive layer is short-circuited.
度と前記メモリセルゲートのチャネル領域の不純物濃度
がそれぞれ異なることを特徴とする請求項1乃至3いず
れか1項記載の不揮発性半導体記憶装置。5. The nonvolatile semiconductor memory device according to claim 1, wherein the impurity concentration of the channel region of the select gate and the impurity concentration of the channel region of the memory cell gate are different from each other.
はそれぞれ第1導電層と、その上のゲート絶縁膜と、こ
の絶縁膜上の第2導電層とを有し、前記第1導電層は前
記メモリセルゲートと前記選択ゲートとにおいて同一の
厚さを有し、前記ゲート絶縁膜は前記メモリセルゲート
と前記選択ゲートとにおいて同一の厚さを有し、前記第
2導電層は前記メモリセルゲートと前記選択ゲートとに
おいて同一の厚さを有することを特徴とする請求項1又
は2記載の不揮発性半導体記憶装置。6. The memory cell gate and the select gate each have a first conductive layer, a gate insulating film on the first conductive layer, and a second conductive layer on the insulating film, and the first conductive layer is the The memory cell gate and the select gate have the same thickness, the gate insulating film has the same thickness in the memory cell gate and the select gate, and the second conductive layer has the memory cell gate. 3. The nonvolatile semiconductor memory device according to claim 1, wherein the select gate and the select gate have the same thickness.
を持ち、互いにこのゲート長と等しい離間距離を隔てて
配置された複数個のメモリセルゲートと、 この複数個のメモリセルゲートのソース側又はドレイン
側の端部の一方に接続された前記メモリセルゲートと等
しいゲート長をそれぞれ有し、互いに前記離間距離と等
しい離間距離を隔て、前記メモリセルゲートから前記離
間距離と等しい離間距離を隔てて配置された2つの第1
選択ゲート群と、 前記複数個のメモリセルゲートのソース側又はドレイン
側の端部の一方に接続された前記メモリセルゲートと等
しいゲート長を有し、前記メモリセルゲートから前記離
間距離と等しい離間距離を隔てて配置された少なくとも
1つの第2選択ゲート群とを有することを特徴とする不
揮発性半導体記憶装置。7. A plurality of memory cell gates connected in series, each having an equal gate length, and arranged at a distance equal to the gate length, and a plurality of memory cell gates on the source side or Each of the memory cell gates has a gate length equal to that of the memory cell gate connected to one of the drain-side end portions, is separated from each other by a distance equal to the distance, and is separated from the memory cell gate by a distance equal to the distance. Two first placed
A select gate group and a gate length that is equal to the memory cell gate connected to one of the source side or drain side ends of the plurality of memory cell gates, and is separated from the memory cell gate by the distance equal to the distance. A non-volatile semiconductor memory device, comprising: at least one second selection gate group arranged at a distance.
ト長を持ち、互いにこの第1ゲート長と等しい第1離間
距離を隔てて配置された複数個の第1メモリセルゲート
と、 この複数個の第1メモリセルゲートのソース側又はドレ
イン側の端部の一方に接続された前記複数個の第1メモ
リセルゲートと等しい第1ゲート長をそれぞれ有し、互
いに前記第1離間距離を隔て、前記複数個の第1メモリ
セルゲートから前記第1離間距離を隔てて配置された2
つの第1選択ゲート群と、 前記複数個の第1メモリセルゲートのソース側又はドレ
イン側の端部の一方に接続された前記複数個の第1メモ
リセルゲートと等しい第1ゲート長を有し、前記複数個
の第1メモリセルゲートから前記第1離間距離を隔てて
配置された少なくとも1つの第2選択ゲート群と、 この第2選択ゲート群と前記第1離間距離を隔てて配置
され、前記複数個の第1メモリセルゲートと等しい第1
ゲート長を有する少なくとも1つの第3選択ゲート群
と、 この第3選択ゲート群から前記第1離間距離と等しい第
2離間距離を隔てて配置され、直列に接続され、それぞ
れ前記第1ゲート長と等しい第2ゲート長を持ち、互い
にこの第2ゲート長と等しい第2離間距離を隔てて配置
された複数個の第2メモリセルゲートと、 この複数個の第2メモリセルゲートのソース側又はドレ
イン側の端部の一方に接続された前記複数個の第2ゲー
ト長をそれぞれ有し、互いに前記第2離間距離を隔て、
前記複数個の第2メモリセルゲートから前記第2離間距
離を隔てて配置された2つの第4選択ゲート群とを有す
ることを特徴とする不揮発性半導体記憶装置。8. A plurality of first memory cell gates connected in series, each having an equal first gate length and being spaced apart from each other by a first separation distance equal to the first gate length, and the plurality of first memory cell gates. Of the first memory cell gates, each of which has a first gate length equal to the plurality of first memory cell gates connected to one of the source-side end and the drain-side end of the first memory cell gate, and is separated from each other by the first distance. A plurality of first memory cell gates spaced apart from each other by the first separation distance;
One first select gate group, and a first gate length equal to the plurality of first memory cell gates connected to one of the source side or drain side ends of the plurality of first memory cell gates. A plurality of first memory cell gates and at least one second selection gate group which is arranged at a first distance from the first memory cell gate; and a second selection gate group which is arranged at a first distance from the second selection gate group; A first memory cell gate having a plurality of first memory cell gates;
At least one third selection gate group having a gate length, and a second separation distance equal to the first separation distance from the third selection gate group, connected in series, and respectively connected to the first gate length. A plurality of second memory cell gates having an equal second gate length and arranged at a second distance equal to the second gate length, and a source side or a drain of the plurality of second memory cell gates; Each having the plurality of second gate lengths connected to one of the end portions on the side, and separating the second separation distance from each other,
A non-volatile semiconductor memory device comprising: a plurality of second memory cell gates and two fourth selection gate groups arranged at the second distance.
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