JP4130494B2 - Nonvolatile semiconductor memory - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、不揮発性半導体メモリに関する。
【0002】
【従来の技術】
従来、不揮発性半導体メモリの一つとして、例えば、図46に示すようなメモリセルアレイ部を有するNAND型フラッシュEEPROMが知られている。
【0003】
NAND型フラッシュEEPROMのメモリセルアレイ部は、複数のNANDセルユニットから構成されている。各NANDセルユニットは、直列接続された複数個(例えば、16個)のメモリセルからなるNAND列と、NAND列の一端とソース線SLの間に接続されるソース側セレクトゲートトランジスタと、NAND列の他端とビット線BLiの間に接続されるドレイン側セレクトゲートトランジスタとを有している。
【0004】
メモリセルアレイ部は、複数のブロックBLKjから構成されている。コントロールゲート電極(ワード線)CG0〜CG15、ソース側セレクトゲート電極SGS及びドレイン側セレクトゲート電極SGDは、ロウ方向に伸び、ビット線BLiは、カラム方向に伸びている。一本のワード線に繋がる複数のメモリセルM0〜Miは、ページPAGEという単位を構成している。
【0005】
通常、1回の読み出し動作で1ページ分のデータが読み出される。この1ページ分のデータは、ラッチ回路にラッチされた後、メモリチップの外部にシリアルに出力される。
【0006】
図47は、NAND型フラッシュEEPROMのメモリセルアレイ部の平面パターンの概略を示している。図48は、図47の領域XDを拡大して示し、図49は、図47の領域XSを拡大して示している。また、図50は、NAND型フラッシュEEPROMのメモリセルアレイ部の断面図を示している。
【0007】
シリコン基板10上には、フィールド酸化膜11が形成されている。フィールド酸化膜11に取り囲まれた素子領域には、例えば、16個のメモリセル及び2個のセレクトゲートトランジスタからなるNANDセルユニットが配置されている。
【0008】
各メモリセルは、フローティングゲート電極FG、コントロールゲート電極(ワード線)CG0〜CG15及びN型拡散層12から構成されている。ソース側セレクトゲートトランジスタは、セレクトゲート電極SGS(上),SGS(下)及びN型拡散層12a,12から構成されている。また、ドレイン側セレクトゲートトランジスタは、セレクトゲート電極SGD(上),SGD(下)及びN型拡散層12b,12から構成されている。
【0009】
コントロールゲート電極CG0〜CG15、ソース側セレクトゲート電極SGS(上),SGS(下)及びドレイン側セレクトゲート電極SGD(上),SGD(下)は、ロウ方向に伸び、ビット線BLiは、カラム方向に伸びている。ビット線BLiは、配線Bを介して拡散層12bに接続されている。ソース線SLは、拡散層12aに接続されている。
【0010】
ソース側及びドレイン側のセレクトゲートトランジスタは、それぞれデータ書き込み時及び消去時に、書き込み及び消去を実行するメモリセルを選択するために設けられている。このため、ソース側及びドレイン側のセレクトゲートトランジスタは、それぞれメモリセルとは異なり、一定の閾値でスイッチング動作するように構成されている。
【0011】
よって、ソース側及びドレイン側のセレクトゲートトランジスタでは、制御信号は、直接、第一層目のセレクトゲート電極SGS(下),SGD(下)に印加される。具体的には、第二層目のセレクトゲート電極SGS(上),SGD(上)の一部が取り除かれ、その取り除かれた部分には、第一層目のセレクトゲート電極SGS(下),SGD(下)に対するコンタクト領域が形成されている。このコンタクト領域上にはコンタクトホールSS,SDが形成される。
【0012】
なお、図48及び図49のハッチング部分は、第一層目のセレクトゲート電極SGS(下),SGD(下)が存在する部分を示している。
【0013】
コンタクト領域(コンタクトホールSS,SD)は、セレクトゲート電極の抵抗を考慮して、セレクトゲート電極が数百本のビット線を跨ぐたびに1つ設けられている。また、例えば、ソース側セレクトゲートトランジスタの第一層目のセレクトゲート電極SGS(下)に対するコンタクト領域は、カラム方向に隣接する二つの第一層目のセレクトゲート電極SGS(下)に共通に設けられ、ドレイン側セレクトゲートトランジスタの第一層目のセレクトゲート電極SGD(下)に対するコンタクト領域は、カラム方向に隣接する二つの第一層目のセレクトゲート電極SGD(下)に別々に設けられている。
【0014】
ドレイン側セレクトゲートトランジスタに関し、カラム方向に隣接する二つの第一層目のセレクトゲート電極SGD(下)に対するコンタクト領域は、図47に示すように、互いに対向しないように交互に配置されていてもよいし、又は図51に示すように、互いに対向するように配置してもよい。
【0015】
次に、従来のNAND型フラッシュEEPROMのメモリセルアレイ部の製造方法について説明する。
【0016】
まず、図52乃至図57に示すように、LOCOS法を用いてシリコン基板10上にフィールド酸化膜(ハッチング部分)11を形成する。また、熱酸化法により、フィールド酸化膜11間の素子領域にゲート酸化膜13を形成する。CVD法を用いて、フィールド酸化膜11上及びゲート酸化膜13上に、例えば、n型不純物(例えば、リン)を約2×1020cm-3含むポリシリコン膜14を形成する。
【0017】
また、ポリシリコン膜14に、カラム方向に伸びるスリット状の開口OPを形成する。この開口OPの幅(ロウ方向の幅)は、フィールド酸化膜11の幅(ロウ方向の幅)よりも狭くなっている。
【0018】
ポリシリコン膜14上に絶縁膜15を形成する。この絶縁膜15は、例えば、厚さ約5nmのシリコン酸化膜、厚さ約8nmのシリコン窒化膜、厚さ約5nmのシリコン酸化膜から構成される(“ONO膜”と呼ばれる)。
【0019】
また、例えば、CVD法により、絶縁膜15上に、約3.6×1020cm-3のn型不純物(例えば、リン)を含むポリシリコン膜16を形成する。続けて、CVD法により、ポリシリコン膜16上にシリコン窒化膜(マスク材)17を形成する。
【0020】
PEP(写真蝕刻工程)により、シリコン窒化膜17上にレジストパターン18Aを形成する。そして、このレジストパターン18Aをマスクにして、RIEにより、シリコン窒化膜17及びポリシリコン膜16をエッチングする。この結果、ロウ方向に伸びるライン状のポリシリコン膜16が残存し、コントロールゲート電極(ワード線)CG0〜CG15及び第二層目のセレクトゲート電極SGS(上),SGD(上)が形成される。
【0021】
この時、セレクトゲート電極SGS(上),SGD(上)に関しては、第一層目のセレクトゲート電極に対するコンタクト領域に該当する部分が取り除かれている。この後、レジストパターン18Aは、除去される。
【0022】
次に、図58乃至図65に示すように、PEP(写真蝕刻工程)により、第一層目のセレクトゲート電極に対するコンタクト領域に該当する部分に、レジストパターン18Bを形成する。このレジストパターン18Bをマスクにして、RIEにより、絶縁膜15及びポリシリコン膜14をエッチングする。
【0023】
この時、コントロールゲート電極(ワード線)CG0〜CG15及び第二層目のセレクトゲート電極SGS(上),SGD(上)上に存在するシリコン窒化膜17も、RIEのマスクとして機能する。このため、コントロールゲート電極(ワード線)CG0〜CG15の直下には、ポリシリコン膜14からなるフローティングゲート電極FGが形成され、セレクトゲート電極SGS(上),SGD(上)の直下には、ポリシリコン膜14からなる第一層目のセレクトゲート電極SGS(下),SGD(下)が形成され、レジストパターン18Bの直下には、ポリシリコン膜14からなる第一層目のセレクトゲート電極SGS(下),SGD(下)に対するコンタクト領域が形成される。
【0024】
この後、レジストパターン18Bは、除去される。なお、シリコン窒化膜17については、本例では削除していないが、削除しても、又は削除しなくても、どちらでもよい。
【0025】
次に、図66乃至図77に示すように、コントロールゲート電極CG0〜CG15及びセレクトゲート電極SGD(上),SGS(上)をマスクにして、セルフアラインにより、シリコン基板10中にn型不純物(リン又はヒ素)をイオン注入し、n型拡散層12,12a,12bを形成する。なお、拡散層12aは、NANDセルユニットのソースとなり、拡散層12bは、NANDセルユニットのドレインとなる。
【0026】
また、シリコン基板10上の全面に、コントロールゲート電極CG0〜CG15及びセレクトゲート電極SGD(上),SGS(上)を完全に覆うような、例えば、厚さ約1.45μmのBPSG膜19を形成する。この後、CMP法を用いて、BPSG膜19を約0.4μm研磨し、BPSG膜19の表面を平坦にする。
【0027】
また、CVD法により、BPSG膜19上にエッチングストッパとしてのシリコン窒化膜20を形成する。続けて、CVD法により、シリコン窒化膜20上にTEOS膜21を形成する。
【0028】
PEPとRIEを用いて、TEOS膜21に配線溝22A〜22Eを形成する。なお、RIE時には、シリコン窒化膜20がエッチングストッパとして機能する。また、PEPとRIEを用いて、シリコン窒化膜20及びBPSG膜19に、拡散層(ドレイン)12b及び拡散層(ソース)12aに達するコンタクトホール23A,23Cを形成すると共に、第一層目のセレクトゲート電極SGD(下),SGS(下)に対するコンタクト領域に達するコンタクトホール23B,23Dを形成する。
【0029】
この後、TEOS膜21上、配線溝22A〜22Eの内面及びコンタクトホール23A〜23Dの内面にそれぞれバリアメタル24,26,28,30,32を形成する。バリアメタル24,26,28,30,32は、例えば、窒化チタンとチタンから構成される。また、バリアメタル24,26,28,30,32上に、配線溝22A〜22E及びコンタクトホール23A〜23Dを完全に満たすタングステン膜25,27,29,31,33が形成される。このタングステン膜25,27,29,31,33は、CMP法により研磨され、配線溝22A〜22E内及びコンタクトホール23A〜23D内のみに残存する。
【0030】
次に、図78乃至図87に示すように、CVD法により、TEOS膜21上にTEOS膜34を形成する。続けて、CVD法により、TEOS膜34上にエッチングストッパとしてのシリコン窒化膜35を形成する。また、CVD法により、シリコン窒化膜35上にTEOS膜36を形成する。
【0031】
PEPとRIEを用いて、TEOS膜36に配線溝37A,70Aを形成する。なお、RIE時には、シリコン窒化膜35がエッチングストッパとして機能する。また、PEPとRIEを用いて、シリコン窒化膜35及びTEOS膜34にコンタクトホール37B,70Bを形成する。
【0032】
この後、TEOS膜36上、配線溝37A,70Aの内面及びコンタクトホール37B,70Bの内面にそれぞれバリアメタル38,71を形成する。バリアメタル38,71は、例えば、窒化チタンとチタンから構成される。また、バリアメタル38,71上に、配線溝37A,70A及びコンタクトホール37B,70Bを完全に満たす金属膜(アルミニウムなど)39,72が形成される。
【0033】
この金属膜39,72は、CMP法により研磨され、配線溝37A,70A内及びコンタクトホール37B,70B内のみに残存する。その結果、ビット線BLやその他の配線が形成される。ビット線やその他の配線上には、シリコン窒化膜からなるパッシベーション膜が形成される。
【0034】
以上の製造工程により、NAND型フラッシュEEPROMが完成する。
【0035】
【発明が解決しようとする課題】
NANDセルユニット中のソース側及びドレイン側のセレクトゲートトランジスタは、上述のように、それぞれ第一層目のセレクトゲート電極SGS(下),SGD(下)と第二層目のセレクトゲート電極SGS(上),SGD(上)を有している。また、第二層目のセレクトゲート電極SGS(上),SGD(上)の一部が取り除かれ、その部分は、第一層目のセレクトゲート電極SGS(下),SGD(下)に対するコンタクト領域となっている。
【0036】
つまり、セレクトゲートトランジスタのセレクトゲート電極として、実際に機能するのは、第一層目のセレクトゲート電極SGS(下),SGD(下)であり、コンタクト領域は、第一層目のセレクトゲート電極SGS(下),SGD(下)の抵抗を考慮して複数箇所(数百本のビット線ごとに1箇所)に設定されている。
【0037】
コンタクト領域のサイズは、コンタクト領域上にフォトリソグラフィ工程で形成されるコンタクトホールの合せずれを考慮して決定される。通常、コンタクトホールのサイズにコンタクトホールの合せずれマージンを含めると、コンタクト領域のカラム方向の長さは、セレクトゲート電極SGS(下),SGD(下)のゲート長gよりも大きくなる。
【0038】
図88及び図89は、ドレイン側の第一層目のセレクトゲート電極に対するコンタクト領域の配置に関して、二つの例を示したものである。ここでは、フォトリソグラフィ工程で加工が可能な最小の幅をnとしている(例えば、コントロールゲート電極同士の間隔はnに設定されている)。
【0039】
図88の例の場合、コンタクト領域がセレクトゲート電極SGD(下)のゲート領域(コンタクト領域以外のライン状の領域)から突出している部分の長さをhとし、カラム方向に隣接する第一層目のセレクトゲート電極SGD(下)のコンタクト領域同士の間隔をkとすると、k=nとなり、かつ、カラム方向に隣接する第一層目のセレクトゲート電極SGD(下)のゲート領域同士の間隔は、k+2hとなる。
【0040】
図89の例の場合、コンタクト領域がセレクトゲート電極SGD(下)のゲート領域から突出している部分の長さをhとし、カラム方向に隣接する第一層目のセレクトゲート電極SGD(下)の最小の間隔をmとすると、n<mとなり、かつ、カラム方向に隣接する第一層目のセレクトゲート電極SGD(下)のゲート領域同士の間隔は、m+hとなる。
【0041】
なお、mがnよりも大きくなるのは、第二層目のセレクトゲート電極SGD(上)の合せずれと、第一層目のセレクトゲート電極SGD(下)のコンタクト領域とこれに隣接するセレクトゲート電極SGD(上)の合せずれを考慮しなければならないためである。
【0042】
いずれの例においても、カラム方向に隣接するセレクトゲート電極(コンタクト領域以外の部分)の間隔は、フォトリソグラフィ工程で加工が可能な最小の幅nよりも大きくなる。これは、メモリセルアレイ部の記憶容量の増大(面積を固定した場合)や、メモリセルアレイ部の面積縮小(記憶容量を固定した場合)などの妨げになる。
【0043】
また、図90及び図91に示すように、第一層目のセレクトゲート電極SGD(下)のコンタクト領域のパターニング時に、フォトリソグラフィ工程でのレジストの合せずれが生じると、第一層目のセレクトゲート電極SGD(下)のコンタクト領域とゲート領域の接続箇所(太い線で示す)が狭くなり、第一層目のセレクトゲート電極SGD(下)の抵抗が増大する。
【0044】
本発明は、上記欠点を解決すべくなされたもので、その目的は、セレクトゲートトランジスタのセレクトゲート電極のゲート領域(ライン状の部分)同士の間隔を、コンタクト領域のサイズに関係なく縮小することができるパターンを考え出すことである。
【0045】
また、本発明の目的は、第一層目のセレクトゲート電極に対するコンタクト領域のパターニング時に、フォトリソグラフィ工程でのレジストの合せずれが生じても、第一層目のセレクトゲート電極の抵抗を増大させないようなパターンを考え出すことである。
【0046】
【課題を解決するための手段】
本発明の不揮発性半導体メモリは、半導体基板上で所定方向に沿って直列接続される複数のメモリセルとその両端に1つずつ接続される一対のセレクトゲートトランジスタとからそれぞれ構成され、互いに前記所定方向に隣接して配置される第1及び第2NANDセルユニットを有し、前記第1及び第2NANDセルユニットがドレイン拡散層又はソース拡散層を共有するものであり、前記第1NANDセルユニット内の前記ドレイン拡散層側又はソース拡散層側のセレクトゲートトランジスタの第1セレクトゲート電極、及び、この第1セレクトゲート電極に隣接する前記第2NANDセルユニット内のセレクトゲートトランジスタの第2セレクトゲート電極は、それぞれ、前記半導体基板上にゲート絶縁膜を介して設けられ、前記所定方向に交差する交差方向に延出する第1導電層と、前記第1導電層上の第2導電層とから構成され、前記第1及び第2セレクトゲート電極の前記第1導電層は、前記第1導電層に対する複数のコンタクト領域を有し、前記第1及び第2セレクトゲート電極の前記第2導電層は、前記複数のコンタクト領域上で取り除かれ、前記第1セレクトゲート電極の第1導電層に対するコンタクト領域と前記第2セレクトゲート電極の第1導電層に対するコンタクト領域は、互いに対向しないように配置され、前記第1セレクトゲート電極の第1導電層に対するコンタクト領域の前記所定方向の幅は、前記第1セレクトゲート電極の前記コンタクト領域を除く部分の前記所定方向の幅よりも広く、前記第2セレクトゲート電極の第1導電層に対するコンタクト領域の前記所定方向の幅は、前記第2セレクトゲート電極の前記コンタクト領域を除く部分の前記所定方向の幅よりも広く、前記第1セレクトゲート電極の第1導電層に対するコンタクト領域に対向する部分の前記第2セレクトゲート電極の第1及び第2導電層が取り除かれ、前記第2セレクトゲート電極の第1導電層に対するコンタクト領域に対向する部分の前記第1セレクトゲート電極の第1及び第2導電層が取り除かれ、前記第1セレクトゲート電極の第1導電層は、前記第1導電層のコンタクト領域を介して前記第2導電層よりも上層で前記第1セレクトゲート電極側のNANDセルユニット内のメモリセル上に配置される第1配線に接続され、前記第2セレクトゲート電極の第1導電層は、前記第1導電層のコンタクト領域を介して前記第2導電層よりも上層で前記第2セレクトゲート電極側のNANDセルユニット内のメモリセル上に配置される第2配線に接続される。
【0058】
【発明の実施の形態】
以下、図面を参照しながら、本発明の不揮発性半導体メモリについて詳細に説明する。
【0059】
図1は、本発明の第1の実施の形態に関わるNAND型フラッシュEEPROMのメモリセルアレイ部の平面パターンの概略を示している。図2は、図1の領域XDを拡大して示し、図3は、図1の領域XSを拡大して示している。また、図4は、図1のNAND型フラッシュEEPROMのメモリセルアレイ部の断面図を示している。
【0060】
さらに、図5は、NANDセルユニット上に形成される第1の配線層の平面パターンを示し、図6は、図5の第1の配線層上に形成される第2の配線層の平面パターンを示している。
【0061】
シリコン基板10中には、STI(Shallow Trench Isolation)構造の素子分離膜49が形成されている。素子分離膜49に取り囲まれた素子領域には、例えば、16個のメモリセル及び2個のセレクトゲートトランジスタからなるNANDセルユニットが配置されている。
【0062】
各メモリセルは、フローティングゲート電極FG、コントロールゲート電極(ワード線)CG0〜CG15及びN型拡散層61を有している。フローティングゲート電極FGは、ポリシリコン膜45,50から構成され、コントロールゲート電極(ワード線)CG0〜CG15は、ポリシリコン膜55,56及びタングステンシリサイド膜57から構成されている。
【0063】
ソース側セレクトゲートトランジスタは、セレクトゲート電極SGS(上),SGS(下)及びN型拡散層61,61aを有している。セレクトゲート電極SGS(下)は、ポリシリコン膜45,50から構成され、セレクトゲート電極SGS(上)は、ポリシリコン膜55,56及びタングステンシリサイド膜57から構成されている。
【0064】
ドレイン側セレクトゲートトランジスタも、セレクトゲート電極SGD(上),SGD(下)及びN型拡散層61,61bを有している。セレクトゲート電極SGS(下)は、ポリシリコン膜45,50から構成され、セレクトゲート電極SGS(上)は、ポリシリコン膜55,56及びタングステンシリサイド膜57から構成されている。
【0065】
コントロールゲート電極(ワード線)CG0〜CG15、ソース側セレクトゲート電極SGS(上),SGS(下)及びドレイン側セレクトゲート電極SGD(上),SGD(下)は、ロウ方向に伸び、ビット線BL0〜BLkは、カラム方向に伸びている。
【0066】
ビット線BL0〜BLkは、例えば、チタンと窒化チタンからなるバリアメタル68と金属膜(例えば、アルミニウム膜)69の積層膜から構成される。ビット線BL0〜BLkは、その直下に形成されるタングステン膜66(66B)からなる配線を介してNANDセルユニットの拡散層(ドレイン)61bに接続されている。タングステン膜66と拡散層61bの間には、例えば、チタンと窒化チタンからなるバリアメタル65(65B)が形成されている。
【0067】
ダミービット線DUMMYは、ビット線BL0〜BLk間の容量を均一にするために設けられるもので、実際には使用されない。
【0068】
ソース線SLは、NANDセルユニットの拡散層(ソース)61aに接続されている。ソース線SLは、例えば、チタンと窒化チタンからなるバリアメタル65(65B)とタングステン膜66(66A)の積層膜から構成される。
【0069】
ソース側及びドレイン側のセレクトゲートトランジスタは、それぞれデータ書き込み時及び消去時に、書き込み及び消去を実行するメモリセルを選択するために設けられている。このため、ソース側及びドレイン側のセレクトゲートトランジスタは、それぞれメモリセルとは異なり、一定の閾値でスイッチング動作するように構成されている。
【0070】
よって、ソース側及びドレイン側のセレクトゲートトランジスタでは、制御信号は、直接、第一層目のセレクトゲート電極SGS(下),SGD(下)に印加される。具体的には、第二層目のセレクトゲート電極SGS(上),SGD(上)の一部が取り除かれ、その取り除かれた部分には、第一層目のセレクトゲート電極SGS(下),SGD(下)に対するコンタクト領域が形成されている。このコンタクト領域上にはコンタクトホールSS,SDが形成される。
【0071】
なお、図2及び図3のハッチング部分は、第一層目のセレクトゲート電極SGS(下),SGD(下)が存在する部分を示している。
【0072】
コンタクト領域(コンタクトホールSS,SD)は、セレクトゲート電極の抵抗を考慮して、セレクトゲート電極が数百本のビット線を跨ぐたびに1つ設けられている。また、例えば、ソース側セレクトゲートトランジスタの第一層目のセレクトゲート電極SGS(下)に対するコンタクト領域は、カラム方向に隣接する二つの第一層目のセレクトゲート電極SGS(下)に共通に設けられ、ドレイン側セレクトゲートトランジスタの第一層目のセレクトゲート電極SGD(下)に対するコンタクト領域は、カラム方向に隣接する二つの第一層目のセレクトゲート電極SGD(下)に別々に設けられている。
【0073】
ドレイン側セレクトゲートトランジスタに関し、カラム方向に隣接する二つの第一層目のセレクトゲート電極SGD(下)に対するコンタクト領域は、互いに対向しないように(即ち、両セレクトゲート電極SGD(下)のコンタクト領域が接触しないように)交互に配置されている。
【0074】
ここで、重要な点は、ドレイン側セレクトゲートトランジスタに関し、カラム方向に隣接する二つのセレクトゲート電極SGD(下)のうち、一方のセレクトゲート電極SGD(下)に対するコンタクト領域に対向する部分の他方のセレクトゲート電極SGD(上),SGD(下)が取り除かれている点にある。これにより、両セレクトゲート電極SGD(下)の間隔を狭くしても、一方のセレクトゲート電極SGD(下)に対するコンタクト領域が他方のセレクトゲート電極SGD(上),SGD(下)に接触することがない。
【0075】
即ち、本例によれば、一方のセレクトゲート電極SGD(上),SGD(下)は、他方のセレクトゲート電極SGD(下)に対するコンタクト領域に対向する部分において切断されていることになる。
【0076】
そこで、これら切断されたセレクトゲート電極SGD(下)は、上層の配線SDL1又は配線SDL2によって電気的に接続される。配線SDL1,SDL2は、ソース線SLが形成される層と同じ層に形成され、例えば、チタンと窒化チタンからなるバリアメタル65(65C)とタングステン膜66(66C)から構成される。
【0077】
一方、ソース側セレクトゲートトランジスタのカラム方向に隣接する二つのセレクトゲート電極SGS(下)に対するコンタクト領域は、配線66D,95(コンタクトホールSS1,SS2)を介して、配線SSLに共通に接続されている。
【0078】
配線66D,SSLは、ソース線SLが形成される層と同じ層に形成され、例えば、チタンと窒化チタンからなるバリアメタル65(65D,65E)とタングステン膜66(66D,66E)から構成される。配線95は、ビット線BL0〜BLkが形成される層と同じ層に形成され、例えば、チタンと窒化チタンからなるバリアメタル68と金属膜(例えば、アルミニウム膜)69から構成される。
【0079】
図7は、本発明の第2の実施の形態に関わるNAND型フラッシュEEPROMのメモリセルアレイ部の平面パターンの概略を示している。図8は、図7の領域XDを拡大して示し、図9は、図7の領域XSを拡大して示している。
【0080】
さらに、図10は、NANDセルユニット上に形成される第1の配線層の平面パターンを示し、図11は、図10の第1の配線層上に形成される第2の配線層の平面パターンを示している。
【0081】
なお、図7のNAND型フラッシュEEPROMのメモリセルアレイ部の断面は、上述の図4と同じである。
【0082】
シリコン基板10中には、STI(Shallow Trench Isolation)構造の素子分離膜49が形成されている。素子分離膜49に取り囲まれた素子領域には、例えば、16個のメモリセル及び2個のセレクトゲートトランジスタからなるNANDセルユニットが配置されている。
【0083】
各メモリセルは、フローティングゲート電極FG、コントロールゲート電極(ワード線)CG0〜CG15及びN型拡散層61を有している。フローティングゲート電極FGは、ポリシリコン膜45,50から構成され、コントロールゲート電極(ワード線)CG0〜CG15は、ポリシリコン膜55,56及びタングステンシリサイド膜57から構成されている。
【0084】
ソース側セレクトゲートトランジスタは、セレクトゲート電極SGS(上),SGS(下)及びN型拡散層61,61aを有している。セレクトゲート電極SGS(下)は、ポリシリコン膜45,50から構成され、セレクトゲート電極SGS(上)は、ポリシリコン膜55,56及びタングステンシリサイド膜57から構成されている。
【0085】
ドレイン側セレクトゲートトランジスタも、セレクトゲート電極SGD(上),SGD(下)及びN型拡散層61,61bを有している。セレクトゲート電極SGS(下)は、ポリシリコン膜45,50から構成され、セレクトゲート電極SGS(上)は、ポリシリコン膜55,56及びタングステンシリサイド膜57から構成されている。
【0086】
コントロールゲート電極(ワード線)CG0〜CG15、ソース側セレクトゲート電極SGS(上),SGS(下)及びドレイン側セレクトゲート電極SGD(上),SGD(下)は、ロウ方向に伸び、ビット線BL0〜BLkは、カラム方向に伸びている。
【0087】
ビット線BL0〜BLkは、例えば、チタンと窒化チタンからなるバリアメタル68と金属膜(例えば、アルミニウム膜)69の積層膜から構成される。ビット線BL0〜BLkは、その直下に形成されるタングステン膜66(66B)からなる配線を介してNANDセルユニットの拡散層(ドレイン)61bに接続されている。タングステン膜66と拡散層61bの間には、例えば、チタンと窒化チタンからなるバリアメタル65(65B)が形成されている。
【0088】
ダミービット線DUMMYは、ビット線BL0〜BLk間の容量を均一にするために設けられるもので、実際には使用されない。
【0089】
ソース線SLは、NANDセルユニットの拡散層(ソース)61aに接続されている。ソース線SLは、例えば、チタンと窒化チタンからなるバリアメタル65(65A)とタングステン膜66(66A)の積層膜から構成される。
【0090】
ソース側及びドレイン側のセレクトゲートトランジスタは、それぞれデータ書き込み時及び消去時に、書き込み及び消去を実行するメモリセルを選択するために設けられている。このため、ソース側及びドレイン側のセレクトゲートトランジスタは、それぞれメモリセルとは異なり、一定の閾値でスイッチング動作するように構成されている。
【0091】
よって、ソース側及びドレイン側のセレクトゲートトランジスタでは、制御信号は、直接、第一層目のセレクトゲート電極SGS(下),SGD(下)に印加される。具体的には、第二層目のセレクトゲート電極SGS(上),SGD(上)の一部が取り除かれ、その取り除かれた部分には、第一層目のセレクトゲート電極SGS(下),SGD(下)に対するコンタクト領域が形成されている。このコンタクト領域上にはコンタクトホールSS,SDが形成される。
【0092】
なお、図8及び図9のハッチング部分は、第一層目のセレクトゲート電極SGS(下),SGD(下)が存在する部分を示している。
【0093】
コンタクト領域(コンタクトホールSS,SD)は、セレクトゲート電極の抵抗を考慮して、セレクトゲート電極が数百本のビット線を跨ぐたびに1つ設けられている。また、ソース側セレクトゲートトランジスタの第一層目のセレクトゲート電極SGS(下)に対するコンタクト領域は、上述の第1の実施の形態とは異なり、カラム方向に隣接する二つの第一層目のセレクトゲート電極SGS(下)に別々に設けられ、ドレイン側セレクトゲートトランジスタの第一層目のセレクトゲート電極SGD(下)に対するコンタクト領域も、カラム方向に隣接する二つのセレクトゲート電極SGD(下)に別々に設けられている。
【0094】
ドレイン側セレクトゲートトランジスタに関し、カラム方向に隣接する二つの第一層目のセレクトゲート電極SGD(下)に対するコンタクト領域は、互いに対向しないように(即ち、両セレクトゲート電極SGD(下)のコンタクト領域が重ならないように)交互に配置されている。
【0095】
同様に、ソース側セレクトゲートトランジスタに関し、カラム方向に隣接する二つの第一層目のセレクトゲート電極SGS(下)に対するコンタクト領域も、互いに対向しないように(即ち、両セレクトゲート電極SGS(下)のコンタクト領域が重ならないように)交互に配置されている。
【0096】
また、ドレイン側セレクトゲートトランジスタに関し、カラム方向に隣接する二つのセレクトゲート電極SGD(下)のうち、一方のセレクトゲート電極SGD(下)に対するコンタクト領域に対向する部分の他方のセレクトゲート電極SGD(上),SGD(下)が取り除かれている。これにより、両セレクトゲート電極SGD(下)の間隔が狭くなっても、一方のセレクトゲート電極SGD(下)に対するコンタクト領域が他方のセレクトゲート電極SGD(上),SGD(下)に接触することがない。
【0097】
また、ソース側セレクトゲートトランジスタに関し、カラム方向に隣接する二つのセレクトゲート電極SGS(下)のうち、一方のセレクトゲート電極SGS(下)に対するコンタクト領域に対向する部分の他方のセレクトゲート電極SGS(上),SGS(下)が取り除かれている。これにより、両セレクトゲート電極SGS(下)の間隔が狭くなっても、一方のセレクトゲート電極SGS(下)に対するコンタクト領域が他方のセレクトゲート電極SGS(上),SGS(下)に接触することがない。
【0098】
このように、本例では、ソース側及びドレイン側のセレクトゲート電極は、それぞれ所定箇所で切断されている。
【0099】
また、こうして切断されたドレイン側のセレクトゲート電極は、上層の配線SDL1又はSDL2によって電気的に接続される。配線SDL1,SDL2は、ソース線SLが形成される層と同じ層に形成され、例えば、チタンと窒化チタンからなるバリアメタル65(65C)とタングステン膜66(66C)から構成される。
【0100】
一方、ソース側セレクトゲートトランジスタのカラム方向に隣接する二つのセレクトゲート電極SGS(下)に対するコンタクト領域は、配線66D,95(コンタクトホールSS1,SS2)を介して、配線SSLに共通に接続されている。
【0101】
配線66D,SSLは、ソース線SLが形成される層と同じ層に形成され、例えば、チタンと窒化チタンからなるバリアメタル65(65D,65E)とタングステン膜66(66D,66E)から構成される。配線95は、ビット線BL0〜BLkが形成される層と同じ層に形成され、例えば、チタンと窒化チタンからなるバリアメタル68と金属膜(例えば、アルミニウム膜)69から構成される。
【0102】
図12及び図13は、本発明の第3の実施の形態に関わるNAND型フラッシュEEPROMのメモリセルアレイ部を示している。本例は、上述の第2の実施の形態の変形例であり、図12は、図10の第1の配線層の平面パターンの変形例であり、図13は、図11の第2の配線層の平面パターンの変形例である。
【0103】
なお、本例のNAND型フラッシュEEPROMのメモリセルアレイ部の断面は、上述の図4と同じである。
【0104】
ソース側セレクトゲートトランジスタに関し、カラム方向に隣接する二つのセレクトゲート電極SGS(上),SGS(下)のうち、一方のセレクトゲート電極SGS(上),SGS(下)は、他方のセレクトゲート電極SGS(下)のコンタクト領域に対向する部分で切断されている。
【0105】
また、切断されたセレクトゲート電極SGS(下)は、コンタクト領域を介し、上層の配線SSL1又はSSL2によって電気的に接続されている。即ち、本例では、上述の第2の実施の形態とは異なり、カラム方向に隣接する二つのセレクトゲート電極SGS(上),SGS(下)がそれぞれ異なる配線SSL1,SSL2に接続されている。
【0106】
これにより、本例では、一ブロックごとに、NANDセルユニットのソース側及びドレイン側のセレクトゲートトランジスタのオン・オフを制御することが可能になる。
【0107】
なお、配線SSL1,SSL2は、ソース線SLが形成される層と同じ層に形成され、例えば、チタンと窒化チタンからなるバリアメタル65(65E)とタングステン膜66(66E)から構成される。
【0108】
上述の第1乃至第3の実施の形態に関わるNAND型フラッシュEEPROMのメモリセルアレイ部のパターンによれば、第一に、カラム方向に隣接する二つのセレクトゲート電極に関し、両セレクトゲート電極のコンタクト領域は、互いに対向しないように配置されている。また、一方のセレクトゲート電極は、他方のセレクトゲート電極のコンタクト領域に対向する部分で切断されている。
【0109】
よって、カラム方向に隣接する二つのセレクトゲート電極のゲート領域(コンタクト領域以外のライン状の領域)の間隔を、コンタクト領域のサイズに関係なく狭めることができる。
【0110】
具体的には、図14に示すように、フォトリソグラフィ工程で加工が可能な最小の幅をnとし(例えば、コントロールゲート電極の間隔はnに設定される)、コンタクト領域がセレクトゲート電極SGD(下)のゲート領域からカラム方向に突出している部分の長さをhとし、セレクトゲート電極SGD(下)のコンタクト領域とこれに隣接するコントロールゲート電極CG0の間隔をmとすると、カラム方向に隣接する二つのセレクトゲート電極のゲート領域同士の間隔pは、原則的にコンタクト領域のサイズに関係なく、最小値nまで狭めることができる(但し、n<mを満たす必要がある)。
【0111】
その結果、メモリセルアレイ部のカラム方向のサイズを従来に対し9〜10%縮小することが可能になり、メモリセルアレイ部の記憶容量の増大(面積を固定した場合)や、メモリセルアレイ部の面積縮小(記憶容量を固定した場合)などに貢献することができる。
【0112】
また、複数箇所で切断されたセレクトゲート電極(第一層目)は、コンタクト領域を介して上層の配線により互いに接続される。この配線を、低抵抗材料、例えば、チタンと窒化チタンからなるバリアメタルとタングステン膜により構成すれば、セレクトゲート電極の低抵抗化にも貢献できる。
【0113】
第二に、第一層目のセレクトゲート電極に対するコンタクト領域が形成される部分においては、第二層目のセレクトゲート電極が取り除かれているが、この第二層目のセレクトゲート電極のコンタクト領域の近傍のパターンは、カラム方向の長さrがセレクトゲート電極のゲート長gよりも大きくなっている(例えば、カラム方向に90°に折り曲がっている)。また、当然に、第二層目のセレクトゲート電極の直下には、第一層目のセレクトゲート電極が存在する。
【0114】
よって、例えば、図15に示すように、第一層目のセレクトゲート電極のコンタクト領域のパターニング時に、フォトリソグラフィ工程でのレジストの合せずれが生じても、第一層目のセレクトゲート電極のコンタクト領域とゲート領域の接続箇所(太い線で示す)が狭くなることはなく、第一層目のセレクトゲート電極の抵抗値が増大しない。
【0115】
次に、上述したNAND型フラッシュEEPROMのメモリセルアレイ部の製造方法について説明する。
【0116】
まず、図16に示すように、例えば、熱酸化により、p型シリコン基板40上に厚さ約10nmのシリコン酸化膜41aを形成する。
【0117】
次に、図17に示すように、n−ウェル形成用のマスクを用いて、シリコン基板40中にn型不純物(例えば、リン(P))をイオン注入し、n−ウェル領域42を形成する。ここで、n−ウェル領域42の形成は、例えば、3段階のイオン注入により実現する。即ち、第1段階では、例えば、1.5[MeV]の加速エネルギー、4.0×1012cm-2のドーズ量で、リンをシリコン基板中にイオン注入し、第2段階では、例えば、750[KeV]の加速エネルギー、8.0×1012cm-2のドーズ量で、リンをシリコン基板中にイオン注入し、第3段階では、例えば、150[KeV]の加速エネルギー、1.0×1012cm-2のドーズ量で、リンをシリコン基板中にイオン注入する。
【0118】
また、p−ウェル形成用のマスクを用いて、シリコン基板40中にp型不純物(例えば、ホウ素(B))をイオン注入し、p−ウェル領域43を形成する。ここで、p−ウェル領域43の形成は、例えば、2段階のイオン注入により実現する。即ち、第1段階では、例えば、400[KeV]の加速エネルギー、4.0×1013cm-2のドーズ量で、ホウ素をシリコン基板中にイオン注入し、第2段階では、例えば、200[KeV]の加速エネルギー、1.0×1012cm-2のドーズ量で、ホウ素をシリコン基板中にイオン注入する。
【0119】
また、p−ウェル領域43中には、p−ウェル領域43よりも不純物濃度が高いp−フィールド領域44が形成される。この後、シリコン酸化膜41aは、除去される。
【0120】
次に、図18に示すように、温度約750℃の酸素雰囲気中において熱酸化を行い、シリコン基板40上に厚さ約8nmのシリコン酸化膜41を形成する。また、例えば、CVD法を用いて、シリコン酸化膜41上に、n型不純物(例えば、リン)を約2×1020cm-3含む厚さ約60nmのn型ポリシリコン膜45を形成する。
【0121】
この後、さらに、例えば、CVD法を用いて、ポリシリコン膜45上に厚さ約150nmのシリコン窒化膜46を形成する。続けて、例えば、CVD法を用いて、シリコン窒化膜46上に厚さ約100nmのシリコン酸化膜47を形成する。
【0122】
次に、図19に示すように、PEP(写真蝕刻工程)により、シリコン酸化膜47上にレジストパターンを形成する。このレジストパターンをマスクにして、RIE(反応性イオンエッチング)法により、シリコン酸化膜47をエッチングする。また、シリコン酸化膜47をマスクにして、RIE法により、シリコン窒化膜46をエッチングした後、シリコン酸化膜47を除去する。
【0123】
この後、シリコン窒化膜46をマスクにして、RIE法により、ポリシリコン膜45及びシリコン酸化膜41を順次エッチングする。また、シリコン窒化膜46をマスクにしてシリコン基板40をエッチングし、シリコン基板40に、底部がp−フィールド領域44に達するトレンチ48を形成する。
【0124】
次に、図20に示すように、例えば、CVD法を用いて、シリコン窒化膜46上に、トレンチ48を完全に満たすような厚さ約820nmのTEOS膜49を形成する。この後、CMP(化学的機械的研磨)法を用いて、TEOS膜49を研磨し、トレンチ48内のみにTEOS膜49を残存させ、STI(Shallow Trench Isolation)構造を完成させる。
【0125】
なお、シリコン窒化膜46は、CMP時のエッチングストッパとして機能するため、TEOS膜49の表面は、シリコン窒化膜46の表面にほぼ一致している(一般には、TEOS膜49の表面は、シリコン窒化膜46の表面よりも少し低くなる)。この後、シリコン窒化膜46は、除去される。
【0126】
次に、図21に示すように、例えば、CVD法を用いて、ポリシリコン膜45上に、n型不純物(例えば、リン)を約2×1020cm-3含む厚さ約100nmのn型ポリシリコン膜50を形成する。
【0127】
次に、図22に示すように、例えば、CVD法により、ポリシリコン膜50上に厚さ約200nmのシリコン窒化膜51を形成する。また、このシリコン窒化膜51をパターニングし、ソース側及びドレイン側のセレクトゲートトランジスタが形成される領域を除き、シリコン窒化膜51にカラム方向に延在するスリットを形成する。なお、スリットの幅(ロウ方向の幅)は、200〜300nmである。
【0128】
さらに、CVD法により、シリコン窒化膜51上に厚さ約80nmのシリコン窒化膜52を形成する。このシリコン窒化膜52をRIEによりエッチングすると、シリコン窒化膜52は、シリコン窒化膜51のスリットの側壁のみに残存する。
【0129】
この後、シリコン窒化膜51,52をマスクにして、RIEによりポリシリコン膜50をエッチングすると、図23に示すように、ポリシリコン膜50には、スリット状の開口53が形成される。ここで、開口53の幅(ロウ方向の幅)は、STI構造を実現するTEOS膜49の幅(ロウ方向の幅)よりも狭くなっているため、フローティングゲートとなるポリシリコン膜45,50は、ウイング状となっている。
【0130】
なお、この後、シリコン窒化膜51,52は、除去される。
【0131】
次に、図24に示すように、ポリシリコン膜50上に絶縁膜54を形成する。この絶縁膜54は、例えば、厚さ約5nmのシリコン酸化膜、厚さ約8nmのシリコン窒化膜、厚さ約5nmのシリコン酸化膜から構成される(いわゆるONO膜)。また、例えば、CVD法により、絶縁膜54上に、約3.6×1020cm-3のn型不純物(例えば、リン)を含む厚さ約200nmのポリシリコン膜55を形成する。
【0132】
次に、図25に示すように、例えば、CVD法を用いて、ポリシリコン膜55上に、n型不純物を含んだ厚さ約100nmのポリシリコン膜56を形成する。また、例えば、CVD法を用いて、ポリシリコン膜56上に厚さ約100nmのタングステンシリサイド(WSi)膜57を形成する。続けて、CVD法により、タングステンシリサイド膜57上に厚さ約280nmのシリコン窒化膜58を形成する。また、CVD法により、シリコン窒化膜58上に厚さ約50nmのシリコン酸化膜(TEOS膜)59を形成する。
【0133】
この後、PEP(写真蝕刻工程)により、シリコン酸化膜59上にレジストパターンを形成し、このレジストパターンをマスクにしてRIEによりシリコン酸化膜59をエッチングする。また、シリコン酸化膜59をマスクにして、RIEによりシリコン窒化膜58をエッチングした後、シリコン酸化膜59は、除去される。
【0134】
次に、図26乃至図28に示すように、パターニングされたシリコン窒化膜58をマスクにして、RIEにより、タングステンシリサイド膜57、ポリシリコン膜56,55を順次エッチングする。これにより、ロウ方向に伸びるコントロールゲート電極CG0〜CG15及びセレクトゲート電極SGS(上),SGD(上)が完成する。
【0135】
ここで、セレクトゲート電極SGS(上),SGD(上)については、コンタクト領域を配置する部分が除去され、かつ、その部分においてカラム方向に90°に折り曲がったパターンで形成される。また、コンタクト領域を配置する部分においては、隣りのセレクトゲート電極SGS(上),SGD(上)についても取り除かれる。
【0136】
次に、図29乃至図33に示すように、PEPにより、コンタクト領域を配置する部分にレジストパターン90を形成する。このレジストパターン90及びシリコン窒化膜58をマスクにして、RIEにより、絶縁膜54、ポリシリコン膜50,45を順次エッチングする。これにより、ロウ方向に伸びるフローティングゲート電極FGと、セレクトゲート電極SGS(下),SGD(下)(ゲート領域及びコンタクト領域)が完成する。この後、レジストパターン90は、除去される。
【0137】
次に、図34に示すように、シリコン窒化膜58(コントロールゲート電極及びセレクトゲート)をマスクにして、セルフアラインにより、p−ウェル領域43にn型不純物(リン又はヒ素)をイオン注入し、n型拡散層61,61a,61bを形成する。なお、拡散層61aは、NANDセルユニットのソースとなり、拡散層61bは、NANDセルユニットのドレインとなる。
【0138】
また、例えば、CVD法を用いて、コントロールゲート電極CG0〜CG15、セレクトゲート電極SGS,SGD及びフローティングゲート電極FGの側壁に、スペーサとして、厚さ約60nmのシリコン窒化膜60を形成する。
【0139】
次に、図35に示すように、シリコン窒化膜60上に厚さ約1.45μmのBPSG膜62を形成する。また、CMP法を用いて、BPSG膜62を約0.4μm研磨し、BPSG膜62の表面を平坦にする。
【0140】
次に、図36乃至図42に示すように、BPSG膜62上にエッチングストッパとしてのシリコン窒化膜91を形成する。続けて、シリコン窒化膜91上にTEOS膜64を形成する。
【0141】
また、PEPによりレジストパターンを形成する。このレジストパターンをマスクにして、RIEによりTEOS膜64をエッチングし、TEOS膜64に配線溝を形成する。この時、シリコン窒化膜91は、RIEにおけるエッチングストッパとして機能する。この後、レジストパターンが除去される。
【0142】
再び、PEPによりレジストパターンを形成する。このレジストパターンをマスクにして、RIEにより、BPSG膜62、シリコン窒化膜60及びシリコン酸化膜41に、拡散層(ソース)61a、拡散層(ドレイン)61bに達するコンタクトホールS,Dを形成する。同時に、このRIEにより、第一層目のセレクトゲート電極SGS(下),SGD(下)のコンタクト領域に達するコンタクトホールSS,SDを形成する。この後、レジストパターンが除去される。
【0143】
この後、配線溝の内面及びコンタクトホールの内面に、例えば、チタンと窒化チタンの積層からなるバリアメタル65A〜65Eを形成する。また、TEOS膜64上に、配線溝及びコンタクトホールを完全に満たすタングステン膜66A〜66Eを形成する。このタングステン膜66A〜66Eを、CMP法により研磨し、配線溝及びコンタクトホール内のみに残すと、NANDセルユニットのソースに接続されるソース配線SL、NANDセルユニットのドレインに接続される配線65B,66B、ドレイン側セレクトゲート電極SGD(下)に接続される配線SDL、及びその他の配線65D,66D,SSLが形成される。
【0144】
次に、図43乃至図45に示すように、TEOS膜64上にTEOS膜92を形成する。TEOS膜92上にエッチングストッパとしてのシリコン窒化膜93を形成する。続けて、シリコン窒化膜93上にTEOS膜94を形成する。
【0145】
また、PEPによりレジストパターンを形成する。このレジストパターンをマスクにして、RIEによりTEOS膜94をエッチングし、TEOS膜94に、ビット線やダミービット線などのための配線溝を形成する。この時、シリコン窒化膜93は、RIEにおけるエッチングストッパとして機能する。この後、レジストパターンが除去される。
【0146】
再び、PEPによりレジストパターンを形成する。このレジストパターンをマスクにして、RIEにより、シリコン窒化膜93及びTEOS膜92に、配線65B,66Bに達するコンタクトホールB及びその他のコンタクトホールSS1,SS2を形成する。この後、レジストパターンが除去される。
【0147】
この後、配線溝の内面及びコンタクトホールの内面に、例えば、チタンと窒化チタンの積層からなるバリアメタル68を形成する。また、TEOS膜94上に、配線溝及びコンタクトホールを完全に満たす金属膜(例えば、アルミニウム膜)69を形成する。この金属膜69を、CMP法により研磨し、配線溝及びコンタクトホール内のみに残すと、複数のビット線BL、及びソース側セレクトゲート電極SGS(下)を配線SSLに接続するための配線95が形成される。
【0148】
なお、これらの配線上には、シリコン窒化膜からなるパッシベーション膜が形成される。
【0149】
以上の製造工程により、NAND型フラッシュEEPROMが完成する。
【0150】
【発明の効果】
以上、説明したように、本発明の不揮発性半導体メモリによれば、次のような効果を奏する。
【0151】
第一に、カラム方向に隣接する二つのセレクトゲート電極(ソース側、ドレイン側)に関し、両セレクトゲート電極のコンタクト領域は、互いに対向しないように配置されている。また、一方のセレクトゲート電極は、他方のセレクトゲート電極のコンタクト領域に対向する部分で切断されている。
【0152】
よって、カラム方向に隣接する二つのセレクトゲート電極のゲート領域(コンタクト領域以外のライン状の領域)の間隔を、コンタクト領域のサイズに関係なく狭めることができ、メモリセルアレイ部の記憶容量の増大や、メモリセルアレイ部の面積縮小などに貢献できる。
【0153】
また、複数箇所で切断されたセレクトゲート電極(第一層目)は、コンタクト領域を介して上層の配線により互いに接続される。この配線を、低抵抗材料、例えば、チタンと窒化チタンからなるバリアメタルとタングステン膜により構成すれば、セレクトゲート電極の低抵抗化にも貢献できる。
【0154】
第二に、第一層目のセレクトゲート電極に対するコンタクト領域が形成される部分においては、第二層目のセレクトゲート電極が取り除かれているが、この第二層目のセレクトゲート電極のコンタクト領域近傍のパターンは、カラム方向の長さrがセレクトゲート電極のゲート長gよりも大きくなっている(例えば、カラム方向に90°に折り曲がっている)。また、当然に、第二層目のセレクトゲート電極の直下には、第一層目のセレクトゲート電極が存在する。
【0155】
よって、第一層目のセレクトゲート電極のコンタクト領域のパターニング時に、フォトリソグラフィ工程でのレジストの合せずれが生じても、第一層目のセレクトゲート電極のコンタクト領域とゲート領域の接続箇所が狭くなることはなく、第一層目のセレクトゲート電極の抵抗値が増大しない。
【図面の簡単な説明】
【図1】本発明の第1実施の形態に関わるNAND型EEPROMの平面パターンの概略を示す図。
【図2】図1の領域XDを拡大して示す図。
【図3】図1の領域XSを拡大して示す図。
【図4】図1のNAND型EEPROMの断面を示す図。
【図5】図1のEEPROMの第1の配線層の平面パターンを示す図。
【図6】図1のEEPROMの第2の配線層の平面パターンを示す図。
【図7】本発明の第2実施の形態に関わるNAND型EEPROMの平面パターンの概略を示す図。
【図8】図7の領域XDを拡大して示す図。
【図9】図7の領域XSを拡大して示す図。
【図10】図7のEEPROMの第1の配線層の平面パターンを示す図。
【図11】図7のEEPROMの第2の配線層の平面パターンを示す図。
【図12】本発明の第3実施の形態に関わるEEPROMの第1の配線層の平面パターンを示す図。
【図13】本発明の第3実施の形態に関わるEEPROMの第2の配線層の平面パターンを示す図。
【図14】本発明の第1の効果であるセレクトゲート間の縮小について示す図。
【図15】本発明の第2の効果であるコンタクト領域の抵抗減少について示す図。
【図16】本発明に関わるEEPROMの製造方法の一工程を示す断面図。
【図17】本発明に関わるEEPROMの製造方法の一工程を示す断面図。
【図18】本発明に関わるEEPROMの製造方法の一工程を示す断面図。
【図19】本発明に関わるEEPROMの製造方法の一工程を示す断面図。
【図20】本発明に関わるEEPROMの製造方法の一工程を示す断面図。
【図21】本発明に関わるEEPROMの製造方法の一工程を示す断面図。
【図22】本発明に関わるEEPROMの製造方法の一工程を示す断面図。
【図23】本発明に関わるEEPROMの製造方法の一工程を示す断面図。
【図24】本発明に関わるEEPROMの製造方法の一工程を示す断面図。
【図25】本発明に関わるEEPROMの製造方法の一工程を示す断面図。
【図26】本発明に関わるEEPROMの製造方法の一工程を示す平面図。
【図27】本発明に関わるEEPROMの製造方法の一工程を示す平面図。
【図28】本発明に関わるEEPROMの製造方法の一工程を示す断面図。
【図29】本発明に関わるEEPROMの製造方法の一工程を示す平面図。
【図30】本発明に関わるEEPROMの製造方法の一工程を示す平面図。
【図31】本発明に関わるEEPROMの製造方法の一工程を示す断面図。
【図32】図29のXXXII−XXXII線に沿う断面図。
【図33】図30のXXXIII−XXXIII線に沿う断面図。
【図34】本発明に関わるEEPROMの製造方法の一工程を示す断面図。
【図35】本発明に関わるEEPROMの製造方法の一工程を示す断面図。
【図36】本発明に関わるEEPROMの製造方法の一工程を示す平面図。
【図37】本発明に関わるEEPROMの製造方法の一工程を示す平面図。
【図38】本発明に関わるEEPROMの製造方法の一工程を示す断面図。
【図39】図36のXXXIX−XXXIX線に沿う断面図。
【図40】図36のXL−XL線に沿う断面図。
【図41】図37のXLI−XLI線に沿う断面図。
【図42】図37のXLII−XLII線に沿う断面図。
【図43】本発明に関わるEEPROMの製造方法の一工程を示す平面図。
【図44】本発明に関わるEEPROMの製造方法の一工程を示す平面図。
【図45】本発明に関わるEEPROMの製造方法の一工程を示す断面図。
【図46】NAND型EEPROMのメモリセルアレイ部の構成を示す回路図。
【図47】NAND型EEPROMの平面パターンの概略を示す図。
【図48】図47の領域XDを拡大して示す図。
【図49】図47の領域XSを拡大して示す図。
【図50】図47のNAND型EEPROMの断面を示す図。
【図51】NAND型EEPROMの平面パターンの概略を示す図。
【図52】EEPROMの製造方法の一工程を示す平面図。
【図53】EEPROMの製造方法の一工程を示す平面図。
【図54】図52のLIV−LIV線に沿う断面図。
【図55】図52のLV−LV線に沿う断面図。
【図56】図52のLVI−LVI線に沿う断面図。
【図57】図52のLVII−LVII線に沿う断面図。
【図58】EEPROMの製造方法の一工程を示す平面図。
【図59】EEPROMの製造方法の一工程を示す平面図。
【図60】図58のLX−LX線に沿う断面図。
【図61】図58のLXI−LXI線に沿う断面図。
【図62】図58のLXII−LXII線に沿う断面図。
【図63】図58のLXIII−LXIII線に沿う断面図。
【図64】図58のLXIV−LXIV線に沿う断面図。
【図65】図59のLXV−LXV線に沿う断面図。
【図66】EEPROMの製造方法の一工程を示す平面図。
【図67】EEPROMの製造方法の一工程を示す平面図。
【図68】図66のLXVIII−LXVIII線に沿う断面図。
【図69】図66のLXIX−LXIX線に沿う断面図。
【図70】図66のLXX−LXX線に沿う断面図。
【図71】図66のLXXI−LXXI線に沿う断面図。
【図72】図66のLXXII−LXXII線に沿う断面図。
【図73】図67のLXXIII−LXXIII線に沿う断面図。
【図74】図67のLXXIV−LXXIV線に沿う断面図。
【図75】図67のLXXV−LXXV線に沿う断面図。
【図76】図67のLXXVI−LXXVI線に沿う断面図。
【図77】図67のLXXVII−LXXVII線に沿う断面図。
【図78】EEPROMの製造方法の一工程を示す平面図。
【図79】EEPROMの製造方法の一工程を示す平面図。
【図80】図78のLXXX−LXXX線に沿う断面図。
【図81】図78のLXXXI−LXXXI線に沿う断面図。
【図82】図78のLXXXII−LXXXII線に沿う断面図。
【図83】図78のLXXXIII−LXXXIII線に沿う断面図。
【図84】図79のLXXXIV−LXXXIV線に沿う断面図。
【図85】図79のLXXXV−LXXXV線に沿う断面図。
【図86】図79のLXXXVI−LXXXVI線に沿う断面図。
【図87】図79のLXXXVII−LXXXVII線に沿う断面図。
【図88】従来の第1の課題であるセレクトゲート間の距離について示す図。
【図89】従来の第1の課題であるセレクトゲート間の距離について示す図。
【図90】従来の第2の課題であるコンタクト領域の合せずれについて示す図。
【図91】従来の第2の課題であるコンタクト領域の合せずれについて示す図。
【符号の説明】
10,40 :シリコン基板、
11 :素子分離膜、
12 :n型拡散層、
12a :ソース拡散層、
12b :ドレイン拡散層、
13 :ゲート絶縁膜、
14 :フローティングゲート電極、
15 :絶縁膜(ONO膜)、
16 :ポリシリコン膜、
17 :シリコン窒化膜(マスク材)、
18A,18B :レジストパターン、
19 :BPSG膜、
20,35,91,93 :シリコン窒化膜(エッチングストッパ)、
21,34,36 :TEOS膜、
22A〜22F,37A,70A :配線溝、
23A〜23F,37B,70B :コンタクトホール、
24,26,28,30,32,38,65,68,71 :バリアメタル(Ti/TiN)、
25,27,29,31,33 :タングステン膜、
39、69,72 :金属膜、
42 :n−ウェル領域、
43 :p−ウェル領域、
44 :p−フィールド領域、
45,50,55,56,63 :ポリシリコン膜、
46,51,52,58,60 :シリコン窒化膜、
47,59 :シリコン酸化膜、
48 :トレンチ、
49 :素子分離膜(STI)、
64,92,94 :TEOS膜、
53 :スリット、
54 :絶縁膜(ONO膜)、
57 :タングステンシリサイド膜、
61 :n型拡散層、
61a :ソース拡散層、
61b :ドレイン拡散層、
62 :BPSG膜、
66,67 :タングステン膜、
95 :配線、
CG0〜CG15 :コントロールゲート電極、
SGS(下) :第一層目のソース側セレクトゲート電極、
SGD(下) :第一層目のドレイン側セレクトゲート電極、
SGS(上) :第二層目のソース側セレクトゲート電極、
SGD(上) :第二層目のドレイン側セレクトゲート電極、
S,D,SS,SD,B,SS1,SS2 :コンタクトホール、
BL0〜BLk,BLi :ビット線、
SL :ソース線。
SSL,SSL1,SSL2 :ソース側セレクトゲート電極に接続される配線、
SDL1,SDL2 :ドレイン側セレクトゲート電極に接続される配線。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a nonvolatile semiconductor memory.
[0002]
[Prior art]
Conventionally, as one of nonvolatile semiconductor memories, for example, a NAND flash EEPROM having a memory cell array portion as shown in FIG. 46 is known.
[0003]
The memory cell array portion of the NAND flash EEPROM is composed of a plurality of NAND cell units. Each NAND cell unit includes a NAND string composed of a plurality of (for example, 16) memory cells connected in series, a source-side select gate transistor connected between one end of the NAND string and the source line SL, and a NAND string And a drain side select gate transistor connected between the other end of bit line BLi and bit line BLi.
[0004]
The memory cell array part is composed of a plurality of blocks BLKj. The control gate electrodes (word lines) CG0 to CG15, the source side select gate electrode SGS and the drain side select gate electrode SGD extend in the row direction, and the bit line BLi extends in the column direction. A plurality of memory cells M0 to Mi connected to one word line constitute a unit called page PAGE.
[0005]
Normally, data for one page is read out by one read operation. The data for one page is latched by the latch circuit and then serially output to the outside of the memory chip.
[0006]
FIG. 47 schematically shows a planar pattern of the memory cell array portion of the NAND flash EEPROM. FIG. 48 shows the area XD in FIG. 47 in an enlarged manner, and FIG. 49 shows the area XS in FIG. 47 in an enlarged manner. FIG. 50 is a cross-sectional view of the memory cell array portion of the NAND flash EEPROM.
[0007]
A
[0008]
Each memory cell includes a floating gate electrode FG, control gate electrodes (word lines) CG0 to CG15, and an N-
[0009]
The control gate electrodes CG0 to CG15, the source side select gate electrodes SGS (upper), SGS (lower) and the drain side select gate electrodes SGD (upper), SGD (lower) extend in the row direction, and the bit line BLi extends in the column direction. Is growing. The bit line BLi is connected to the
[0010]
The source side and drain side select gate transistors are provided for selecting memory cells to be written and erased during data writing and erasing, respectively. For this reason, unlike the memory cell, the source side and drain side select gate transistors are configured to perform a switching operation at a certain threshold value.
[0011]
Therefore, in the source-side and drain-side select gate transistors, the control signal is directly applied to the first-layer select gate electrodes SGS (lower) and SGD (lower). Specifically, part of the second-layer select gate electrodes SGS (upper) and SGD (upper) are removed, and the removed portions include first-layer select gate electrodes SGS (lower), A contact region for the SGD (bottom) is formed. Contact holes SS and SD are formed on the contact region.
[0012]
The hatched portions in FIGS. 48 and 49 indicate portions where the first-layer select gate electrodes SGS (lower) and SGD (lower) are present.
[0013]
One contact region (contact hole SS, SD) is provided every time the select gate electrode straddles several hundred bit lines in consideration of the resistance of the select gate electrode. For example, the contact region for the first-layer select gate electrode SGS (lower) of the source-side select gate transistor is provided in common to the two first-layer select gate electrodes SGS (lower) adjacent in the column direction. The contact region for the first-layer select gate electrode SGD (lower) of the drain-side select gate transistor is separately provided on two first-layer select gate electrodes SGD (lower) adjacent in the column direction. Yes.
[0014]
With respect to the drain side select gate transistors, contact regions for two first-layer select gate electrodes SGD (lower) adjacent in the column direction may be alternately arranged so as not to face each other as shown in FIG. Alternatively, as shown in FIG. 51, they may be arranged to face each other.
[0015]
Next, a method for manufacturing a memory cell array portion of a conventional NAND flash EEPROM will be described.
[0016]
First, as shown in FIGS. 52 to 57, a field oxide film (hatched portion) 11 is formed on the
[0017]
In addition, a slit-like opening OP extending in the column direction is formed in the
[0018]
An
[0019]
Further, for example, about 3.6 × 10 6 is formed on the
[0020]
A resist
[0021]
At this time, with respect to the select gate electrodes SGS (upper) and SGD (upper), the portion corresponding to the contact region for the first-layer select gate electrode is removed. Thereafter, the resist
[0022]
Next, as shown in FIGS. 58 to 65, a resist
[0023]
At this time, the
[0024]
Thereafter, the resist
[0025]
Next, as shown in FIGS. 66 to 77, the control gate electrodes CG0 to CG15 and the select gate electrodes SGD (upper) and SGS (upper) are used as masks to form n-type impurities (in the silicon substrate 10) by self-alignment. Phosphorus or arsenic) is ion-implanted to form n-type diffusion layers 12, 12a, 12b. The
[0026]
Further, a
[0027]
Further, a
[0028]
[0029]
Thereafter,
[0030]
Next, as shown in FIGS. 78 to 87, a
[0031]
[0032]
Thereafter,
[0033]
The
[0034]
The NAND flash EEPROM is completed through the above manufacturing process.
[0035]
[Problems to be solved by the invention]
As described above, the select gate transistors on the source side and the drain side in the NAND cell unit have the select gate electrodes SGS (lower) and SGD (lower) of the first layer and the select gate electrode SGS (lower) of the second layer, respectively. Top), SGD (top). Further, a part of the second-layer select gate electrodes SGS (upper) and SGD (upper) is removed, and the portions are contact regions for the first-layer select gate electrodes SGS (lower) and SGD (lower). It has become.
[0036]
That is, what actually functions as the select gate electrode of the select gate transistor is the first-layer select gate electrodes SGS (lower) and SGD (lower), and the contact region is the first-layer select gate electrode. In consideration of the resistance of SGS (lower) and SGD (lower), a plurality of locations (one for every several hundred bit lines) are set.
[0037]
The size of the contact region is determined in consideration of misalignment of contact holes formed in the photolithography process on the contact region. In general, when a contact hole misalignment margin is included in the size of the contact hole, the length of the contact region in the column direction is larger than the gate length g of the select gate electrodes SGS (lower) and SGD (lower).
[0038]
88 and 89 show two examples regarding the arrangement of the contact region with respect to the first-layer select gate electrode on the drain side. Here, the minimum width that can be processed in the photolithography process is n (for example, the interval between the control gate electrodes is set to n).
[0039]
In the case of the example in FIG. 88, the length of the portion where the contact region protrudes from the gate region (line region other than the contact region) of the select gate electrode SGD (lower) is h, and the first layer adjacent in the column direction If the distance between the contact regions of the first select gate electrode SGD (lower) is k, k = n, and the distance between the gate regions of the first select gate electrode SGD (lower) adjacent in the column direction. Becomes k + 2h.
[0040]
In the example of FIG. 89, the length of the portion of the contact region protruding from the gate region of the select gate electrode SGD (lower) is h, and the first layer select gate electrode SGD (lower) adjacent in the column direction is When the minimum interval is m, n <m, and the interval between the gate regions of the first-layer select gate electrode SGD (lower) adjacent in the column direction is m + h.
[0041]
Note that m is larger than n because the misalignment of the second-layer select gate electrode SGD (upper), the contact region of the first-layer select gate electrode SGD (lower), and the select adjacent thereto. This is because misalignment of the gate electrode SGD (upper) must be taken into consideration.
[0042]
In any example, the interval between select gate electrodes (portions other than the contact region) adjacent in the column direction is larger than the minimum width n that can be processed in the photolithography process. This hinders an increase in the storage capacity of the memory cell array part (when the area is fixed) and a reduction in the area of the memory cell array part (when the storage capacity is fixed).
[0043]
As shown in FIGS. 90 and 91, if a misalignment of the resist occurs in the photolithography process during patterning of the contact region of the first-layer select gate electrode SGD (lower), the first-layer select A connection portion (indicated by a thick line) between the contact region of the gate electrode SGD (lower) and the gate region is narrowed, and the resistance of the first-layer select gate electrode SGD (lower) is increased.
[0044]
The present invention has been made to solve the above-described drawbacks, and an object of the present invention is to reduce the interval between the gate regions (line-shaped portions) of the select gate electrode of the select gate transistor regardless of the size of the contact region. It is to come up with a pattern that can.
[0045]
Another object of the present invention is not to increase the resistance of the first-layer select gate electrode even if a resist misalignment occurs in the photolithography process during patterning of the contact region for the first-layer select gate electrode. To come up with a pattern like this.
[0046]
[Means for Solving the Problems]
The nonvolatile semiconductor memory according to the present invention includes a plurality of memory cells connected in series along a predetermined direction on a semiconductor substrate, and a pair of select gate transistors connected to both ends of each of the memory cells. First and second NAND cell units disposed adjacent to each other in a direction, wherein the first and second NAND cell units share a drain diffusion layer or a source diffusion layer, and the first NAND cell unit includes The first select gate electrode of the select gate transistor on the drain diffusion layer side or the source diffusion layer side and the second select gate electrode of the select gate transistor in the second NAND cell unit adjacent to the first select gate electrode are respectively Provided on the semiconductor substrate via a gate insulating film, A first conductive layer extending in a crossing direction intersecting the first conductive layer, and a second conductive layer on the first conductive layer, wherein the first conductive layer of the first and second select gate electrodes is the first conductive layer. A plurality of contact regions for one conductive layer, and the second conductive layer of the first and second select gate electrodes is removed on the plurality of contact regions, and the first conductive layer of the first select gate electrode And the contact region of the second select gate electrode with respect to the first conductive layer are arranged so as not to face each other, and the width of the contact region of the first select gate electrode with respect to the first conductive layer in the predetermined direction is: The contact width of the second select gate electrode with respect to the first conductive layer is wider than the width of the first select gate electrode except the contact region in the predetermined direction. A width of the region in the predetermined direction is wider than a width of the second select gate electrode except the contact region in the predetermined direction, and a portion of the first select gate electrode facing the contact region with respect to the first conductive layer The first and second conductive layers of the second select gate electrode are removed, and the first and second first gate electrodes of the first select gate electrode at portions of the second select gate electrode facing the contact region with respect to the first conductive layer are removed. The conductive layer is removed, and the first conductive layer of the first select gate electrode is an upper layer than the second conductive layer via the contact region of the first conductive layer, and the NAND cell unit on the first select gate electrode side The first conductive layer of the second select gate electrode is connected to a first wiring disposed on the memory cell in the memory cell, The first conductive layer And a second wiring disposed on the memory cell in the NAND cell unit on the second select gate electrode side above the second conductive layer through the contact region.
[0058]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, the nonvolatile semiconductor memory of the present invention will be described in detail with reference to the drawings.
[0059]
FIG. 1 schematically shows a planar pattern of a memory cell array portion of a NAND flash EEPROM according to the first embodiment of the present invention. FIG. 2 shows the area XD in FIG. 1 in an enlarged manner, and FIG. 3 shows the area XS in FIG. 1 in an enlarged manner. FIG. 4 is a cross-sectional view of the memory cell array portion of the NAND flash EEPROM of FIG.
[0060]
5 shows a plane pattern of the first wiring layer formed on the NAND cell unit, and FIG. 6 shows a plane pattern of the second wiring layer formed on the first wiring layer in FIG. Is shown.
[0061]
An
[0062]
Each memory cell has a floating gate electrode FG, control gate electrodes (word lines) CG0 to CG15, and an N-
[0063]
The source side select gate transistor has select gate electrodes SGS (upper) and SGS (lower) and N-type diffusion layers 61 and 61a. The select gate electrode SGS (lower) is composed of
[0064]
The drain side select gate transistor also includes select gate electrodes SGD (upper) and SGD (lower) and N-type diffusion layers 61 and 61b. The select gate electrode SGS (lower) is composed of
[0065]
The control gate electrodes (word lines) CG0 to CG15, the source side select gate electrodes SGS (upper), SGS (lower) and the drain side select gate electrodes SGD (upper), SGD (lower) extend in the row direction, and the bit line BL0 ~ BLk extends in the column direction.
[0066]
For example, the bit lines BL0 to BLk are formed of a laminated film of a
[0067]
The dummy bit line DUMMY is provided in order to make the capacitance between the bit lines BL0 to BLk uniform, and is not actually used.
[0068]
The source line SL is connected to the diffusion layer (source) 61a of the NAND cell unit. The source line SL is composed of, for example, a laminated film of a barrier metal 65 (65B) and a tungsten film 66 (66A) made of titanium and titanium nitride.
[0069]
The source side and drain side select gate transistors are provided for selecting memory cells to be written and erased during data writing and erasing, respectively. For this reason, unlike the memory cell, the source side and drain side select gate transistors are configured to perform a switching operation at a certain threshold value.
[0070]
Therefore, in the source-side and drain-side select gate transistors, the control signal is directly applied to the first-layer select gate electrodes SGS (lower) and SGD (lower). Specifically, part of the second-layer select gate electrodes SGS (upper) and SGD (upper) are removed, and the removed portions include first-layer select gate electrodes SGS (lower), A contact region for the SGD (bottom) is formed. Contact holes SS and SD are formed on the contact region.
[0071]
The hatched portions in FIGS. 2 and 3 indicate portions where the first-layer select gate electrodes SGS (lower) and SGD (lower) are present.
[0072]
One contact region (contact hole SS, SD) is provided every time the select gate electrode straddles several hundred bit lines in consideration of the resistance of the select gate electrode. For example, the contact region for the first-layer select gate electrode SGS (lower) of the source-side select gate transistor is provided in common to the two first-layer select gate electrodes SGS (lower) adjacent in the column direction. The contact region for the first-layer select gate electrode SGD (lower) of the drain-side select gate transistor is separately provided on two first-layer select gate electrodes SGD (lower) adjacent in the column direction. Yes.
[0073]
Regarding the drain-side select gate transistor, the contact regions for the two first-layer select gate electrodes SGD (lower) adjacent in the column direction do not face each other (that is, the contact regions of both select gate electrodes SGD (lower)) Are arranged alternately so that they do not touch.
[0074]
Here, the important point regarding the drain side select gate transistor is that of the two select gate electrodes SGD (lower) adjacent to each other in the column direction, the other of the portions facing the contact region for one select gate electrode SGD (lower) The select gate electrodes SGD (upper) and SGD (lower) are removed. Thereby, even if the interval between the select gate electrodes SGD (lower) is narrowed, the contact region for one select gate electrode SGD (lower) is in contact with the other select gate electrodes SGD (upper) and SGD (lower). There is no.
[0075]
That is, according to this example, one select gate electrode SGD (upper), SGD (lower) is cut at a portion facing the contact region with respect to the other select gate electrode SGD (lower).
[0076]
Therefore, the cut select gate electrodes SGD (lower) are electrically connected by the upper wiring SDL1 or the wiring SDL2. The wirings SDL1 and SDL2 are formed in the same layer as the layer where the source line SL is formed, and are composed of, for example, a barrier metal 65 (65C) made of titanium and titanium nitride and a tungsten film 66 (66C).
[0077]
On the other hand, the contact region for the two select gate electrodes SGS (lower) adjacent in the column direction of the source side select gate transistor is commonly connected to the wiring SSL via the
[0078]
The
[0079]
FIG. 7 schematically shows a planar pattern of the memory cell array portion of the NAND flash EEPROM according to the second embodiment of the present invention. 8 shows the area XD in FIG. 7 in an enlarged manner, and FIG. 9 shows the area XS in FIG. 7 in an enlarged manner.
[0080]
Further, FIG. 10 shows a plane pattern of the first wiring layer formed on the NAND cell unit, and FIG. 11 shows a plane pattern of the second wiring layer formed on the first wiring layer in FIG. Is shown.
[0081]
Note that the cross section of the memory cell array portion of the NAND flash EEPROM of FIG. 7 is the same as that of FIG.
[0082]
An
[0083]
Each memory cell has a floating gate electrode FG, control gate electrodes (word lines) CG0 to CG15, and an N-
[0084]
The source side select gate transistor has select gate electrodes SGS (upper) and SGS (lower) and N-type diffusion layers 61 and 61a. The select gate electrode SGS (lower) is composed of
[0085]
The drain side select gate transistor also includes select gate electrodes SGD (upper) and SGD (lower) and N-type diffusion layers 61 and 61b. The select gate electrode SGS (lower) is composed of
[0086]
The control gate electrodes (word lines) CG0 to CG15, the source side select gate electrodes SGS (upper), SGS (lower) and the drain side select gate electrodes SGD (upper), SGD (lower) extend in the row direction, and the bit line BL0 ~ BLk extends in the column direction.
[0087]
For example, the bit lines BL0 to BLk are formed of a laminated film of a
[0088]
The dummy bit line DUMMY is provided in order to make the capacitance between the bit lines BL0 to BLk uniform, and is not actually used.
[0089]
The source line SL is connected to the diffusion layer (source) 61a of the NAND cell unit. The source line SL is composed of a laminated film of a barrier metal 65 (65A) and a tungsten film 66 (66A) made of, for example, titanium and titanium nitride.
[0090]
The source side and drain side select gate transistors are provided for selecting memory cells to be written and erased during data writing and erasing, respectively. For this reason, unlike the memory cell, the source side and drain side select gate transistors are configured to perform a switching operation at a certain threshold value.
[0091]
Therefore, in the source-side and drain-side select gate transistors, the control signal is directly applied to the first-layer select gate electrodes SGS (lower) and SGD (lower). Specifically, part of the second-layer select gate electrodes SGS (upper) and SGD (upper) are removed, and the removed portions include first-layer select gate electrodes SGS (lower), A contact region for the SGD (bottom) is formed. Contact holes SS and SD are formed on the contact region.
[0092]
The hatched portions in FIGS. 8 and 9 indicate portions where the first-layer select gate electrodes SGS (lower) and SGD (lower) are present.
[0093]
One contact region (contact hole SS, SD) is provided every time the select gate electrode straddles several hundred bit lines in consideration of the resistance of the select gate electrode. Also, the contact region for the first-layer select gate electrode SGS (lower) of the source-side select gate transistor is different from the first embodiment described above in that the two first-layer select adjacent to the column direction are selected. Separately provided on the gate electrode SGS (lower), the contact region for the first-layer select gate electrode SGD (lower) of the drain side select gate transistor is also connected to the two select gate electrodes SGD (lower) adjacent in the column direction. It is provided separately.
[0094]
Regarding the drain-side select gate transistor, the contact regions for the two first-layer select gate electrodes SGD (lower) adjacent in the column direction do not face each other (that is, the contact regions of both select gate electrodes SGD (lower)) Are arranged alternately so that they do not overlap.
[0095]
Similarly, with respect to the source side select gate transistor, the contact regions for the two first-layer select gate electrodes SGS (lower) adjacent in the column direction are also not opposed to each other (that is, both select gate electrodes SGS (lower)). Are arranged alternately so that the contact areas do not overlap.
[0096]
In addition, regarding the drain side select gate transistor, of the two select gate electrodes SGD (lower) adjacent in the column direction, the other select gate electrode SGD ( Top), SGD (bottom) is removed. As a result, even if the distance between the select gate electrodes SGD (lower) becomes narrow, the contact region for one select gate electrode SGD (lower) contacts the other select gate electrodes SGD (upper) and SGD (lower). There is no.
[0097]
Further, regarding the source side select gate transistor, of the two select gate electrodes SGS (lower) adjacent in the column direction, the other select gate electrode SGS ( Top), SGS (bottom) are removed. As a result, even if the distance between the select gate electrodes SGS (lower) is reduced, the contact region for one select gate electrode SGS (lower) is in contact with the other select gate electrodes SGS (upper) and SGS (lower). There is no.
[0098]
Thus, in this example, the source-side and drain-side select gate electrodes are cut at predetermined positions, respectively.
[0099]
The drain-side select gate electrode cut in this way is electrically connected by the upper layer wiring SDL1 or SDL2. The wirings SDL1 and SDL2 are formed in the same layer as the layer where the source line SL is formed, and are composed of, for example, a barrier metal 65 (65C) made of titanium and titanium nitride and a tungsten film 66 (66C).
[0100]
On the other hand, the contact region for the two select gate electrodes SGS (lower) adjacent in the column direction of the source side select gate transistor is commonly connected to the wiring SSL via the
[0101]
The
[0102]
12 and 13 show a memory cell array portion of a NAND flash EEPROM according to the third embodiment of the present invention. This example is a modification of the above-described second embodiment, FIG. 12 is a modification of the planar pattern of the first wiring layer of FIG. 10, and FIG. 13 is the second wiring of FIG. It is a modification of the plane pattern of a layer.
[0103]
The cross section of the memory cell array portion of the NAND flash EEPROM of this example is the same as that in FIG.
[0104]
Of the two select gate electrodes SGS (upper) and SGS (lower) adjacent in the column direction with respect to the source side select gate transistor, one select gate electrode SGS (upper) and SGS (lower) is the other select gate electrode. It is cut at a portion facing the contact region of SGS (bottom).
[0105]
In addition, the cut select gate electrode SGS (lower) is electrically connected by an upper layer wiring SSL1 or SSL2 via a contact region. That is, in this example, unlike the second embodiment described above, two select gate electrodes SGS (upper) and SGS (lower) adjacent in the column direction are connected to different wirings SSL1 and SSL2, respectively.
[0106]
As a result, in this example, it is possible to control on / off of the select gate transistors on the source side and the drain side of the NAND cell unit for each block.
[0107]
The wirings SSL1 and SSL2 are formed in the same layer as the layer where the source line SL is formed, and are composed of, for example, a barrier metal 65 (65E) made of titanium and titanium nitride and a tungsten film 66 (66E).
[0108]
According to the pattern of the memory cell array portion of the NAND flash EEPROM according to the first to third embodiments described above, first, regarding two select gate electrodes adjacent in the column direction, the contact region of both select gate electrodes. Are arranged so as not to face each other. One select gate electrode is cut at a portion facing the contact region of the other select gate electrode.
[0109]
Therefore, the interval between the gate regions (line regions other than the contact region) of the two select gate electrodes adjacent in the column direction can be narrowed regardless of the size of the contact region.
[0110]
Specifically, as shown in FIG. 14, the minimum width that can be processed in the photolithography process is n (for example, the interval between the control gate electrodes is set to n), and the contact region is a select gate electrode SGD ( If the length of the portion protruding from the lower gate region in the column direction is h and the distance between the contact region of the select gate electrode SGD (lower) and the control gate electrode CG0 adjacent thereto is m, it is adjacent in the column direction. In principle, the distance p between the gate regions of the two select gate electrodes can be reduced to the minimum value n regardless of the size of the contact region (however, it is necessary to satisfy n <m).
[0111]
As a result, the size of the memory cell array portion in the column direction can be reduced by 9 to 10% compared to the conventional case, the storage capacity of the memory cell array portion is increased (when the area is fixed), and the area of the memory cell array portion is reduced. (When the storage capacity is fixed).
[0112]
The select gate electrodes (first layer) cut at a plurality of locations are connected to each other by an upper layer wiring through a contact region. If this wiring is made of a low-resistance material, for example, a barrier metal made of titanium and titanium nitride and a tungsten film, it can contribute to lowering the resistance of the select gate electrode.
[0113]
Second, in the portion where the contact region for the first layer select gate electrode is formed, the second layer select gate electrode is removed. In the pattern in the vicinity, the length r in the column direction is larger than the gate length g of the select gate electrode (for example, it is bent at 90 ° in the column direction). Naturally, the first-layer select gate electrode exists immediately below the second-layer select gate electrode.
[0114]
Therefore, for example, as shown in FIG. 15, even when resist misalignment occurs in the photolithography process during the patterning of the contact region of the first-layer select gate electrode, the contact of the first-layer select gate electrode The connection portion (indicated by a thick line) between the region and the gate region is not narrowed, and the resistance value of the first-layer select gate electrode does not increase.
[0115]
Next, a manufacturing method of the memory cell array part of the NAND flash EEPROM described above will be described.
[0116]
First, as shown in FIG. 16, a
[0117]
Next, as shown in FIG. 17, n-type impurities (for example, phosphorus (P)) are ion-implanted into the
[0118]
Further, a p-
[0119]
In the p-
[0120]
Next, as shown in FIG. 18, thermal oxidation is performed in an oxygen atmosphere at a temperature of about 750 ° C. to form a
[0121]
Thereafter, a
[0122]
Next, as shown in FIG. 19, a resist pattern is formed on the
[0123]
Thereafter, the
[0124]
Next, as shown in FIG. 20, a
[0125]
Since the
[0126]
Next, as shown in FIG. 21, an n-type impurity (for example, phosphorus) is added to the
[0127]
Next, as shown in FIG. 22, a
[0128]
Further, a
[0129]
Thereafter, when the
[0130]
Thereafter, the
[0131]
Next, as shown in FIG. 24, an insulating
[0132]
Next, as shown in FIG. 25, a
[0133]
Thereafter, a resist pattern is formed on the
[0134]
Next, as shown in FIGS. 26 to 28, the
[0135]
Here, the select gate electrodes SGS (upper) and SGD (upper) are formed in a pattern in which the part where the contact region is arranged is removed and the part is bent at 90 ° in the column direction. Further, in the portion where the contact region is disposed, the adjacent select gate electrodes SGS (upper) and SGD (upper) are also removed.
[0136]
Next, as shown in FIGS. 29 to 33, a resist
[0137]
Next, as shown in FIG. 34, n-type impurities (phosphorus or arsenic) are ion-implanted into the p-
[0138]
Further, for example, a
[0139]
Next, as shown in FIG. 35, a
[0140]
Next, as shown in FIGS. 36 to 42, a
[0141]
Further, a resist pattern is formed by PEP. Using this resist pattern as a mask, the
[0142]
Again, a resist pattern is formed by PEP. Using this resist pattern as a mask, contact holes S and D reaching the diffusion layer (source) 61a and the diffusion layer (drain) 61b are formed in the
[0143]
Thereafter,
[0144]
Next, as shown in FIGS. 43 to 45, a
[0145]
Further, a resist pattern is formed by PEP. Using this resist pattern as a mask, the
[0146]
Again, a resist pattern is formed by PEP. Using this resist pattern as a mask, contact holes B reaching the
[0147]
Thereafter, a
[0148]
A passivation film made of a silicon nitride film is formed on these wirings.
[0149]
The NAND flash EEPROM is completed through the above manufacturing process.
[0150]
【The invention's effect】
As described above, the nonvolatile semiconductor memory of the present invention has the following effects.
[0151]
First, regarding two select gate electrodes (source side and drain side) adjacent in the column direction, the contact regions of both select gate electrodes are arranged so as not to face each other. One select gate electrode is cut at a portion facing the contact region of the other select gate electrode.
[0152]
Therefore, the interval between the gate regions (line regions other than the contact regions) of the two select gate electrodes adjacent in the column direction can be narrowed regardless of the size of the contact regions, and the storage capacity of the memory cell array portion can be increased. This can contribute to reducing the area of the memory cell array portion.
[0153]
The select gate electrodes (first layer) cut at a plurality of locations are connected to each other by an upper layer wiring through a contact region. If this wiring is made of a low-resistance material, for example, a barrier metal made of titanium and titanium nitride and a tungsten film, it can contribute to lowering the resistance of the select gate electrode.
[0154]
Second, in the portion where the contact region for the first layer select gate electrode is formed, the second layer select gate electrode is removed. In the neighboring pattern, the length r in the column direction is larger than the gate length g of the select gate electrode (for example, it is bent at 90 ° in the column direction). Naturally, the first-layer select gate electrode exists immediately below the second-layer select gate electrode.
[0155]
Therefore, even when resist misalignment occurs in the photolithography process during patterning of the contact region of the first-layer select gate electrode, the connection area between the contact region of the first-layer select gate electrode and the gate region is narrow. The resistance value of the select gate electrode of the first layer does not increase.
[Brief description of the drawings]
FIG. 1 is a diagram showing an outline of a plane pattern of a NAND type EEPROM according to a first embodiment of the present invention.
FIG. 2 is an enlarged view showing a region XD in FIG.
FIG. 3 is an enlarged view showing a region XS in FIG. 1;
4 is a cross-sectional view of the NAND type EEPROM of FIG. 1;
FIG. 5 is a view showing a planar pattern of a first wiring layer of the EEPROM of FIG. 1;
6 is a view showing a planar pattern of a second wiring layer of the EEPROM of FIG. 1; FIG.
FIG. 7 is a diagram showing an outline of a planar pattern of a NAND-type EEPROM according to a second embodiment of the present invention.
8 is an enlarged view showing a region XD in FIG.
9 is an enlarged view showing a region XS in FIG.
10 is a diagram showing a planar pattern of a first wiring layer of the EEPROM of FIG. 7;
11 is a view showing a planar pattern of a second wiring layer of the EEPROM of FIG. 7;
FIG. 12 is a diagram showing a planar pattern of a first wiring layer of an EEPROM according to the third embodiment of the present invention.
FIG. 13 is a diagram showing a planar pattern of a second wiring layer of an EEPROM according to the third embodiment of the present invention.
FIG. 14 is a diagram showing reduction between select gates, which is the first effect of the present invention.
FIG. 15 is a diagram showing a decrease in resistance of a contact region, which is a second effect of the present invention.
FIG. 16 is a cross-sectional view showing one step of a method for manufacturing an EEPROM according to the present invention.
FIG. 17 is a cross-sectional view showing one step of a method for manufacturing an EEPROM according to the present invention.
FIG. 18 is a cross-sectional view showing one step of a method for manufacturing an EEPROM according to the present invention.
FIG. 19 is a cross-sectional view showing one step of a method for manufacturing an EEPROM according to the present invention.
FIG. 20 is a cross-sectional view showing one step of a method for manufacturing an EEPROM according to the present invention.
FIG. 21 is a cross-sectional view showing one step of a method for manufacturing an EEPROM according to the present invention.
FIG. 22 is a sectional view showing one step of a method for manufacturing an EEPROM according to the present invention.
FIG. 23 is a cross-sectional view showing one step of a method for manufacturing an EEPROM according to the present invention.
FIG. 24 is a cross-sectional view showing one step of a method for manufacturing an EEPROM according to the present invention.
FIG. 25 is a cross-sectional view showing one step of a method for manufacturing an EEPROM according to the present invention.
FIG. 26 is a plan view showing one step in a method of manufacturing an EEPROM according to the present invention.
FIG. 27 is a plan view showing one step in a method for manufacturing an EEPROM according to the present invention;
FIG. 28 is a cross-sectional view showing one step of a method for manufacturing an EEPROM according to the present invention.
FIG. 29 is a plan view showing one step in a method of manufacturing an EEPROM according to the present invention.
30 is a plan view showing one step in a method for manufacturing an EEPROM according to the present invention. FIG.
FIG. 31 is a cross-sectional view showing one step of a method for manufacturing an EEPROM according to the present invention.
32 is a sectional view taken along line XXXII-XXXII in FIG. 29. FIG.
33 is a sectional view taken along line XXXIII-XXXIII in FIG.
34 is a cross-sectional view showing one step of a method for manufacturing an EEPROM according to the present invention. FIG.
FIG. 35 is a cross-sectional view showing one step of a method for manufacturing an EEPROM according to the present invention.
36 is a plan view showing one step in a method for manufacturing an EEPROM according to the present invention. FIG.
FIG. 37 is a plan view showing one step in a method for manufacturing an EEPROM according to the present invention.
FIG. 38 is a cross-sectional view showing one step of a method for manufacturing an EEPROM according to the present invention.
FIG. 39 is a cross-sectional view taken along line XXXIX-XXXIX in FIG. 36;
40 is a sectional view taken along line XL-XL in FIG. 36. FIG.
41 is a sectional view taken along line XLI-XLI in FIG.
42 is a sectional view taken along line XLII-XLII in FIG. 37. FIG.
43 is a plan view showing one step in a method for manufacturing an EEPROM according to the present invention. FIG.
44 is a plan view showing one step in a method for manufacturing an EEPROM according to the present invention. FIG.
FIG. 45 is a cross-sectional view showing one step of a method for manufacturing an EEPROM according to the present invention.
FIG. 46 is a circuit diagram showing a configuration of a memory cell array portion of a NAND type EEPROM;
47 is a diagram showing an outline of a planar pattern of a NAND type EEPROM. FIG.
48 is an enlarged view showing a region XD in FIG. 47. FIG.
49 is an enlarged view showing a region XS in FIG. 47. FIG.
50 is a view showing a cross section of the NAND-type EEPROM shown in FIG. 47;
FIG. 51 is a diagram showing an outline of a planar pattern of a NAND type EEPROM;
52 is a plan view showing one step in a method for manufacturing an EEPROM. FIG.
FIG. 53 is a plan view showing one step in a method for manufacturing an EEPROM.
54 is a sectional view taken along the line LIV-LIV in FIG. 52. FIG.
55 is a sectional view taken along line LV-LV in FIG.
56 is a sectional view taken along line LVI-LVI in FIG. 52;
57 is a cross-sectional view taken along line LVII-LVII in FIG. 52. FIG.
FIG. 58 is a plan view showing one step in a method for manufacturing an EEPROM.
FIG. 59 is a plan view showing one step in a method for manufacturing an EEPROM.
60 is a sectional view taken along line LX-LX in FIG. 58. FIG.
61 is a sectional view taken along line LXI-LXI in FIG. 58. FIG.
62 is a sectional view taken along line LXII-LXII in FIG. 58;
63 is a sectional view taken along line LXIII-LXIII in FIG. 58. FIG.
64 is a sectional view taken along line LXIV-LXIV in FIG.
65 is a sectional view taken along line LXV-LXV in FIG. 59. FIG.
66 is a plan view showing one step in a method for manufacturing an EEPROM. FIG.
67 is a plan view showing one step in a method for manufacturing an EEPROM. FIG.
68 is a sectional view taken along line LXVIII-LXVIII in FIG. 66. FIG.
69 is a sectional view taken along line LXIX-LXIX in FIG. 66;
70 is a sectional view taken along line LXX-LXX in FIG. 66. FIG.
71 is a sectional view taken along line LXXI-LXXI in FIG. 66. FIG.
72 is a cross-sectional view taken along the line LXXII-LXXII in FIG. 66;
73 is a sectional view taken along line LXXIII-LXXIII in FIG. 67. FIG.
74 is a cross-sectional view taken along line LXXIV-LXXIV in FIG. 67;
75 is a cross-sectional view taken along line LXXV-LXXV in FIG. 67;
76 is a sectional view taken along line LXXVI-LXXVI in FIG. 67. FIG.
77 is a sectional view taken along line LXXVII-LXXVII in FIG. 67. FIG.
78 is a plan view showing one step in a method for manufacturing an EEPROM. FIG.
FIG. 79 is a plan view showing one step in a method for manufacturing an EEPROM.
80 is a cross-sectional view taken along line LXXX-LXXX in FIG. 78.
81 is a sectional view taken along line LXXXI-LXXXI in FIG. 78. FIG.
82 is a cross-sectional view taken along line LXXXII-LXXXII in FIG. 78.
83 is a sectional view taken along line LXXXIII-LXXXIII in FIG. 78. FIG.
84 is a sectional view taken along line LXXXIV-LXXXIV in FIG. 79;
85 is a cross-sectional view taken along line LXXXV-LXXXV in FIG. 79;
86 is a sectional view taken along line LXXXVI-LXXXVI in FIG. 79;
87 is a cross-sectional view taken along line LXXXVII-LXXXVII in FIG. 79;
FIG. 88 is a diagram showing a distance between select gates as a first conventional problem.
FIG. 89 is a diagram showing a distance between select gates as a first conventional problem.
FIG. 90 is a diagram showing misalignment of a contact region as a second conventional problem.
FIG. 91 is a view showing misalignment of a contact region as a second conventional problem.
[Explanation of symbols]
10, 40: silicon substrate,
11: element isolation film,
12: n-type diffusion layer,
12a: source diffusion layer,
12b: drain diffusion layer,
13: Gate insulating film,
14: floating gate electrode,
15: Insulating film (ONO film),
16: Polysilicon film,
17: Silicon nitride film (mask material),
18A, 18B: resist pattern,
19: BPSG film,
20, 35, 91, 93: silicon nitride film (etching stopper),
21, 34, 36: TEOS film,
22A-22F, 37A, 70A: wiring groove,
23A-23F, 37B, 70B: contact holes,
24, 26, 28, 30, 32, 38, 65, 68, 71: barrier metal (Ti / TiN),
25, 27, 29, 31, 33: tungsten film,
39, 69, 72: metal film,
42: n-well region,
43: p-well region,
44: p-field region,
45, 50, 55, 56, 63: polysilicon film,
46, 51, 52, 58, 60: silicon nitride film,
47, 59: silicon oxide film,
48: Trench,
49: Element isolation film (STI),
64, 92, 94: TEOS film,
53: slit,
54: Insulating film (ONO film),
57: Tungsten silicide film,
61: n-type diffusion layer,
61a: source diffusion layer,
61b: drain diffusion layer,
62: BPSG film,
66, 67: tungsten film,
95: Wiring,
CG0 to CG15: control gate electrodes,
SGS (bottom): source-side select gate electrode of the first layer,
SGD (bottom): drain-side select gate electrode of the first layer,
SGS (upper): second layer source side select gate electrode,
SGD (upper): drain-side select gate electrode of the second layer,
S, D, SS, SD, B, SS1, SS2: contact hole,
BL0 to BLk, BLi: bit lines
SL: Source line.
SSL, SSL1, SSL2: wiring connected to the source side select gate electrode,
SDL1, SDL2: wirings connected to the drain side select gate electrode.
Claims (5)
前記第1NANDセルユニット内の前記ドレイン拡散層側又はソース拡散層側のセレクトゲートトランジスタの第1セレクトゲート電極、及び、この第1セレクトゲート電極に隣接する前記第2NANDセルユニット内のセレクトゲートトランジスタの第2セレクトゲート電極は、それぞれ、前記半導体基板上にゲート絶縁膜を介して設けられ、前記所定方向に交差する交差方向に延出する第1導電層と、前記第1導電層上の第2導電層とから構成され、
前記第1及び第2セレクトゲート電極の前記第1導電層は、前記第1導電層に対する複数のコンタクト領域を有し、前記第1及び第2セレクトゲート電極の前記第2導電層は、前記複数のコンタクト領域上で取り除かれ、
前記第1セレクトゲート電極の第1導電層に対するコンタクト領域と前記第2セレクトゲート電極の第1導電層に対するコンタクト領域は、互いに対向しないように配置され、
前記第1セレクトゲート電極の第1導電層に対するコンタクト領域の前記所定方向の幅は、前記第1セレクトゲート電極の前記コンタクト領域を除く部分の前記所定方向の幅よりも広く、前記第2セレクトゲート電極の第1導電層に対するコンタクト領域の前記所定方向の幅は、前記第2セレクトゲート電極の前記コンタクト領域を除く部分の前記所定方向の幅よりも広く、
前記第1セレクトゲート電極の第1導電層に対するコンタクト領域に対向する部分の前記第2セレクトゲート電極の第1及び第2導電層が取り除かれ、前記第2セレクトゲート電極の第1導電層に対するコンタクト領域に対向する部分の前記第1セレクトゲート電極の第1及び第2導電層が取り除かれ、
前記第1セレクトゲート電極の第1導電層は、前記第1導電層のコンタクト領域を介して前記第2導電層よりも上層で前記第1セレクトゲート電極側のNANDセルユニット内のメモリセル上に配置される第1配線に接続され、前記第2セレクトゲート電極の第1導電層は、前記第1導電層のコンタクト領域を介して前記第2導電層よりも上層で前記第2セレクトゲート電極側のNANDセルユニット内のメモリセル上に配置される第2配線に接続される
ことを特徴とする不揮発性半導体メモリ。A plurality of memory cells connected in series along a predetermined direction on a semiconductor substrate and a pair of select gate transistors connected one by one to both ends thereof are arranged adjacent to each other in the predetermined direction. A non-volatile semiconductor memory having first and second NAND cell units, wherein the first and second NAND cell units share a drain diffusion layer or a source diffusion layer;
The first select gate electrode of the select gate transistor on the drain diffusion layer side or the source diffusion layer side in the first NAND cell unit, and the select gate transistor in the second NAND cell unit adjacent to the first select gate electrode Each of the second select gate electrodes is provided on the semiconductor substrate via a gate insulating film, and extends in a crossing direction intersecting the predetermined direction, and a second conductive layer on the first conductive layer. Composed of a conductive layer,
The first conductive layer of the first and second select gate electrodes has a plurality of contact regions with respect to the first conductive layer, and the second conductive layer of the first and second select gate electrodes is the plurality of contact regions. Removed on the contact area of
The contact region for the first conductive layer of the first select gate electrode and the contact region for the first conductive layer of the second select gate electrode are disposed so as not to face each other,
The width of the contact region of the first select gate electrode with respect to the first conductive layer in the predetermined direction is wider than the width of the portion of the first select gate electrode except the contact region in the predetermined direction. The width in the predetermined direction of the contact region with respect to the first conductive layer of the electrode is wider than the width in the predetermined direction of the portion excluding the contact region of the second select gate electrode,
The first and second conductive layers of the second select gate electrode in a portion opposite to the contact region of the first select gate electrode with respect to the first conductive layer are removed, and the contact of the second select gate electrode with the first conductive layer is removed. The first and second conductive layers of the first select gate electrode in a portion facing the region are removed;
The first conductive layer of the first select gate electrode is above the second conductive layer and above the memory cell in the NAND cell unit on the first select gate electrode side through the contact region of the first conductive layer. The first conductive layer of the second select gate electrode is connected to the first wiring disposed, and the second select gate electrode side is higher than the second conductive layer through the contact region of the first conductive layer. A non-volatile semiconductor memory, wherein the non-volatile semiconductor memory is connected to a second wiring disposed on a memory cell in the NAND cell unit.
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