JPH0720135B2 - 高速パケツト交換方式 - Google Patents
高速パケツト交換方式Info
- Publication number
- JPH0720135B2 JPH0720135B2 JP23906685A JP23906685A JPH0720135B2 JP H0720135 B2 JPH0720135 B2 JP H0720135B2 JP 23906685 A JP23906685 A JP 23906685A JP 23906685 A JP23906685 A JP 23906685A JP H0720135 B2 JPH0720135 B2 JP H0720135B2
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- Japan
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- packet
- memory
- header
- address
- transfer
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Description
【発明の詳細な説明】 〔発明の概要〕 入通信路ごとに設けられた第１のメモリの出力端に接続
される第１のバスと、出通信路ごとに設けられた第２の
メモリの入力端が複数接続される第２のバスとの交点ご
とに第３のメモリを設け、第１の転送回路によって第１
のバスに接続されている第１のメモリに蓄積されるパケ
ットを第３のメモリに転送し、第２の転送回路によって
第２のバスに接続されている第３のメモリに蓄積される
パケットを第２のメモリに転送するパケット交換装置に
おいて、 前記第１の転送回路に、 宛先を示すパケットヘッダを解析して転送先の第３のメ
モリのアドレスと第２のメモリのアドレスとを決定する
ヘッダ解析手段（101）と、 該決定された第２のメモリのアドレス情報を付加ヘッダ
としてパケットに付加するヘッダ付加手段（102）と、 該付加ヘッダを有するパケットを前記決定されたアドレ
スに応じて第３のメモリに転送する転送手段（103）と
を具えるとともに、 前記第２の転送回路に、 付加ヘッダとパケットとを分離するヘッダ分離手段（10
4）と、 該分離された付加ヘッダの示すアドレスに応じてパケッ
トを第２のメモリに転送する転送手段（105）とを具え
た ことを特徴とする高速パケット交換方式を提供するもの
であって、その構成を簡単化し、パケット交換装置全体
としてハードウエア量が低減される。
される第１のバスと、出通信路ごとに設けられた第２の
メモリの入力端が複数接続される第２のバスとの交点ご
とに第３のメモリを設け、第１の転送回路によって第１
のバスに接続されている第１のメモリに蓄積されるパケ
ットを第３のメモリに転送し、第２の転送回路によって
第２のバスに接続されている第３のメモリに蓄積される
パケットを第２のメモリに転送するパケット交換装置に
おいて、 前記第１の転送回路に、 宛先を示すパケットヘッダを解析して転送先の第３のメ
モリのアドレスと第２のメモリのアドレスとを決定する
ヘッダ解析手段（101）と、 該決定された第２のメモリのアドレス情報を付加ヘッダ
としてパケットに付加するヘッダ付加手段（102）と、 該付加ヘッダを有するパケットを前記決定されたアドレ
スに応じて第３のメモリに転送する転送手段（103）と
を具えるとともに、 前記第２の転送回路に、 付加ヘッダとパケットとを分離するヘッダ分離手段（10
4）と、 該分離された付加ヘッダの示すアドレスに応じてパケッ
トを第２のメモリに転送する転送手段（105）とを具え
た ことを特徴とする高速パケット交換方式を提供するもの
であって、その構成を簡単化し、パケット交換装置全体
としてハードウエア量が低減される。
本発明はパケット交換機におけるパケットの交換制御方
式に係り、特に複数の通信チャネルがパケット多重化さ
れた通信路を複数収容する高速大容量のパケット交換機
において、ハードウェア構成を単純化することができる
高速パケット交換方式に関するものである。
式に係り、特に複数の通信チャネルがパケット多重化さ
れた通信路を複数収容する高速大容量のパケット交換機
において、ハードウェア構成を単純化することができる
高速パケット交換方式に関するものである。
FIFO（First In First Out）メモリを格子状に配置する
ことによって、大容量かつ高速のパケット交換機を実現
する方式が進展しつつある。
ことによって、大容量かつ高速のパケット交換機を実現
する方式が進展しつつある。
このような交換方式において、FIFOメモリ間におけるパ
ケットの転送を制御するため、転送回路が各バスごとに
挿入されるが、この転送回路における制御をなるべく簡
略化してハードウェア量を低減し、システム全体を経済
的な構成とすることが要望される。
ケットの転送を制御するため、転送回路が各バスごとに
挿入されるが、この転送回路における制御をなるべく簡
略化してハードウェア量を低減し、システム全体を経済
的な構成とすることが要望される。
第４図はFIFOメモリを用いた高速パケット交換方式の概
念的構成を示したものである。同図において、上り通信
路に到着する高速パケットは、それぞれ外部接続部１-0
〜１-3,1-4,1-5，…を経て任意のタイミングでＡ−FIFO
2-0〜２-3,2-4,2-5，…に蓄積される。３-0〜３-1，…
は上り転送回路であって、それぞれＸバス４-0,4-1，を
経てＡ−FIFO2-0〜２-3,2-4,2-5，…に接続されてい
て、それぞれのＸバスに接続されている各Ａ−FIFOをポ
ーリングして、パケットがあればそのＡ−FIFOからパケ
ットを１個引き出し、宛先を示すパケットヘッダを読み
取って転送先のＢ−FIFOを決定するとともに、そのＢ−
FIFOにおけるパケットの蓄積量を調べて、新たにパケッ
トを書き込むだけの空きがあれば、Ｘバス５-0,5-1，…
を経てＢ−FIFOにパケットを転送する。６-0,6-1，…は
それぞれＸバス５-0に接続されるＢ−FIFO、７-0,7-1，
…はそれぞれＸバス５-1に接続されるＢ−FIFO、８-0,8
-1，…はそれぞれＸバス５-2に接続されるＢ−FIFOであ
る。
念的構成を示したものである。同図において、上り通信
路に到着する高速パケットは、それぞれ外部接続部１-0
〜１-3,1-4,1-5，…を経て任意のタイミングでＡ−FIFO
2-0〜２-3,2-4,2-5，…に蓄積される。３-0〜３-1，…
は上り転送回路であって、それぞれＸバス４-0,4-1，を
経てＡ−FIFO2-0〜２-3,2-4,2-5，…に接続されてい
て、それぞれのＸバスに接続されている各Ａ−FIFOをポ
ーリングして、パケットがあればそのＡ−FIFOからパケ
ットを１個引き出し、宛先を示すパケットヘッダを読み
取って転送先のＢ−FIFOを決定するとともに、そのＢ−
FIFOにおけるパケットの蓄積量を調べて、新たにパケッ
トを書き込むだけの空きがあれば、Ｘバス５-0,5-1，…
を経てＢ−FIFOにパケットを転送する。６-0,6-1，…は
それぞれＸバス５-0に接続されるＢ−FIFO、７-0,7-1，
…はそれぞれＸバス５-1に接続されるＢ−FIFO、８-0,8
-1，…はそれぞれＸバス５-2に接続されるＢ−FIFOであ
る。
一方、下り転送回路10-0,10-1，…は、それぞれＹバス
９-0,9-1，…を経てそれに接続されている各Ｂ−FIFOを
ポーリングし、パケットがあればそのＢ−FIFOからパケ
ットを１個引き出し、宛先を示すパケットヘッダを読み
取って転送先のＣ−FIFOを決定するとともに、そのＣ−
FIFOにおけるパケットの蓄積量を調べて、新たにパケッ
トを書き込むだけの空きがあれば、Ｙバス11-0,11-1，
…を経てＣ−FIFOにパケットを転送する。12-0〜12-3は
それぞれＹバス11-0に接続されるＣ−FIFO、12-4,12
-5，…はＹバス11-1に接続されるＣ−FIFOである。
９-0,9-1，…を経てそれに接続されている各Ｂ−FIFOを
ポーリングし、パケットがあればそのＢ−FIFOからパケ
ットを１個引き出し、宛先を示すパケットヘッダを読み
取って転送先のＣ−FIFOを決定するとともに、そのＣ−
FIFOにおけるパケットの蓄積量を調べて、新たにパケッ
トを書き込むだけの空きがあれば、Ｙバス11-0,11-1，
…を経てＣ−FIFOにパケットを転送する。12-0〜12-3は
それぞれＹバス11-0に接続されるＣ−FIFO、12-4,12
-5，…はＹバス11-1に接続されるＣ−FIFOである。
下り通信路では、外部接続部１-0〜１-3,1-4,1-5，…に
接続されているＣ−FIFO12-0〜12-3,12-4,12-5，…にパ
ケットがあれば、任意のタイミングでパケットを引き出
して伝送する。
接続されているＣ−FIFO12-0〜12-3,12-4,12-5，…にパ
ケットがあれば、任意のタイミングでパケットを引き出
して伝送する。
このように第４図に示された方式によって、FIFOメモリ
を格子状に並べて配置して、大容量かつ高速なパケット
交換装置を実現することができる。なおこのようなパケ
ット交換機については、本出願人による特願昭60−2702
9号において、詳細に説明されている。
を格子状に並べて配置して、大容量かつ高速なパケット
交換装置を実現することができる。なおこのようなパケ
ット交換機については、本出願人による特願昭60−2702
9号において、詳細に説明されている。
従来、第４図に示された高速パケット交換方式において
は、Ｘバスに挿入された上り転送回路とＹバスに挿入さ
れた下り転送回路の両者に、パケットヘッダを読み取っ
てパケットの宛先を決定するための、ヘッダ解析部を必
要とした。
は、Ｘバスに挿入された上り転送回路とＹバスに挿入さ
れた下り転送回路の両者に、パケットヘッダを読み取っ
てパケットの宛先を決定するための、ヘッダ解析部を必
要とした。
このためハードウェア構成が複雑であるとともに、回路
規模が大きくなって経済的でないという問題があった。
規模が大きくなって経済的でないという問題があった。
本発明においてはこのような問題点を解決するため、第
４図に示されたごときパケット交換装置において、第１
図の転送回路（上り転送回路）および第２の転送回路
（下り転送回路）に第１図に原理的構成を示すような各
手段を設ける。
４図に示されたごときパケット交換装置において、第１
図の転送回路（上り転送回路）および第２の転送回路
（下り転送回路）に第１図に原理的構成を示すような各
手段を設ける。
第１の転送回路において、 101はヘッダ解析手段であって、宛先を示すパケットヘ
ッダを解析して転送先の第３のメモリのアドレスと第２
のメモリのアドレスとを決定する。
ッダを解析して転送先の第３のメモリのアドレスと第２
のメモリのアドレスとを決定する。
102はヘッダ付加手段であって、決定された第２のメモ
リのアドレス情報を付加ヘッダとしてパケットに付加す
る。
リのアドレス情報を付加ヘッダとしてパケットに付加す
る。
103は転送手段であって、付加ヘッダを有するパケット
を決定されたアドレスに応じて第３のメモリに転送す
る。
を決定されたアドレスに応じて第３のメモリに転送す
る。
また第２の転送回路において、 104はヘッダ分離手段であって、付加ヘッダとパケット
とを分離する。
とを分離する。
105は転送手段であって、分離された付加ヘッダの示す
アドレスに応じてパケットを第２のメモリに転送する。
アドレスに応じてパケットを第２のメモリに転送する。
本発明では第４図に示されたごときパケット交換装置に
おいて、第１図の転送回路（上り転送回路）では、宛先
を示すパケットヘッダを解析して転送先の第３のメモリ
のアドレスと第２のメモリのアドレスとを決定し、決定
された第２のメモリのアドレス情報を付加ヘッダとして
パケットに付加して決定されたアドレスに対応する第３
のメモリに転送する。第２の転送回路（下り転送回路）
では、付加ヘッダとパケットとを分離して、分離された
付加ヘッダの示すアドレスに応じてパケットを第２のメ
モリに転送するので、第２の転送回路におけるヘッダ解
析処理が大幅に簡素化される。
おいて、第１図の転送回路（上り転送回路）では、宛先
を示すパケットヘッダを解析して転送先の第３のメモリ
のアドレスと第２のメモリのアドレスとを決定し、決定
された第２のメモリのアドレス情報を付加ヘッダとして
パケットに付加して決定されたアドレスに対応する第３
のメモリに転送する。第２の転送回路（下り転送回路）
では、付加ヘッダとパケットとを分離して、分離された
付加ヘッダの示すアドレスに応じてパケットを第２のメ
モリに転送するので、第２の転送回路におけるヘッダ解
析処理が大幅に簡素化される。
本発明の構成は次の通りである。
入通信路ごとに設けられた第１のメモリの出力端に接続
される第１のバスと、出通信路ごとに設けられた第２の
メモリの入力端が複数接続される第２のバスとの交点ご
とに第３のメモリを設け、第１の転送回路によって第１
のバスに接続されている第１のメモリに蓄積されるパケ
ットを第３のメモリに転送し、第２の転送回路によって
第２のバスに接続されている第３のメモリに蓄積される
パケットを第２のメモリに転送するパケット交換装置に
おいて、 前記第１の転送回路に、 宛先を示すパケットヘッダを解析して転送先の第３のメ
モリのアドレスと第２のメモリのアドレスとを決定する
ヘッダ解析手段（101）と、 該決定された第２のメモリのアドレス情報を付加ヘッダ
としてパケットに付加するヘッダ付加手段（102）と、 該付加ヘッダを有するパケットを前記決定されたアドレ
スに応じて第３のメモリに転送する転送手段（103）と
を具えるとともに、 前記第２の転送回路に、 付加ヘッダとパケットとを分離するヘッダ分離手段（10
4）と、 該分離された付加ヘッダの示すアドレスに応じてパケッ
トを第２のメモリに転送する転送手段（105）とを具え
た ことを特徴とする高速パケット交換方式である。
される第１のバスと、出通信路ごとに設けられた第２の
メモリの入力端が複数接続される第２のバスとの交点ご
とに第３のメモリを設け、第１の転送回路によって第１
のバスに接続されている第１のメモリに蓄積されるパケ
ットを第３のメモリに転送し、第２の転送回路によって
第２のバスに接続されている第３のメモリに蓄積される
パケットを第２のメモリに転送するパケット交換装置に
おいて、 前記第１の転送回路に、 宛先を示すパケットヘッダを解析して転送先の第３のメ
モリのアドレスと第２のメモリのアドレスとを決定する
ヘッダ解析手段（101）と、 該決定された第２のメモリのアドレス情報を付加ヘッダ
としてパケットに付加するヘッダ付加手段（102）と、 該付加ヘッダを有するパケットを前記決定されたアドレ
スに応じて第３のメモリに転送する転送手段（103）と
を具えるとともに、 前記第２の転送回路に、 付加ヘッダとパケットとを分離するヘッダ分離手段（10
4）と、 該分離された付加ヘッダの示すアドレスに応じてパケッ
トを第２のメモリに転送する転送手段（105）とを具え
た ことを特徴とする高速パケット交換方式である。
第２図は本発明の一実施例を示し、本発明による上り転
送回路20および下り転送回路30の構成例を示したもので
ある。
送回路20および下り転送回路30の構成例を示したもので
ある。
第３図は各部におけるパケットフォーマットを示したも
のであって、(a)は入通信路およびＡ−FIFOにおけるパ
ケットフォーマット、(b)は第１の転送回路出力および
Ｂ−FIFOにおけるパケットフォーマット、(c)は第２の
転送回路出力およびＣ−FIFOにおけるパケットフォーマ
ットを示し、Ｈは宛先を示すパケットヘッダ、ＣはＣ−
FIFOのアドレスを示す付加ヘッダである。
のであって、(a)は入通信路およびＡ−FIFOにおけるパ
ケットフォーマット、(b)は第１の転送回路出力および
Ｂ−FIFOにおけるパケットフォーマット、(c)は第２の
転送回路出力およびＣ−FIFOにおけるパケットフォーマ
ットを示し、Ｈは宛先を示すパケットヘッダ、ＣはＣ−
FIFOのアドレスを示す付加ヘッダである。
上り転送回路20において、アドレス発生部21はカウンタ
を内蔵し、Ａ−FIFOに対するアドレスを発生してＡ−FI
FOを順次ポーリングし、Ａ−FIFO内にパケットがあれ
ば、Ｘバスを経てこれを受信する。受信された第３図
(a)に示すパケットは遅延回路22に入力されてヘッダ解
析に要する時間だけ遅延されて出力されるとともに、宛
先を示すパケットヘッダＨがヘッダレジスタ23にラッチ
される。
を内蔵し、Ａ−FIFOに対するアドレスを発生してＡ−FI
FOを順次ポーリングし、Ａ−FIFO内にパケットがあれ
ば、Ｘバスを経てこれを受信する。受信された第３図
(a)に示すパケットは遅延回路22に入力されてヘッダ解
析に要する時間だけ遅延されて出力されるとともに、宛
先を示すパケットヘッダＨがヘッダレジスタ23にラッチ
される。
ラッチされたパケットヘッダによって、マッピングテー
ブル24の読み書きメモリ（RAM）がアクセスされ、転送
先のＢ−FIFO,C−FIFOが決定される。ここで、RAM出力
の上位４ビットはＢ−FIFOアドレスを、下位４ビットは
Ｃ−FIFOアドレスを示し、それぞれ専用のアドレスレジ
スタ25,26にセットされる。
ブル24の読み書きメモリ（RAM）がアクセスされ、転送
先のＢ−FIFO,C−FIFOが決定される。ここで、RAM出力
の上位４ビットはＢ−FIFOアドレスを、下位４ビットは
Ｃ−FIFOアドレスを示し、それぞれ専用のアドレスレジ
スタ25,26にセットされる。
アドレスレジスタ25にセットされた値によって転送先の
Ｂ−FIFOが選択されるが、一方、アドレスレジスタ26に
セットされた値は、ヘッダ付加回路27によって遅延回路
22から出力されたパケットの先頭に付加ヘッダＣとして
付加されて、第３図(b)に示すパケットがＢ−FIFOに転
送される。
Ｂ−FIFOが選択されるが、一方、アドレスレジスタ26に
セットされた値は、ヘッダ付加回路27によって遅延回路
22から出力されたパケットの先頭に付加ヘッダＣとして
付加されて、第３図(b)に示すパケットがＢ−FIFOに転
送される。
一方、下り転送回路30において、アドレス発生部31はカ
ウンタを内蔵し、Ｂ−FIFOに対するアドレスを発生して
Ｂ−FIFOを順次ポーリングし、Ｂ−FIFO内にパケットが
あれば、Ｙバスを経てこれを受信する。ヘッダ分離部32
では、上り転送回路で付加されたヘッダＣをパケットか
ら分離して、これをヘッダレジスタ33にラッチするとと
もに、パケットを遅延回路34に入力する。ヘッダレジス
タ33にラッチされた値によってＣ−FIFOが選択されると
ともに、遅延回路34を経てＣ−FIFOの選択に要する時間
だけ遅延された第３図(c)に示すパケットが出力され
て、選択されたＣ−FIFOに蓄積される。
ウンタを内蔵し、Ｂ−FIFOに対するアドレスを発生して
Ｂ−FIFOを順次ポーリングし、Ｂ−FIFO内にパケットが
あれば、Ｙバスを経てこれを受信する。ヘッダ分離部32
では、上り転送回路で付加されたヘッダＣをパケットか
ら分離して、これをヘッダレジスタ33にラッチするとと
もに、パケットを遅延回路34に入力する。ヘッダレジス
タ33にラッチされた値によってＣ−FIFOが選択されると
ともに、遅延回路34を経てＣ−FIFOの選択に要する時間
だけ遅延された第３図(c)に示すパケットが出力され
て、選択されたＣ−FIFOに蓄積される。
このように本発明では、上り転送回路において転送先の
Ｂ−FIFOを決定するとともに、さらに下り転送回路の先
で経由すべきＣ−FIFOをも同時に決定し、Ｃ−FIFOを示
すヘッダをパケットの先頭に１バイト付加する。従って
下り転送回路では、パケットの先頭バイトの示すアドレ
スのＣ−FIFOにパケットを転送するだけでよいので、マ
ッピングテーブルが不要となり、ヘッダ解析部分が簡単
化され、ハードウェア構成が単純になる。
Ｂ−FIFOを決定するとともに、さらに下り転送回路の先
で経由すべきＣ−FIFOをも同時に決定し、Ｃ−FIFOを示
すヘッダをパケットの先頭に１バイト付加する。従って
下り転送回路では、パケットの先頭バイトの示すアドレ
スのＣ−FIFOにパケットを転送するだけでよいので、マ
ッピングテーブルが不要となり、ヘッダ解析部分が簡単
化され、ハードウェア構成が単純になる。
以上説明したように、本発明の高速パケット交換方式に
よれば、宛先を示すパケットヘッダを解析して転送先の
メモリを決定する手段は第１の転送回路にのみ設けら
れ、第２の転送回路では、第１の転送回路で決定された
アドレスによって転送先のメモリを決定するだけでよ
く、パケットヘッダを解析する必要がない。従ってその
構成が簡単になり、パケット交換装置全体としてハード
ウェア量が低減され、経済性の点で有利である。
よれば、宛先を示すパケットヘッダを解析して転送先の
メモリを決定する手段は第１の転送回路にのみ設けら
れ、第２の転送回路では、第１の転送回路で決定された
アドレスによって転送先のメモリを決定するだけでよ
く、パケットヘッダを解析する必要がない。従ってその
構成が簡単になり、パケット交換装置全体としてハード
ウェア量が低減され、経済性の点で有利である。
第１図は本発明の原理的構成を示す図、 第２図は本発明の一実施例における転送回路の構成例を
示す図、 第３図はパケットフォーマットを示す図、 第４図は従来のパケット交換方式の概念的構成を示す図
である。 20……上り転送回路、 21……アドレス発生部、 22……遅延回路、 23……ヘッダレジスタ、 24……マッピングテーブル、 25,26……アドレスレジスタ、 27……ヘッダ付加回路、 30……下り転送回路、 31……アドレス発生部、 32……ヘッダ分離部、 33……ヘッダレジスタ、 34……遅延回路
示す図、 第３図はパケットフォーマットを示す図、 第４図は従来のパケット交換方式の概念的構成を示す図
である。 20……上り転送回路、 21……アドレス発生部、 22……遅延回路、 23……ヘッダレジスタ、 24……マッピングテーブル、 25,26……アドレスレジスタ、 27……ヘッダ付加回路、 30……下り転送回路、 31……アドレス発生部、 32……ヘッダ分離部、 33……ヘッダレジスタ、 34……遅延回路
Claims (1)
- 【請求項１】入通信路ごとに設けられた第１のメモリの
出力端に接続される第１のバスと、出通信路ごとに設け
られた第２のメモリの入力端が複数接続される第２のバ
スとの交点ごとに第３のメモリを設け、第１の転送回路
によって第１のバスに接続されている第１のメモリに蓄
積されるパケットを第３のメモリに転送し、第２の転送
回路によって第２のバスに接続されている第３のメモリ
に蓄積されるパケットを第２のメモリに転送するパケッ
ト交換装置において、 前記第１の転送回路に、 宛先を示すパケットヘッダを解析して転送先の第３のメ
モリのアドレスと第２のメモリのアドレスとを決定する
ヘッダ解析手段（101）と、 該決定された第２のメモリのアドレス情報を付加ヘッダ
としてパケットに付加するヘッダ付加手段（102）と、 該付加ヘッダを有するパケットを前記決定されたアドレ
スに応じて第３のメモリに転送する転送手段（103）と
を具えるとともに、 前記第２の転送回路に、 付加ヘッダとパケットとを分離するヘッダ分離手段（10
4）と、 該分離された付加ヘッダの示すアドレスに応じてパケッ
トを第２のメモリに転送する転送手段（105）とを具え
た ことを特徴とする高速パケット交換方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23906685A JPH0720135B2 (ja) | 1985-10-25 | 1985-10-25 | 高速パケツト交換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23906685A JPH0720135B2 (ja) | 1985-10-25 | 1985-10-25 | 高速パケツト交換方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6298942A JPS6298942A (ja) | 1987-05-08 |
| JPH0720135B2 true JPH0720135B2 (ja) | 1995-03-06 |
Family
ID=17039350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23906685A Expired - Fee Related JPH0720135B2 (ja) | 1985-10-25 | 1985-10-25 | 高速パケツト交換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0720135B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6412739A (en) * | 1987-07-07 | 1989-01-17 | Fujitsu Ltd | Multi-cast communication system |
| IT1224493B (it) * | 1988-10-17 | 1990-10-04 | Cselt Centro Studi Lab Telecom | Interfaccia di controllo e commutazione di etichetta per commutazione veloce di pacchetto asincrona |
| JP3026347B2 (ja) * | 1990-02-28 | 2000-03-27 | 富士通株式会社 | パケット転送規制方式 |
-
1985
- 1985-10-25 JP JP23906685A patent/JPH0720135B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| 昭和６０年電子通信学会総合全国大会（昭和６０年３月５日発行）１８５２筒井他「高速マルチメディアパケット網（ノード構成）」 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6298942A (ja) | 1987-05-08 |
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