JPH07193407A - アッテネータ - Google Patents
アッテネータInfo
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- JPH07193407A JPH07193407A JP5332666A JP33266693A JPH07193407A JP H07193407 A JPH07193407 A JP H07193407A JP 5332666 A JP5332666 A JP 5332666A JP 33266693 A JP33266693 A JP 33266693A JP H07193407 A JPH07193407 A JP H07193407A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
- H01P1/00—Auxiliary devices
- H01P1/22—Attenuating devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
- H03H7/24—Frequency- independent attenuators
- H03H7/25—Frequency- independent attenuators comprising an element controlled by an electric or magnetic variable
- H03H7/253—Frequency- independent attenuators comprising an element controlled by an electric or magnetic variable the element being a diode
- H03H7/255—Frequency- independent attenuators comprising an element controlled by an electric or magnetic variable the element being a diode the element being a PIN diode
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- Attenuators (AREA)
- Non-Reversible Transmitting Devices (AREA)
Abstract
(57)【要約】
【目的】 アッテネータを動作させる上で、２つのＰＩ
Ｎダイオードを含む減衰回路がバランス良く動作し、周
波数特性及び入出力の反射特性の良好なアッテネータを
得る。 【構成】 バイアス端子１０に印加されたバイアス電流
はλ／４ライン８ｂとλ／４オープンスタブ９ｂとから
成るＲＦチョークを経てＰＩＮダイオード１２ａを流
れ、ダミーロード１３ａ、接続ライン１５、ダミーロー
ド１３ｂそしてＰＩＮダイオード１２ｂを経由した上
で、最後にλ／４ライン８ａとλ／４オープンスタブ９
ａを通じて接地される。すなわち、直列接続された異な
った抵抗には同一の電流が流れるのと同様、直列接続さ
れた２つのＰＩＮダイオード１２を流れるバイアス電流
ＩF1とＩF2を一致させ得ることが可能であり、ＩF1＝Ｉ
F2の条件を実現する。
Ｎダイオードを含む減衰回路がバランス良く動作し、周
波数特性及び入出力の反射特性の良好なアッテネータを
得る。 【構成】 バイアス端子１０に印加されたバイアス電流
はλ／４ライン８ｂとλ／４オープンスタブ９ｂとから
成るＲＦチョークを経てＰＩＮダイオード１２ａを流
れ、ダミーロード１３ａ、接続ライン１５、ダミーロー
ド１３ｂそしてＰＩＮダイオード１２ｂを経由した上
で、最後にλ／４ライン８ａとλ／４オープンスタブ９
ａを通じて接地される。すなわち、直列接続された異な
った抵抗には同一の電流が流れるのと同様、直列接続さ
れた２つのＰＩＮダイオード１２を流れるバイアス電流
ＩF1とＩF2を一致させ得ることが可能であり、ＩF1＝Ｉ
F2の条件を実現する。
Description
【０００１】
【産業上の利用分野】この発明は、マイクロ波信号の通
過振幅の大きさを制御信号により変化させることのでき
るアッテネータに関するものである。
過振幅の大きさを制御信号により変化させることのでき
るアッテネータに関するものである。
【０００２】
【従来の技術】マイクロ波信号の通過振幅の大きさを変
化させることのできるアッテネータには、固定減衰型お
よび可変減衰型のアッテネータが存在する。可変減衰型
のアッテネータの一種として、反射型アッテネータがあ
り、４端子カプラ、ＰＩＮダイオードおよびダミーロー
ド等で構成することができる。図８は従来のアッテネー
タを示す回路図であり、図中１は信号の入力端子、２は
出力端子、３は４端子カプラ、４は４端子カプラ３にお
いて信号が入力される第１の端子、５はカプラ３の第１
の端子４から入力された信号が結合伝達される第２の端
子、６は第１の端子４から入力された信号が通過伝達さ
れる第３の端子、７は第２および第３の端子５，６の信
号がそこに接続された負荷の状況によって反射された場
合に、その反射信号を導くための第４の端子、８と９は
入力端子１及び出力端子２に現れる信号成分を阻止する
λ／４ラインおよびλ／４オープンスタブ、１０はアッ
テネータの減衰量を変化させるためのバイアスを印加す
るバイアス端子、１１はカプラ３の第２および第３の端
子５，６に接続された伝送線路、１２は伝送線路１１に
接続されたＰＩＮダイオード、１３はＰＩＮダイオード
１２に接続され片側が接地されたダミーロードである。
化させることのできるアッテネータには、固定減衰型お
よび可変減衰型のアッテネータが存在する。可変減衰型
のアッテネータの一種として、反射型アッテネータがあ
り、４端子カプラ、ＰＩＮダイオードおよびダミーロー
ド等で構成することができる。図８は従来のアッテネー
タを示す回路図であり、図中１は信号の入力端子、２は
出力端子、３は４端子カプラ、４は４端子カプラ３にお
いて信号が入力される第１の端子、５はカプラ３の第１
の端子４から入力された信号が結合伝達される第２の端
子、６は第１の端子４から入力された信号が通過伝達さ
れる第３の端子、７は第２および第３の端子５，６の信
号がそこに接続された負荷の状況によって反射された場
合に、その反射信号を導くための第４の端子、８と９は
入力端子１及び出力端子２に現れる信号成分を阻止する
λ／４ラインおよびλ／４オープンスタブ、１０はアッ
テネータの減衰量を変化させるためのバイアスを印加す
るバイアス端子、１１はカプラ３の第２および第３の端
子５，６に接続された伝送線路、１２は伝送線路１１に
接続されたＰＩＮダイオード、１３はＰＩＮダイオード
１２に接続され片側が接地されたダミーロードである。
【０００３】従来のアッテネータは上記のように構成さ
れ、入力端子１から入力された信号波はカプラ３で２分
配された後、伝送線路１１ａと１１ｂに各々伝達され、
ＰＩＮダイオード１２ａ及び１２ｂに等振幅、９０度位
相差で入力される。ＰＩＮダイオード１２への入力信号
は、バイアス端子１０の印加電圧に応じて変化するＰＩ
Ｎダイオード１２の内部直列抵抗を通じてダミーロード
１３に達し、接地される。
れ、入力端子１から入力された信号波はカプラ３で２分
配された後、伝送線路１１ａと１１ｂに各々伝達され、
ＰＩＮダイオード１２ａ及び１２ｂに等振幅、９０度位
相差で入力される。ＰＩＮダイオード１２への入力信号
は、バイアス端子１０の印加電圧に応じて変化するＰＩ
Ｎダイオード１２の内部直列抵抗を通じてダミーロード
１３に達し、接地される。
【０００４】ここで、第２の端子５と第３の端子６に接
続する信号波及び負荷インピーダンスをＺ0 とすると、
カプラ３が特性インピーダンスＺ0 で形成されている場
合、ＰＩＮダイオード１２の内部抵抗とダミーロード１
３の抵抗値との和Ｚ1 がＺ0に一致することで、入力端
子１から入力された信号は１００％終端されることにな
る。この際第４の端子７には信号波は出力されず、無限
大の減衰量が得られることとなる。もし、ＰＩＮダイオ
ード１２の内部抵抗とダミーロード１３の抵抗値との和
Ｚ1 がＺ0 に一致しない場合、入力波はＰＩＮダイオー
ド１２で反射されカプラ３へ逆戻りする。この逆戻りし
た信号は、伝送線路１１ａと１１ｂの線路長が等しい時
に、第４の端子７に出力されＰＩＮダイオードの内部抵
抗値に応じて変化することとなる。インピーダンス和Ｚ
1 が無限大の場合、アッテネータの減衰量すなわち第２
の端子５と第３の端子６の間の信号レベル差は最小とな
り、Ｚ1 ＝Ｚ0 からＺ1 ＝∞にかけて可変減衰特性を示
すこととなる。尚、８，９で示されたλ／４ラインとλ
／４オープンスタブは、バイアス端子１０ａ，１０ｂに
対して第２及び第３の端子５，６間を信号波が通過しな
い作用を与える回路であり、λ／４ライン８はインダク
タンスをλ／４オープンスタブ９はキャパシタンスを形
成して共振回路を構成する。
続する信号波及び負荷インピーダンスをＺ0 とすると、
カプラ３が特性インピーダンスＺ0 で形成されている場
合、ＰＩＮダイオード１２の内部抵抗とダミーロード１
３の抵抗値との和Ｚ1 がＺ0に一致することで、入力端
子１から入力された信号は１００％終端されることにな
る。この際第４の端子７には信号波は出力されず、無限
大の減衰量が得られることとなる。もし、ＰＩＮダイオ
ード１２の内部抵抗とダミーロード１３の抵抗値との和
Ｚ1 がＺ0 に一致しない場合、入力波はＰＩＮダイオー
ド１２で反射されカプラ３へ逆戻りする。この逆戻りし
た信号は、伝送線路１１ａと１１ｂの線路長が等しい時
に、第４の端子７に出力されＰＩＮダイオードの内部抵
抗値に応じて変化することとなる。インピーダンス和Ｚ
1 が無限大の場合、アッテネータの減衰量すなわち第２
の端子５と第３の端子６の間の信号レベル差は最小とな
り、Ｚ1 ＝Ｚ0 からＺ1 ＝∞にかけて可変減衰特性を示
すこととなる。尚、８，９で示されたλ／４ラインとλ
／４オープンスタブは、バイアス端子１０ａ，１０ｂに
対して第２及び第３の端子５，６間を信号波が通過しな
い作用を与える回路であり、λ／４ライン８はインダク
タンスをλ／４オープンスタブ９はキャパシタンスを形
成して共振回路を構成する。
【０００５】
【発明が解決しようとする課題】上記のようなアッテネ
ータでは、バイアス端子１０ａと１０ｂからＰＩＮダイ
オード１２ａ及び１２ｂに対して独立にバイアスを印加
することにより、ＰＩＮダイオード１２ａと１２ｂのダ
イオード電流にアンバランスが生じた場合の補正を行い
良好なアッテネータ特性を得ることが可能であるが、バ
イアス電流の細かな調整が必要であり、また、温度変化
の影響を受けて、バイアス電流のバランスが取り難いた
めに入出力反射特性の悪化や周波数特性の劣化という問
題点があった。また、バイアス電流のバランスがとれた
としても、寄生容量やインダクタンスの影響を受け、減
衰特性上の帯域特性が制限されることがあった。
ータでは、バイアス端子１０ａと１０ｂからＰＩＮダイ
オード１２ａ及び１２ｂに対して独立にバイアスを印加
することにより、ＰＩＮダイオード１２ａと１２ｂのダ
イオード電流にアンバランスが生じた場合の補正を行い
良好なアッテネータ特性を得ることが可能であるが、バ
イアス電流の細かな調整が必要であり、また、温度変化
の影響を受けて、バイアス電流のバランスが取り難いた
めに入出力反射特性の悪化や周波数特性の劣化という問
題点があった。また、バイアス電流のバランスがとれた
としても、寄生容量やインダクタンスの影響を受け、減
衰特性上の帯域特性が制限されることがあった。
【０００６】この発明は、上記のような問題点を解決す
るためになされたもので、バイアス電流のアンバランス
をなくし、２つのＰＩＮダイオードを同一のバイアス条
件で動作させることを目的とする。また、バイアス電流
を一致させるための回路が減衰特性に影響を与えない回
路構成と、バイアスのバランス特性を寄生素子により悪
化させない回路を提供することを目的とする。
るためになされたもので、バイアス電流のアンバランス
をなくし、２つのＰＩＮダイオードを同一のバイアス条
件で動作させることを目的とする。また、バイアス電流
を一致させるための回路が減衰特性に影響を与えない回
路構成と、バイアスのバランス特性を寄生素子により悪
化させない回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】この発明に係るアッテネ
ータは、２つのＰＩＮダイオードを直流的に直列接続し
たものである。
ータは、２つのＰＩＮダイオードを直流的に直列接続し
たものである。
【０００８】また、２つのＰＩＮダイオードを直流的に
直列接続した上で、ダイオードの接続極性をカプラに対
して同極接続とするものである。
直列接続した上で、ダイオードの接続極性をカプラに対
して同極接続とするものである。
【０００９】更には、ＰＩＮダイオードを直列接続する
場合のバイアス回路を、信号波の接地点に接続するもの
である。
場合のバイアス回路を、信号波の接地点に接続するもの
である。
【００１０】上記の手段に加えて、ＰＩＮダイオードと
カプラの間にもダンピング抵抗を接続する。
カプラの間にもダンピング抵抗を接続する。
【００１１】
【作用】この発明におけるアッテネータは、２つのＰＩ
Ｎダイオードを直流的に直列接続するため、２つのＰＩ
Ｎダイオードを同一バイアス電流で動作させることがで
き、両ダイオードをバランス動作させることができる。
Ｎダイオードを直流的に直列接続するため、２つのＰＩ
Ｎダイオードを同一バイアス電流で動作させることがで
き、両ダイオードをバランス動作させることができる。
【００１２】また、２つのＰＩＮダイオードをカプラに
対して同極接続すれば、ダイオードが持つ寄生インダク
タンスによる反射波のアンバランスを減少させることが
できる。
対して同極接続すれば、ダイオードが持つ寄生インダク
タンスによる反射波のアンバランスを減少させることが
できる。
【００１３】更に、ＰＩＮダイオード直列接続用バイア
ス回路の接続口をダミーロードの接地点に接続すること
で、上記バイアス回路による信号波の位相や振幅変化、
帯域制限効果等を抑圧できる。
ス回路の接続口をダミーロードの接地点に接続すること
で、上記バイアス回路による信号波の位相や振幅変化、
帯域制限効果等を抑圧できる。
【００１４】そして、ＰＩＮダイオードのカプラ接続側
にダンピング抵抗を挿入することにより、ＰＩＮダイオ
ード自身の持つ寄生素子の影響を小さくすることが可能
となる。
にダンピング抵抗を挿入することにより、ＰＩＮダイオ
ード自身の持つ寄生素子の影響を小さくすることが可能
となる。
【００１５】
実施例１．以下、この発明の一実施例を図について説明
する。図１において１〜１３は上記従来装置と同一のも
のを、１４はダミーロード１３を接地しかつ直流的に浮
かせるための接地キャパシタ、１５は電流回路を接続す
るための接続ラインである。
する。図１において１〜１３は上記従来装置と同一のも
のを、１４はダミーロード１３を接地しかつ直流的に浮
かせるための接地キャパシタ、１５は電流回路を接続す
るための接続ラインである。
【００１６】図１において、バイアス端子１０に印加さ
れたバイアス電流はλ／４ライン８ｂとλ／４オープン
スタブ９ｂとから成るＲＦチョークを経てＰＩＮダイオ
ード１２ａを流れ、ダミーロード１３ａ、接続ライン１
５、ダミーロード１３ｂそしてＰＩＮダイオード１２ｂ
を経由した上で、最後にλ／４ライン８ａとλ／４オー
プンスタブ９ａを通じて接地される。すなわち、直列接
続された異なった抵抗には同一の電流が流れるのと同
様、直列接続された２つのＰＩＮダイオード１２を流れ
るバイアス電流ＩF1とＩF2を一致させ得ることが可能で
あり、ＩF1＝ＩF2の条件を実現する。
れたバイアス電流はλ／４ライン８ｂとλ／４オープン
スタブ９ｂとから成るＲＦチョークを経てＰＩＮダイオ
ード１２ａを流れ、ダミーロード１３ａ、接続ライン１
５、ダミーロード１３ｂそしてＰＩＮダイオード１２ｂ
を経由した上で、最後にλ／４ライン８ａとλ／４オー
プンスタブ９ａを通じて接地される。すなわち、直列接
続された異なった抵抗には同一の電流が流れるのと同
様、直列接続された２つのＰＩＮダイオード１２を流れ
るバイアス電流ＩF1とＩF2を一致させ得ることが可能で
あり、ＩF1＝ＩF2の条件を実現する。
【００１７】図２、図３はバイアス電流の影響について
の説明図であり、図２はＰＩＮダイオードのＶF 対ＩF
特性、図３はＩF 対高周波抵抗特性を示す一例である。
まず図２において、特性差を有する２つのＰＩＮダイオ
ードは順電圧ＶF に対して各々実線と点線で示す如く異
なるＩF のカーブを描く。ここでＰＩＮダイオードに印
加される順電圧ＶF1が２つのダイオードにおいて一定の
場合、順電流はＶF1に対してＩF1及びＩF2のようにダイ
オードの特性に対してのばらつきの範囲内で異なった値
を取る。このＩF1，ＩF2は図３で示すようにそれぞれ異
なったＲＦレジスタンスＲ1 及びＲ2 を取ることにな
る。このＲ1 とＲ2 の違いは、ＰＩＮダイオード１２ａ
側と１２ｂ側における信号の反射特性に違いを与え、２
つの反射波の差が入力端子２へ戻される。すなわち、入
力端子２における整合性の悪化という問題を生じること
になり、ＰＩＮダイオードの動作バランスはアッテネー
タ構成上の重要な課題であった。ここで、図１の構成を
採ることにより、前述の如くＩF1＝ＩF2というバイアス
電流をＰＩＮダイオードに与えることが可能であること
から、図３においてＲ1＝Ｒ2 、すなわち入力端子２で
の整合性の悪化の防止を可能とする。
の説明図であり、図２はＰＩＮダイオードのＶF 対ＩF
特性、図３はＩF 対高周波抵抗特性を示す一例である。
まず図２において、特性差を有する２つのＰＩＮダイオ
ードは順電圧ＶF に対して各々実線と点線で示す如く異
なるＩF のカーブを描く。ここでＰＩＮダイオードに印
加される順電圧ＶF1が２つのダイオードにおいて一定の
場合、順電流はＶF1に対してＩF1及びＩF2のようにダイ
オードの特性に対してのばらつきの範囲内で異なった値
を取る。このＩF1，ＩF2は図３で示すようにそれぞれ異
なったＲＦレジスタンスＲ1 及びＲ2 を取ることにな
る。このＲ1 とＲ2 の違いは、ＰＩＮダイオード１２ａ
側と１２ｂ側における信号の反射特性に違いを与え、２
つの反射波の差が入力端子２へ戻される。すなわち、入
力端子２における整合性の悪化という問題を生じること
になり、ＰＩＮダイオードの動作バランスはアッテネー
タ構成上の重要な課題であった。ここで、図１の構成を
採ることにより、前述の如くＩF1＝ＩF2というバイアス
電流をＰＩＮダイオードに与えることが可能であること
から、図３においてＲ1＝Ｒ2 、すなわち入力端子２で
の整合性の悪化の防止を可能とする。
【００１８】実施例２．図１に示す実施例では、ＰＩＮ
ダイオード１２ａと１２ｂがカプラ３に対して異極性接
続されているが、ＰＩＮダイオード１２の内部構造が影
響する周波数の高い領域では２つのＰＩＮダイオードを
同極性接続した方がより良い特性が得られる。このこと
を図４を用いて説明する。図４は、ＰＩＮダイオードの
内部構造例と簡略化した等価回路であり、図の中で１６
はダイオードのパッケージ、１７はリード、１８はダイ
オードチップ、１９は電極接続用ワイヤを示す。図４
（ａ）は図４（ｂ）のように示されているが、主として
２０の可変レジスタンス、２１の直列インダクタンス、
２２の並列キャパシタンスで表わされる。図４（ａ）で
示したワイヤ１９は、図４（ｂ）のインダクタンス２１
に相当し、信号周波数の高周波域では高インピーダンス
の成分となる。ここで、図１のようにアッテネータを構
成した場合、２つのＰＩＮダイオードは異極性で配置さ
れており、一方はカプラ３側に、もう一方はダミーロー
ド１３側に、このインダクタンス２１を有することとな
る。この時、２つに分配された入力信号の反射条件は、
インダクタンス２１により位相・振幅共にバランスをく
ずしたものとなり、アッテネータの入出力端子における
反射特性を悪化させる原因となる。
ダイオード１２ａと１２ｂがカプラ３に対して異極性接
続されているが、ＰＩＮダイオード１２の内部構造が影
響する周波数の高い領域では２つのＰＩＮダイオードを
同極性接続した方がより良い特性が得られる。このこと
を図４を用いて説明する。図４は、ＰＩＮダイオードの
内部構造例と簡略化した等価回路であり、図の中で１６
はダイオードのパッケージ、１７はリード、１８はダイ
オードチップ、１９は電極接続用ワイヤを示す。図４
（ａ）は図４（ｂ）のように示されているが、主として
２０の可変レジスタンス、２１の直列インダクタンス、
２２の並列キャパシタンスで表わされる。図４（ａ）で
示したワイヤ１９は、図４（ｂ）のインダクタンス２１
に相当し、信号周波数の高周波域では高インピーダンス
の成分となる。ここで、図１のようにアッテネータを構
成した場合、２つのＰＩＮダイオードは異極性で配置さ
れており、一方はカプラ３側に、もう一方はダミーロー
ド１３側に、このインダクタンス２１を有することとな
る。この時、２つに分配された入力信号の反射条件は、
インダクタンス２１により位相・振幅共にバランスをく
ずしたものとなり、アッテネータの入出力端子における
反射特性を悪化させる原因となる。
【００１９】図５は、図４で示した２つのＰＩＮダイオ
ード１２を同極性配置したアッテネータの一例を示す。
図１の接続ライン１５と接地キャパシタ１４ｂを除去し
た上で、ＰＩＮダイオード周辺の回路の対称性を維持し
て、各々のＰＩＮダイオードから成る減衰回路の振幅・
位相特性の完全なバランスを求めた回路である。図中、
８ｃと８ｄはλ／４ラインを、２３はカプリングキャパ
シタを示す。バイアス端子１０から入力される直流電流
は、λ／４ライン８ｂ−伝送線路１１ａ−ＰＩＮダイオ
ード１２ａ−λ／４ライン８ｃ〜λ／４ライン８ａ−伝
送線路１１ｂ−ＰＩＮダイオード１２ｂ−ダミーロード
１３ｂ〜アースの順に流れる。ここでλ／４ライン８ｃ
とλ／４スタブ９ａが組合せられることでチョーク回路
を構成し、信号がλ／４ライン８ｃへ流れ込まないよう
高インピーダンス回路を形成する。一方λ／４ライン８
ｄとλ／４スタブ９ｂが組合せられることで、上記と同
様のチョーク回路を形成するが、信号周波数に対してバ
イパス特性を有するよう選定するカプリングキャパシタ
２３によって、ＰＩＮダイオード１２ａと１２ｂの各々
のカソード端子からλ／４ライン８の側をみた高周波イ
ンピーダンスは、それぞれ相等しい値をとることができ
る。
ード１２を同極性配置したアッテネータの一例を示す。
図１の接続ライン１５と接地キャパシタ１４ｂを除去し
た上で、ＰＩＮダイオード周辺の回路の対称性を維持し
て、各々のＰＩＮダイオードから成る減衰回路の振幅・
位相特性の完全なバランスを求めた回路である。図中、
８ｃと８ｄはλ／４ラインを、２３はカプリングキャパ
シタを示す。バイアス端子１０から入力される直流電流
は、λ／４ライン８ｂ−伝送線路１１ａ−ＰＩＮダイオ
ード１２ａ−λ／４ライン８ｃ〜λ／４ライン８ａ−伝
送線路１１ｂ−ＰＩＮダイオード１２ｂ−ダミーロード
１３ｂ〜アースの順に流れる。ここでλ／４ライン８ｃ
とλ／４スタブ９ａが組合せられることでチョーク回路
を構成し、信号がλ／４ライン８ｃへ流れ込まないよう
高インピーダンス回路を形成する。一方λ／４ライン８
ｄとλ／４スタブ９ｂが組合せられることで、上記と同
様のチョーク回路を形成するが、信号周波数に対してバ
イパス特性を有するよう選定するカプリングキャパシタ
２３によって、ＰＩＮダイオード１２ａと１２ｂの各々
のカソード端子からλ／４ライン８の側をみた高周波イ
ンピーダンスは、それぞれ相等しい値をとることができ
る。
【００２０】また、２つのＰＩＮダイオード１２の内部
に存在するインダクタンス２１は、ＰＩＮダイオード１
２の同極配置によって、伝送線路１１に対して同一の位
置関係をとる。ＰＩＮダイオード１２の直流バイアス条
件は、２つのＰＩＮダイオードが直流的に直列接続であ
るためＩF1 ＝ＩF2 を満足し、実施例１で説明したとお
り各々の高周波インピーダンスを等しくする。これをア
ッテネータの動作に照らして説明を加える。第３の端子
６に入力された信号は、位相差０゜で端子５へ、位相差
−９０゜で端子６に等分配された後、上記等分配信号は
ＰＩＮダイオード１２で反射される。上述の如く、もし
ＰＩＮダイオード１２、ダミーロード１３およびチョー
ク回路を含む４端子カプラ３の両方の負荷回路が相等し
い値をとるならば、ＰＩＮダイオード１２で反射される
信号は位相的には、位相差０゜で端子６から端子７へ、
位相差−９０゜で端子５から端子７へそれぞれ出力され
る。端子６から入力された信号は、分配後端子７で合成
する過程で２つの反射信号の間に位相差を生じないとい
う事実から、完全な同相合成を実現することができる。
に存在するインダクタンス２１は、ＰＩＮダイオード１
２の同極配置によって、伝送線路１１に対して同一の位
置関係をとる。ＰＩＮダイオード１２の直流バイアス条
件は、２つのＰＩＮダイオードが直流的に直列接続であ
るためＩF1 ＝ＩF2 を満足し、実施例１で説明したとお
り各々の高周波インピーダンスを等しくする。これをア
ッテネータの動作に照らして説明を加える。第３の端子
６に入力された信号は、位相差０゜で端子５へ、位相差
−９０゜で端子６に等分配された後、上記等分配信号は
ＰＩＮダイオード１２で反射される。上述の如く、もし
ＰＩＮダイオード１２、ダミーロード１３およびチョー
ク回路を含む４端子カプラ３の両方の負荷回路が相等し
い値をとるならば、ＰＩＮダイオード１２で反射される
信号は位相的には、位相差０゜で端子６から端子７へ、
位相差−９０゜で端子５から端子７へそれぞれ出力され
る。端子６から入力された信号は、分配後端子７で合成
する過程で２つの反射信号の間に位相差を生じないとい
う事実から、完全な同相合成を実現することができる。
【００２１】実施例３．実施例２で述べたアッテネータ
において、ＰＩＮダイオード１２ａのカソード側のバイ
アス経路が、ＰＩＮダイオード１２ａとダミーロード１
３ａの中間点から取られているが、この接続点をダミー
ロード１３ａとキャパシタ１４の間に移動した場合につ
いて説明する。図６は実施例２を発展させて電気部品を
減らすことを主眼に置いて考えられた回路である。直流
電流が流れる回路を、信号周波数に対してバイパス特性
を与えるキャパシタ１４に接続することは、信号に対し
てバイアス経路が短絡されることを意味する。実施例２
のλ／４ライン８ｃはλ／４スタブ９ａと相まってチョ
ーク回路を形成し、チョーク回路のインピーダンスを高
インピーダンス化して信号電流の洩れ込みを抑えている
が、短絡ポイントに接続される線路への信号の洩れ込み
は無いことから、図５におけるλ／４ライン８ｃが不要
となる。加えて、バランス回路を形成するために用いた
カプリングキャパシタ２３とλ／４ライン８ｄも上記の
理由から不要となる。図６は、上記で述べたλ／４ライ
ン８ｃ，８ｄおよびカプリングキャパシタ２３を省略し
た回路であり、端子５と６の各々の負荷回路は対称であ
るから、信号周波数でのバランスを維持できる。
において、ＰＩＮダイオード１２ａのカソード側のバイ
アス経路が、ＰＩＮダイオード１２ａとダミーロード１
３ａの中間点から取られているが、この接続点をダミー
ロード１３ａとキャパシタ１４の間に移動した場合につ
いて説明する。図６は実施例２を発展させて電気部品を
減らすことを主眼に置いて考えられた回路である。直流
電流が流れる回路を、信号周波数に対してバイパス特性
を与えるキャパシタ１４に接続することは、信号に対し
てバイアス経路が短絡されることを意味する。実施例２
のλ／４ライン８ｃはλ／４スタブ９ａと相まってチョ
ーク回路を形成し、チョーク回路のインピーダンスを高
インピーダンス化して信号電流の洩れ込みを抑えている
が、短絡ポイントに接続される線路への信号の洩れ込み
は無いことから、図５におけるλ／４ライン８ｃが不要
となる。加えて、バランス回路を形成するために用いた
カプリングキャパシタ２３とλ／４ライン８ｄも上記の
理由から不要となる。図６は、上記で述べたλ／４ライ
ン８ｃ，８ｄおよびカプリングキャパシタ２３を省略し
た回路であり、端子５と６の各々の負荷回路は対称であ
るから、信号周波数でのバランスを維持できる。
【００２２】実施例４．実施例２および３で述べたアッ
テネータにおいて、ダミーロード１３の有する抵抗成分
を一部分割して、ＰＩＮダイオード１２のアノード側に
配置することができる。図７は、図６に示すアッテネー
タに対して２４のダンピングレジスタを付加した回路で
ある。ダンピングレジスタ２４は、ＰＩＮダイオード１
２に内在するインダクタンスとキャパシタンスから成る
共振回路を形成する。ここで共振の鋭さすなわちＱは下
式で表わされる。 Ｑ＝ωＬ／Ｒ＝１／（ωＣＲ） 但しωは角周波数
である。上式において、抵抗Ｒの増大はＱを小さくする
方向に働くことから、ダイオードがｆ＝１／｛２π√
（ＬＣ）｝で示される共振周波数の付近で動作せられた
場合の帯域特性を改善することになる。ダンピングレジ
スタ２４の抵抗値と、ダミーロードの抵抗値そしてＰＩ
Ｎダイオードの内部インピーダンスの和がカプラインピ
ーダンスＺ0 に一致するところで、アッテネータは最大
の減衰量を提供することが可能となる。
テネータにおいて、ダミーロード１３の有する抵抗成分
を一部分割して、ＰＩＮダイオード１２のアノード側に
配置することができる。図７は、図６に示すアッテネー
タに対して２４のダンピングレジスタを付加した回路で
ある。ダンピングレジスタ２４は、ＰＩＮダイオード１
２に内在するインダクタンスとキャパシタンスから成る
共振回路を形成する。ここで共振の鋭さすなわちＱは下
式で表わされる。 Ｑ＝ωＬ／Ｒ＝１／（ωＣＲ） 但しωは角周波数
である。上式において、抵抗Ｒの増大はＱを小さくする
方向に働くことから、ダイオードがｆ＝１／｛２π√
（ＬＣ）｝で示される共振周波数の付近で動作せられた
場合の帯域特性を改善することになる。ダンピングレジ
スタ２４の抵抗値と、ダミーロードの抵抗値そしてＰＩ
Ｎダイオードの内部インピーダンスの和がカプラインピ
ーダンスＺ0 に一致するところで、アッテネータは最大
の減衰量を提供することが可能となる。
【００２３】
【発明の効果】以上のように、この発明によればアッテ
ネータの２つのＰＩＮダイオードを直列バイアスするこ
とで、ダイオード動作をバランスさせて細かな調整の不
要なバイアス条件下でのアッテネータの入出力反射特性
及び周波数特性を得る効果がある。
ネータの２つのＰＩＮダイオードを直列バイアスするこ
とで、ダイオード動作をバランスさせて細かな調整の不
要なバイアス条件下でのアッテネータの入出力反射特性
及び周波数特性を得る効果がある。
【００２４】また、２つのＰＩＮダイオードを直列バイ
アスした上で、２つのＰＩＮダイオードを同極配置した
ので、ダイオードの寄生素子の影響をバランスさせるの
で、より入出力反射特性の良好なアッテネータを得る効
果がある。
アスした上で、２つのＰＩＮダイオードを同極配置した
ので、ダイオードの寄生素子の影響をバランスさせるの
で、より入出力反射特性の良好なアッテネータを得る効
果がある。
【００２５】加えて、バイアス回路の経路接続点をＲＦ
接地点とすることでバイアス回路の簡略化を実施できる
効果がある。
接地点とすることでバイアス回路の簡略化を実施できる
効果がある。
【００２６】更に、ＰＩＮダイオードとカプラとの接続
部にダンピングレジスタを挿入することで、ＰＩＮダイ
オードの持つ共振特性を抑え、周波数特性を改善すると
いう効果がある。
部にダンピングレジスタを挿入することで、ＰＩＮダイ
オードの持つ共振特性を抑え、周波数特性を改善すると
いう効果がある。
【図１】この発明の実施例１によるアッテネータの構成
を示す図である。
を示す図である。
【図２】この発明の実施例２によるＰＩＮダイオードの
動作を示す図である。
動作を示す図である。
【図３】この発明の実施例２によるＰＩＮダイオードの
動作を示す図である。
動作を示す図である。
【図４】この発明の実施例２によるＰＩＮダイオードの
構造を示す図である。
構造を示す図である。
【図５】この発明の実施例２によるアッテネータの構成
を示す図である。
を示す図である。
【図６】この発明の実施例３によるアッテネータの構成
を示す図である。
を示す図である。
【図７】この発明の実施例４によるアッテネータの構成
を示す図である。
を示す図である。
【図８】従来のアッテネータの動作を示す図である。
１ 入力端子 ２ 出力端子 ３ ４端子カプラ ４ ４端子カプラの第１の端子 ５ ４端子カプラの第２の端子 ６ ４端子カプラの第３の端子 ７ ４端子カプラの第４の端子 ８ λ／４ライン ９ λ／４オープンスタブ １０ バイアス端子 １１ 伝送線路 １２ ＰＩＮダイオード １３ ダミーロード １４ キャパシタ １５ 接続ライン １６ ＰＩＮダイオードのパッケージ １７ ＰＩＮダイオードのリード １８ ＰＩＮダイオードのチップ １９ 電極接続ワイヤ ２０ 可変レジスタンス ２１ 直列インダクタンス ２２ 並列キャパシタンス ２３ カプリングキャパシタ ２４ ダンピングレジスタ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年６月１３日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正内容】
【０００２】
【従来の技術】マイクロ波信号の通過振幅の大きさを変
化させることのできるアッテネータには、固定減衰型お
よび可変減衰型のアッテネータが存在する。可変減衰型
のアッテネータの一種として、反射型アッテネータがあ
り、４端子カプラ、ＰＩＮダイオードおよびダミーロー
ド等で構成することができる。図８は従来のアッテネー
タを示す回路図であり、図中１は信号の入力端子、２は
出力端子、３は４端子カプラ、４は４端子カプラ３にお
いて信号が入力される第１の端子、５はカプラ３の第１
の端子４から入力された信号が結合伝達される第２の端
子、６は第１の端子４から入力された信号が通過伝達さ
れる第３の端子、７は第２および第３の端子５，６の信
号がそこに接続された負荷の状況によって反射された場
合に、その反射信号を導くための第４の端子、８ａ，８
ｂと９ａ，９ｂは入力端子１及び出力端子２に現れる信
号成分を阻止するλ／４ラインおよびλ／４オープンス
タブ、１０はアッテネータの減衰量を変化させるための
バイアスを印加するバイアス端子、１１ａ，１１ｂはカ
プラ３の第２および第３の端子５，６に接続された第
１，第２の伝送線路、１２ａ，１２ｂは伝送線路１１
ａ，１１ｂに接続された高周波用抵抗素子の第１，第２
のＰＩＮダイオード、１３ａ，１３ｂはＰＩＮダイオー
ド１２ａ，１２ｂに接続され片側が接地された第１，第
２のダミーロードである。なお、λ／４ライン８ａとλ
／４オープンスタブ９ａは第１のＲＦチョークを構成
し、λ／４ライン８ｂとλ／４オープンスタブ９ｂは第
２のＲＦチョークを構成する。
化させることのできるアッテネータには、固定減衰型お
よび可変減衰型のアッテネータが存在する。可変減衰型
のアッテネータの一種として、反射型アッテネータがあ
り、４端子カプラ、ＰＩＮダイオードおよびダミーロー
ド等で構成することができる。図８は従来のアッテネー
タを示す回路図であり、図中１は信号の入力端子、２は
出力端子、３は４端子カプラ、４は４端子カプラ３にお
いて信号が入力される第１の端子、５はカプラ３の第１
の端子４から入力された信号が結合伝達される第２の端
子、６は第１の端子４から入力された信号が通過伝達さ
れる第３の端子、７は第２および第３の端子５，６の信
号がそこに接続された負荷の状況によって反射された場
合に、その反射信号を導くための第４の端子、８ａ，８
ｂと９ａ，９ｂは入力端子１及び出力端子２に現れる信
号成分を阻止するλ／４ラインおよびλ／４オープンス
タブ、１０はアッテネータの減衰量を変化させるための
バイアスを印加するバイアス端子、１１ａ，１１ｂはカ
プラ３の第２および第３の端子５，６に接続された第
１，第２の伝送線路、１２ａ，１２ｂは伝送線路１１
ａ，１１ｂに接続された高周波用抵抗素子の第１，第２
のＰＩＮダイオード、１３ａ，１３ｂはＰＩＮダイオー
ド１２ａ，１２ｂに接続され片側が接地された第１，第
２のダミーロードである。なお、λ／４ライン８ａとλ
／４オープンスタブ９ａは第１のＲＦチョークを構成
し、λ／４ライン８ｂとλ／４オープンスタブ９ｂは第
２のＲＦチョークを構成する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正内容】
【００１５】
【実施例】 実施例１．以下、この発明の一実施例を図について説明
する。図１において１〜１３は上記従来装置と同一のも
のを、１４ａ，１４ｂはダミーロード１３ａ，１３ｂを
接地しかつ直流的に浮かせるための接地キャパシタ、１
５は電流回路を接続するための接続ラインである。
する。図１において１〜１３は上記従来装置と同一のも
のを、１４ａ，１４ｂはダミーロード１３ａ，１３ｂを
接地しかつ直流的に浮かせるための接地キャパシタ、１
５は電流回路を接続するための接続ラインである。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正内容】
【００２３】
【発明の効果】以上のように、この発明によればアッテ
ネータの第１，第２の高周波用抵抗素子を直列バイアス
することで、高周波用抵抗素子の動作をバランスさせて
細かな調整の不要なバイアス条件下でのアッテネータの
入出力反射特性及び周波数特性を得る効果がある。
ネータの第１，第２の高周波用抵抗素子を直列バイアス
することで、高周波用抵抗素子の動作をバランスさせて
細かな調整の不要なバイアス条件下でのアッテネータの
入出力反射特性及び周波数特性を得る効果がある。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正内容】
【００２４】また、第１，第２の高周波用抵抗素子を直
列バイアスした上で、第１，第２の高周波用抵抗素子を
同極配置したので、高周波用抵抗素子の寄生素子の影響
をバランスさせるので、より入出力反射特性の良好なア
ッテネータを得る効果がある。
列バイアスした上で、第１，第２の高周波用抵抗素子を
同極配置したので、高周波用抵抗素子の寄生素子の影響
をバランスさせるので、より入出力反射特性の良好なア
ッテネータを得る効果がある。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正内容】
【００２６】更に、高周波用抵抗素子とカプラとの接続
部にダンピングレジスタを挿入することで、高周波用抵
抗素子の持つ共振特性を抑え、周波数特性を改善すると
いう効果がある。
部にダンピングレジスタを挿入することで、高周波用抵
抗素子の持つ共振特性を抑え、周波数特性を改善すると
いう効果がある。
Claims (4)
- 【請求項１】 第１、第２、第３、第４の４つの端子を
有する４端子カプラと、上記４端子カプラに信号を入力
するための第１の端子から見て信号を出力するための第
２及び第３の端子に各々直列に接続される伝送線路と、
上記の伝送線路各々の先端に直列に且つ逆極性に接続さ
れるＰＩＮダイオードと、上記伝送線路に接続されない
側のＰＩＮダイオードの先端に各々直列接続されたダミ
ーロードと、上記ＰＩＮダイオードに接続されない側の
ダミーロードの先端に各々直列接続され且つ一端が接地
されたキャパシタと、上記２つのキャパシタの接地され
ない側の電極同士を互いに接続する接続ラインと、上記
４端子カプラの第１と第４の端子に各々接続するために
信号周波数の１／４波長を基準として決められたλ／４
ラインとλ／４スタブとで構成されるＲＦチョークと、
上記の第１の端子側に接続されるＲＦチョークのλ／４
ラインとλ／４スタブの接続点にバイアス供給するバイ
アス端子と、上記の第４の端子側に接続されるＲＦチョ
ークのλ／４ラインとλ／４スタブの接続点を接地する
接地点とを備えたことを特徴とするアッテネータ。 - 【請求項２】 第１、第２、第３、第４の４つの端子を
有する４端子カプラと、上記４端子カプラに信号を入力
するための第１の端子から見て信号を出力するための第
２及び第３の端子に各々直列に接続される伝送線路と、
上記の伝送線路各々の先端に直列に且つ同極性に接続さ
れるＰＩＮダイオードと、上記伝送線路に接続されない
側のＰＩＮダイオードの先端に各々直列接続されたダミ
ーロードと、上記第２の端子側の、ＰＩＮダイオードに
接続されない側のダミーロードの先端に直列接続され且
つ一端が接地されたキャパシタと、上記第３の端子側
の、ＰＩＮダイオードに接続されない側のダミーロード
の先端を接地する接地点と、上記４端子カプラの第１と
第４の端子に各々接続するために信号周波数の１／４波
長を基準として決められたλ／４ラインとλ／４スタブ
とで構成されるＲＦチョークと、上記の第１の端子側に
接続されるＲＦチョークのλ／４ラインとλ／４スタブ
の接続点と第２の端子につながるＰＩＮダイオードの先
端とを互いに接続するλ／４ラインと、上記第４の端子
側に接続されるＲＦチョークのλ／４ラインとλ／４ス
タブの接続点と第２の端子につながるＰＩＮダイオード
の先端とを互いに接続するλ／４ライン及びカプリング
キャパシタと、上記第４の端子側に接続されるＲＦチョ
ークのλ／４ラインとλ／４スタブの接続点にバイアス
供給するバイアス端子とを備えたことを特徴とするアッ
テネータ。 - 【請求項３】 第１、第２、第３、第４の４つの端子を
有する４端子カプラと、上記４端子カプラに信号を入力
するための第１の端子から見て信号を出力するための第
２及び第３の端子に各々直列に接続される伝送線路と、
上記の伝送線路各々の先端に直列に且つ同極性に接続さ
れるＰＩＮダイオードと、上記伝送線路に接続されない
側のＰＩＮダイオードの先端に各々直列接続されたダミ
ーロードと、上記第２の端子側の、ＰＩＮダイオードに
接続されない側のダミーロードの先端に直列接続され且
つ一端が接地されたキャパシタと、上記第３の端子側
の、ＰＩＮダイオードに接続されない側のダミーロード
の先端を接地する接地点と、上記４端子カプラの第１と
第４の端子に各々接続するために信号周波数の１／４波
長を基準として決められたλ／４ラインとλ／４スタブ
とで構成されるＲＦチョークと、上記の第１の端子側に
接続されるＲＦチョークのλ／４ラインとλ／４スタブ
の接続点と第２の端子につながるキャパシタの非接地側
電極とを互いに接続するλ／４ラインと、上記第４の端
子側に接続されるＲＦチョークのλ／４ラインとλ／４
スタブの接続点にバイアス供給するバイアス端子とを備
えたことを特徴とするアッテネータ。 - 【請求項４】 第１、第２、第３、第４の４つの端子を
有する４端子カプラと、上記４端子カプラに信号を入力
するための第１の端子から見て信号を出力するための第
２及び第３の端子に各々直列に接続される伝送線路と、
上記の伝送線路各々の先端に直列に接続されるダンピン
グレジスタと、上記のダンピングレジスタ各々の先端に
直列に且つ同極性に接続されるＰＩＮダイオードと、上
記ダンピングレジスタに接続されない側のＰＩＮダイオ
ードの先端に各々直列接続されたダミーロードと、上記
第２の端子側の、ＰＩＮダイオードに接続されない側の
ダミーロードの先端に直列接続され且つ一端が接地され
たキャパシタと、上記第３の端子側の、ＰＩＮダイオー
ドに接続されない側のダミーロードの先端を接地する接
地点と、上記４端子カプラの第１と第４の端子に各々接
続するために信号周波数の１／４波長を基準として決め
られたλ／４ラインとλ／４スタブとで構成されるＲＦ
チョークと、上記の第１の端子側に接続されるＲＦチョ
ークのλ／４ラインとλ／４スタブの接続点と第２の端
子につながるキャパシタの非接地側電極とを互いに接続
するλ／４ラインと、上記第４の端子側に接続されるＲ
Ｆチョークのλ／４ラインとλ／４スタブの接続点にバ
イアス供給するバイアス端子とを備えたことを特徴とす
るアッテネータ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05332666A JP3134031B2 (ja) | 1993-12-27 | 1993-12-27 | アッテネータ |
| US08/346,580 US5477200A (en) | 1993-12-27 | 1994-11-16 | Variable attenuator |
| GB9423568A GB2285190B (en) | 1993-12-27 | 1994-11-22 | Variable attenuator |
| FR9415656A FR2714531B1 (fr) | 1993-12-27 | 1994-12-26 | Atténuateur variable. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05332666A JP3134031B2 (ja) | 1993-12-27 | 1993-12-27 | アッテネータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07193407A true JPH07193407A (ja) | 1995-07-28 |
| JP3134031B2 JP3134031B2 (ja) | 2001-02-13 |
Family
ID=18257520
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05332666A Expired - Fee Related JP3134031B2 (ja) | 1993-12-27 | 1993-12-27 | アッテネータ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5477200A (ja) |
| JP (1) | JP3134031B2 (ja) |
| FR (1) | FR2714531B1 (ja) |
| GB (1) | GB2285190B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA2202458C (en) * | 1997-04-11 | 2001-02-06 | Surinder Kumar | Direct qam modulator |
| JP3446631B2 (ja) * | 1998-10-20 | 2003-09-16 | 株式会社村田製作所 | 可変減衰器及び移動体通信機器 |
| JP3438637B2 (ja) * | 1999-03-09 | 2003-08-18 | 株式会社村田製作所 | 可変減衰器、複合可変減衰器及び移動体通信機器 |
| CN101051856B (zh) * | 2007-01-30 | 2010-05-26 | 深圳国人通信有限公司 | 压控衰减器、压控衰减器的实现方法与应用电路 |
| US8279020B2 (en) * | 2010-06-07 | 2012-10-02 | National Taiwan University | Units for analog signal processing |
| US9225290B2 (en) * | 2013-11-26 | 2015-12-29 | Microelectronics Technology, Inc. | Radio frequency signal amplifying system |
| DE102016205652A1 (de) * | 2016-04-06 | 2017-10-12 | Siemens Ag Österreich | Amplitudenmodulator-Schaltung |
| US10530320B2 (en) | 2016-07-15 | 2020-01-07 | Psemi Corporation | Attenuator de-Qing loss improvement and phase balance |
| US10211801B2 (en) * | 2016-07-15 | 2019-02-19 | Psemi Corporation | Hybrid coupler with phase and attenuation control |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4216445A (en) * | 1978-12-22 | 1980-08-05 | The United States Of America As Represented By The Secretary Of The Army | Variable resistance attenuator |
| JPS61139110A (ja) * | 1984-12-10 | 1986-06-26 | Nec Corp | 可変減衰器 |
| JPS61172403A (ja) * | 1985-01-26 | 1986-08-04 | Nec Corp | 反射形可変減衰器 |
| JPS62102602A (ja) * | 1985-10-30 | 1987-05-13 | Nec Corp | 反射型減衰器 |
| US4701724A (en) * | 1986-07-15 | 1987-10-20 | Motorola, Inc. | Injection switch and directional coupler |
| US5066930A (en) * | 1990-10-22 | 1991-11-19 | Westinghous Electric Corp. | High efficiency diode phase shifter |
| FI88564C (fi) * | 1991-01-14 | 1993-05-25 | Nokia Mobile Phones Ltd | Styrbar hoegfrekvensdaempare |
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- 1993-12-27 JP JP05332666A patent/JP3134031B2/ja not_active Expired - Fee Related
-
1994
- 1994-11-16 US US08/346,580 patent/US5477200A/en not_active Expired - Fee Related
- 1994-11-22 GB GB9423568A patent/GB2285190B/en not_active Expired - Fee Related
- 1994-12-26 FR FR9415656A patent/FR2714531B1/fr not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3134031B2 (ja) | 2001-02-13 |
| GB9423568D0 (en) | 1995-01-11 |
| US5477200A (en) | 1995-12-19 |
| GB2285190B (en) | 1998-10-14 |
| FR2714531A1 (fr) | 1995-06-30 |
| GB2285190A (en) | 1995-06-28 |
| FR2714531B1 (fr) | 1997-01-10 |
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