JPH07191910A - キャッシュメモリ制御方法 - Google Patents
キャッシュメモリ制御方法Info
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- JPH07191910A JPH07191910A JP5330895A JP33089593A JPH07191910A JP H07191910 A JPH07191910 A JP H07191910A JP 5330895 A JP5330895 A JP 5330895A JP 33089593 A JP33089593 A JP 33089593A JP H07191910 A JPH07191910 A JP H07191910A
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- JP
- Japan
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- memory
- cache memory
- write
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- cache
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- Memory System Of A Hierarchy Structure (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【目的】 電源系の複雑化と高価格化を招くことなく、
停電時のデータ破壊を防止したキャッシュメモリ制御方
法を提供すること。 【構成】 キャッシュメモリ４を制御するキャッシュメ
モリ制御装置２内に、メインメモリ３中の不揮発性部分
５のメモリアドレス領域を指定するリミットレジスタ８
と、アクセスされたメモリアドレス７とリミットレジス
タ８の値とを比較するアドレスコンパレータ９とを具備
し、中央処理装置１からキャッシュメモリ４に書込む際
に、リミットレジスタ８に指定されたメモリアドレス領
域内のときはライトバック方式による通常のメモリアド
レス空間に対するライトアクセス方式をライトスルー方
式またはキャッシュレス方式に切り替えている。
停電時のデータ破壊を防止したキャッシュメモリ制御方
法を提供すること。 【構成】 キャッシュメモリ４を制御するキャッシュメ
モリ制御装置２内に、メインメモリ３中の不揮発性部分
５のメモリアドレス領域を指定するリミットレジスタ８
と、アクセスされたメモリアドレス７とリミットレジス
タ８の値とを比較するアドレスコンパレータ９とを具備
し、中央処理装置１からキャッシュメモリ４に書込む際
に、リミットレジスタ８に指定されたメモリアドレス領
域内のときはライトバック方式による通常のメモリアド
レス空間に対するライトアクセス方式をライトスルー方
式またはキャッシュレス方式に切り替えている。
Description
【０００１】
【産業上の利用分野】本発明は、高速メモリアクセスを
可能とする揮発性キャッシュメモリを備えたメモリシス
テムにおけるキャッシュメモリ制御方法に関し、特に、
特定のアドレス範囲へのアクセスに対してアクセス方式
を変更するようにしたキャッシュメモリ制御方法に関す
る。
可能とする揮発性キャッシュメモリを備えたメモリシス
テムにおけるキャッシュメモリ制御方法に関し、特に、
特定のアドレス範囲へのアクセスに対してアクセス方式
を変更するようにしたキャッシュメモリ制御方法に関す
る。
【０００２】
【従来の技術】キャッシュメモリはメモリバスの占有時
間を極力抑えつつメモリシステムの高速化を図るための
一手法として従来から広く利用されているメモリ技術で
あり、その代表的な制御方式として、ライトバック方式
（スワップ方式ともいう）とライトスルー方式（ストア
スルー方式ともいう）がある。ライトバック方式は、メ
インメモリに書き込む際、書き込むアドレスのブロック
がキャッシュメモリにあれば（キャッシュヒットとい
う）、キャッシュメモリにのみデータを書き込んでおい
て、その後そのブロック内容が書き替わったとしてもブ
ロック入れ替え（リプレース）によってそのブロックが
メインメモリに戻されるまでは、キャッシュメモリに対
してだけ読み書きするようにして高速化を図ったもので
ある。この方式は、キャッシュメモリ上のブロックに最
初の書込みが行なわれてからそれがメインメモリに戻さ
れるまではメインメモリの内容とキャッシュメモリの内
容が不一致が生じるため、特に、それぞれのプロセッサ
がキャッシュメモリを持っているマルチプロセッサ構成
において、メインメモリを共有する場合などではそれに
起因する矛盾を避けるために特別の制御（キャッシュ無
効化制御）を行う必要がある。
間を極力抑えつつメモリシステムの高速化を図るための
一手法として従来から広く利用されているメモリ技術で
あり、その代表的な制御方式として、ライトバック方式
（スワップ方式ともいう）とライトスルー方式（ストア
スルー方式ともいう）がある。ライトバック方式は、メ
インメモリに書き込む際、書き込むアドレスのブロック
がキャッシュメモリにあれば（キャッシュヒットとい
う）、キャッシュメモリにのみデータを書き込んでおい
て、その後そのブロック内容が書き替わったとしてもブ
ロック入れ替え（リプレース）によってそのブロックが
メインメモリに戻されるまでは、キャッシュメモリに対
してだけ読み書きするようにして高速化を図ったもので
ある。この方式は、キャッシュメモリ上のブロックに最
初の書込みが行なわれてからそれがメインメモリに戻さ
れるまではメインメモリの内容とキャッシュメモリの内
容が不一致が生じるため、特に、それぞれのプロセッサ
がキャッシュメモリを持っているマルチプロセッサ構成
において、メインメモリを共有する場合などではそれに
起因する矛盾を避けるために特別の制御（キャッシュ無
効化制御）を行う必要がある。
【０００３】これに対して、ライトスルー方式は、デー
タ書込み時には、メインメモリとキャッシュメモリに同
時に書込むようにしているため両者の間に上記のような
データの不一致が生じることはないが、キャッシュメモ
リに書込みを行う都度メインメモリにも書込みを行わな
ければならないので、キャッシュメモリを用いたことに
よる高速化の効果があまりない。
タ書込み時には、メインメモリとキャッシュメモリに同
時に書込むようにしているため両者の間に上記のような
データの不一致が生じることはないが、キャッシュメモ
リに書込みを行う都度メインメモリにも書込みを行わな
ければならないので、キャッシュメモリを用いたことに
よる高速化の効果があまりない。
【０００４】
【発明が解決しようとする課題】一般に、メモリ空間の
一部に不揮発性メモリを用いて重要なデータの破壊を防
止するようにした高信頼性メモリシステムにキャッシュ
メモリを付加する場合、通常、キャッシュメモリは揮発
性メモリで構成されているため、停電時等においてはそ
のデータは破壊されてしまう。キャッシュメモリとして
ライトスルー方式を用いた場合にはキャッシュメモリと
不揮発性メモリを備えた高信頼性メモリシステムのデー
タが常に一致しているのでデータの破壊については問題
はないが書込みの高速性が犠牲にされてしまう。一方、
キャッシュメモリとしてライトバック方式を用いた場合
は書込みの高速性は保証されるが、有効なデータがキャ
ッシュメモリ上にのみ存在しキャッシュメモリとメイン
メモリのデータが不一致となる状態が発生するため、停
電時には有効なデータが破壊されてしまい信頼性が犠牲
になってしまう。
一部に不揮発性メモリを用いて重要なデータの破壊を防
止するようにした高信頼性メモリシステムにキャッシュ
メモリを付加する場合、通常、キャッシュメモリは揮発
性メモリで構成されているため、停電時等においてはそ
のデータは破壊されてしまう。キャッシュメモリとして
ライトスルー方式を用いた場合にはキャッシュメモリと
不揮発性メモリを備えた高信頼性メモリシステムのデー
タが常に一致しているのでデータの破壊については問題
はないが書込みの高速性が犠牲にされてしまう。一方、
キャッシュメモリとしてライトバック方式を用いた場合
は書込みの高速性は保証されるが、有効なデータがキャ
ッシュメモリ上にのみ存在しキャッシュメモリとメイン
メモリのデータが不一致となる状態が発生するため、停
電時には有効なデータが破壊されてしまい信頼性が犠牲
になってしまう。
【０００５】メモリ空間の一部に不揮発性メモリを用い
て重要なデータの破壊を防止するようにした高信頼性メ
モリシステムにキャッシュメモリを付加する場合、キャ
ッシュメモリに対して特開平４−３６２７５６号公報に
記載された方法を適用するとメモリシステムの信頼性の
向上を図ることができる。しかし、そのためには停電が
発生したことを検出する手段や、停電時に揮発性キャッ
シュメモリ上のデータを不揮発性メモリを有する高信頼
性メモリシステムに退避する時間だけ電源電圧を保持し
ておくことのできる電源を備えておく必要があり、シス
テムの電源系が大型、複雑化し高価格化してしまうとい
う問題があった。本発明の目的は、上述した問題点を解
決し、キャッシュメモリを装備したメモリシステムにお
いて、該メモリシステムの電源系の変更を行なうことな
く、キャッシュメモリを含むメモリシステムに対し高速
化と信頼性の向上を実現することのできるキャッシュメ
モリ制御方法を提供することにある。
て重要なデータの破壊を防止するようにした高信頼性メ
モリシステムにキャッシュメモリを付加する場合、キャ
ッシュメモリに対して特開平４−３６２７５６号公報に
記載された方法を適用するとメモリシステムの信頼性の
向上を図ることができる。しかし、そのためには停電が
発生したことを検出する手段や、停電時に揮発性キャッ
シュメモリ上のデータを不揮発性メモリを有する高信頼
性メモリシステムに退避する時間だけ電源電圧を保持し
ておくことのできる電源を備えておく必要があり、シス
テムの電源系が大型、複雑化し高価格化してしまうとい
う問題があった。本発明の目的は、上述した問題点を解
決し、キャッシュメモリを装備したメモリシステムにお
いて、該メモリシステムの電源系の変更を行なうことな
く、キャッシュメモリを含むメモリシステムに対し高速
化と信頼性の向上を実現することのできるキャッシュメ
モリ制御方法を提供することにある。
【０００６】
【課題を解決するための手段】本発明は、上記目的を達
成するために、一部に不揮発性領域を有するメインメモ
リと揮発性のキャッシュメモリからなるメモリシステム
にアクセスする場合、中央処理装置からのアクセスがメ
インメモリの不揮発性領域のアドレス領域に対するアド
レスであるか否かを判定し、不揮発性領域のアドレス領
域に対するアドレスの場合にのみキャッシュメモリに対
するアクセス方式を、キャッシュメモリにのみアクセス
するライトバック方式からキャッシュメモリとメインメ
モリに同時にアクセスするライトスルー方式またはメイ
ンメモリにのみアクセスするキャッシュレス方式に変更
するようにしている。
成するために、一部に不揮発性領域を有するメインメモ
リと揮発性のキャッシュメモリからなるメモリシステム
にアクセスする場合、中央処理装置からのアクセスがメ
インメモリの不揮発性領域のアドレス領域に対するアド
レスであるか否かを判定し、不揮発性領域のアドレス領
域に対するアドレスの場合にのみキャッシュメモリに対
するアクセス方式を、キャッシュメモリにのみアクセス
するライトバック方式からキャッシュメモリとメインメ
モリに同時にアクセスするライトスルー方式またはメイ
ンメモリにのみアクセスするキャッシュレス方式に変更
するようにしている。
【０００７】
【作用】本発明によると、信頼性向上のためメモリ空間
の一部を不揮発性メモリとしたメモリシステムの場合で
も、不揮発であるメモリ領域へのアクセス時はキャッシ
ュメモリに対するアクセス方式の切り替えを行なうよう
にしたため、キャッシュメモリのアクセスを最適な方式
にすることができる。すなわち、キャッシュメモリにの
みアクセスするライトバック方式からキャッシュメモリ
とメインメモリに同時にアクセスするライトスルー方式
またはメインメモリにのみアクセスするキャッシュレス
方式に変更することにより、該空間でのキャッシュメモ
リとメインメモリ内データの一致を常に保証し、停電時
等においてもキャッシュメモリデータの不揮発性メモリ
への退避等の処理は必要なく、そのための電源系の変更
も不要となり、容易にメモリシステムの信頼性が保証さ
れる。また不揮発でないメモリ領域に対しては、停電時
においてもシステム上信頼性向上のためのデータ保存は
不要であるため、キャッシュメモリにだけアクセスを行
う高速なライトバック方式を活かした書込み動作が行え
る。従って本発明を用いれば、メモリシステムを構成す
るメモリの特性を活かしたアクセスが可能となり、シス
テムの高速化と信頼性の向上を両立させることができ
る。
の一部を不揮発性メモリとしたメモリシステムの場合で
も、不揮発であるメモリ領域へのアクセス時はキャッシ
ュメモリに対するアクセス方式の切り替えを行なうよう
にしたため、キャッシュメモリのアクセスを最適な方式
にすることができる。すなわち、キャッシュメモリにの
みアクセスするライトバック方式からキャッシュメモリ
とメインメモリに同時にアクセスするライトスルー方式
またはメインメモリにのみアクセスするキャッシュレス
方式に変更することにより、該空間でのキャッシュメモ
リとメインメモリ内データの一致を常に保証し、停電時
等においてもキャッシュメモリデータの不揮発性メモリ
への退避等の処理は必要なく、そのための電源系の変更
も不要となり、容易にメモリシステムの信頼性が保証さ
れる。また不揮発でないメモリ領域に対しては、停電時
においてもシステム上信頼性向上のためのデータ保存は
不要であるため、キャッシュメモリにだけアクセスを行
う高速なライトバック方式を活かした書込み動作が行え
る。従って本発明を用いれば、メモリシステムを構成す
るメモリの特性を活かしたアクセスが可能となり、シス
テムの高速化と信頼性の向上を両立させることができ
る。
【０００８】
【実施例】以下、本発明の一実施例を図に基づいて詳細
に説明する。図１は、本発明が適用されるメモリシステ
ムの全体構成図である。図１において、１は中央処理装
置（ＣＰＵ）、２はキャッシュメモリ制御装置、３はメ
インメモリ（ＭＭ）、４はキャッシュメモリ、５はメイ
ンメモリ３内の電池バックアップ領域、６はメモリデー
タバス、７はアドレスバス、８はリミットレジスタ、９
はアドレスコンパレータ、１０はメイン制御部、１１は
ＣＰＵデータバス、１２はキャッシュメモリ制御信号で
ある。またリミットレジスタ８内のｍおよびｎは、前記
メインメモリ３内の電池バックアップアドレス領域５を
示すアドレスの値であり、ｍが領域の上限、ｎが領域の
下限を示している。
に説明する。図１は、本発明が適用されるメモリシステ
ムの全体構成図である。図１において、１は中央処理装
置（ＣＰＵ）、２はキャッシュメモリ制御装置、３はメ
インメモリ（ＭＭ）、４はキャッシュメモリ、５はメイ
ンメモリ３内の電池バックアップ領域、６はメモリデー
タバス、７はアドレスバス、８はリミットレジスタ、９
はアドレスコンパレータ、１０はメイン制御部、１１は
ＣＰＵデータバス、１２はキャッシュメモリ制御信号で
ある。またリミットレジスタ８内のｍおよびｎは、前記
メインメモリ３内の電池バックアップアドレス領域５を
示すアドレスの値であり、ｍが領域の上限、ｎが領域の
下限を示している。
【０００９】本実施例では、メモリシステムの信頼性向
上を目的として、メインメモリ（ＭＭ）３の一部である
電池バックアップ領域５は電池によりメモリの電源がバ
ックアップされており、停電時でもその内容を保持する
ようにしている。そして電池バックアップ領域５の領域
を規定しているアドレスｍおよびｎは中央処理装置（Ｃ
ＰＵ）１によって予めＣＰＵデータバス１１を通じてキ
ャッシュメモリ制御装置２内に設けられたリミットレジ
スタ８に格納されている。
上を目的として、メインメモリ（ＭＭ）３の一部である
電池バックアップ領域５は電池によりメモリの電源がバ
ックアップされており、停電時でもその内容を保持する
ようにしている。そして電池バックアップ領域５の領域
を規定しているアドレスｍおよびｎは中央処理装置（Ｃ
ＰＵ）１によって予めＣＰＵデータバス１１を通じてキ
ャッシュメモリ制御装置２内に設けられたリミットレジ
スタ８に格納されている。
【００１０】中央処理装置（ＣＰＵ）１によりメモリへ
のライトアクセスが実行された際、キャッシュメモリ制
御装置２は、アドレスバス７を通して中央処理装置（Ｃ
ＰＵ）１より送出されるメモリのアドレスを受け取り
（ステップ２１）、受け取ったアドレスとリミットレジ
スタ８の内容ｍとｎとをアドレスコンパレータ９におい
て比較処理を行ない（ステップ２２）、リミットレジス
タ８で規定した領域内にあるか否かを判定する（ステッ
プ２３）。メイン制御部１０は、ステップ２３での判定
の結果、リミットレジスタ８で規定する領域内にあれ
ば、キャッシュメモリに対するライトアクセス方式をラ
イトバック方式からライトスルー方式に直ちに切り替
え、リミットレジスタ８で規定する領域外にあれば、キ
ャッシュメモリに対するライトアクセス方式をライトバ
ック方式のままにする。
のライトアクセスが実行された際、キャッシュメモリ制
御装置２は、アドレスバス７を通して中央処理装置（Ｃ
ＰＵ）１より送出されるメモリのアドレスを受け取り
（ステップ２１）、受け取ったアドレスとリミットレジ
スタ８の内容ｍとｎとをアドレスコンパレータ９におい
て比較処理を行ない（ステップ２２）、リミットレジス
タ８で規定した領域内にあるか否かを判定する（ステッ
プ２３）。メイン制御部１０は、ステップ２３での判定
の結果、リミットレジスタ８で規定する領域内にあれ
ば、キャッシュメモリに対するライトアクセス方式をラ
イトバック方式からライトスルー方式に直ちに切り替
え、リミットレジスタ８で規定する領域外にあれば、キ
ャッシュメモリに対するライトアクセス方式をライトバ
ック方式のままにする。
【００１１】すなわち、アクセスされたアドレスがｍと
ｎの間の領域に含まれる場合、つまり、電池バックアッ
プ領域５の場合、アドレスコンパレータ９の結果を受け
たメイン制御部１０は、ライトアクセス方式をライトス
ルー方式に切り替え（ステップ２４）、キャッシュヒッ
ト時はキャッシュメモリ４にライトアクセスを起動する
と同時に同一のデータをメインメモリ３に対しても書き
込むようにする（ステップ２５）。これにより電池バッ
クアップされているメモリ領域５に対するアクセス時
は、キャッシュメモリ４と同時にメインメモリ３に対し
てもライトアクセスが行なわれることとなり、キャッシ
ュメモリ４とメインメモリ３とのデータの整合性は常時
保持されることになる。従って停電等が発生し、揮発性
であるキャッシュメモリ４の内容が破壊されても同一の
データが電池バックアップされているメモリ領域５にも
既に格納されているため、特別な停電対策用の電源系を
必要とせずに、該メモリシステムの信頼性も保証でき
る。
ｎの間の領域に含まれる場合、つまり、電池バックアッ
プ領域５の場合、アドレスコンパレータ９の結果を受け
たメイン制御部１０は、ライトアクセス方式をライトス
ルー方式に切り替え（ステップ２４）、キャッシュヒッ
ト時はキャッシュメモリ４にライトアクセスを起動する
と同時に同一のデータをメインメモリ３に対しても書き
込むようにする（ステップ２５）。これにより電池バッ
クアップされているメモリ領域５に対するアクセス時
は、キャッシュメモリ４と同時にメインメモリ３に対し
てもライトアクセスが行なわれることとなり、キャッシ
ュメモリ４とメインメモリ３とのデータの整合性は常時
保持されることになる。従って停電等が発生し、揮発性
であるキャッシュメモリ４の内容が破壊されても同一の
データが電池バックアップされているメモリ領域５にも
既に格納されているため、特別な停電対策用の電源系を
必要とせずに、該メモリシステムの信頼性も保証でき
る。
【００１２】一方、ステップ２３での判定の結果、アク
セスされたアドレスがｍとｎとで規定する領域外のアド
レスであった場合には、アドレスコンパレータ９の結果
を受けたメイン制御部１０はライトアクセス方式は変更
せずライトバック方式のままとし（ステップ２６）、キ
ャッシュヒット時はキャッシュメモリ４に対してのみラ
イトアクセスを行ない、メインメモリには同時には書か
れない（ステップ２７）。このため電池バックアップ領
域でないメインメモリ領域に対しては、キャッシュメモ
リ４のみが書込みの対象となるため、高速なメモリアク
セスが実現できる。ただし、この場合、該当するキャッ
シュブロックが入れ替えのためメインメモリに戻される
までは、書き込まれたデータはキャッシュメモリ４の中
にのみ存在することとなり、キャッシュメモリ４とメイ
ンメモリ３とのデータの整合性は一時的に保たれない状
態になっているが、該メモリ領域は、元々電池バックア
ップされていない揮発性のメモリであるため、キャッシ
ュメモリ４とメインメモリ３の内容が不一致のままで停
電等が発生しても、システムの信頼性に影響することは
ない。
セスされたアドレスがｍとｎとで規定する領域外のアド
レスであった場合には、アドレスコンパレータ９の結果
を受けたメイン制御部１０はライトアクセス方式は変更
せずライトバック方式のままとし（ステップ２６）、キ
ャッシュヒット時はキャッシュメモリ４に対してのみラ
イトアクセスを行ない、メインメモリには同時には書か
れない（ステップ２７）。このため電池バックアップ領
域でないメインメモリ領域に対しては、キャッシュメモ
リ４のみが書込みの対象となるため、高速なメモリアク
セスが実現できる。ただし、この場合、該当するキャッ
シュブロックが入れ替えのためメインメモリに戻される
までは、書き込まれたデータはキャッシュメモリ４の中
にのみ存在することとなり、キャッシュメモリ４とメイ
ンメモリ３とのデータの整合性は一時的に保たれない状
態になっているが、該メモリ領域は、元々電池バックア
ップされていない揮発性のメモリであるため、キャッシ
ュメモリ４とメインメモリ３の内容が不一致のままで停
電等が発生しても、システムの信頼性に影響することは
ない。
【００１３】以上説明したように上記実施例によれば、
キャッシュメモリを制御するキャッシュメモリ制御装置
内に、特定のメモリアドレス領域を指定するリミットレ
ジスタと、アクセスされるメモリアドレスと該リミット
レジスタの値の比較を行なうアドレスコンパレータを具
備することにより、電池バックアップされていない揮発
性のメモリ領域においては、高速なライトバック方式に
よりライトアクセスし、電池バックアップされている不
揮発性領域においてはアクセス方式をライトスルー方式
に変更することにより停電等の発生時においても不揮発
性メモリとキャッシュメモリ４のデータの整合が図れる
ようにしている。この実施例によると、メモリシステム
を構成するメモリの特性を活かしたアクセスを行うこと
ができ、システムの高速化と信頼性向上の両方を実現す
ることが可能になる。
キャッシュメモリを制御するキャッシュメモリ制御装置
内に、特定のメモリアドレス領域を指定するリミットレ
ジスタと、アクセスされるメモリアドレスと該リミット
レジスタの値の比較を行なうアドレスコンパレータを具
備することにより、電池バックアップされていない揮発
性のメモリ領域においては、高速なライトバック方式に
よりライトアクセスし、電池バックアップされている不
揮発性領域においてはアクセス方式をライトスルー方式
に変更することにより停電等の発生時においても不揮発
性メモリとキャッシュメモリ４のデータの整合が図れる
ようにしている。この実施例によると、メモリシステム
を構成するメモリの特性を活かしたアクセスを行うこと
ができ、システムの高速化と信頼性向上の両方を実現す
ることが可能になる。
【００１４】上記本実施例では、アクセス方式を切り替
えるメモリ領域としてアドレスｍとｎで指定される範囲
内というように定義しているが、逆にアドレスｍとｎで
指定される範囲外にしてもよい。さらに、アクセス方式
を切り替えるメモリ領域（バックアップ領域）が複数に
わたる場合、すなわち複数に分散されている場合であっ
てもよい。この場合は、リミットレジスタ８の本数を増
やすことにより簡単に対処出来る。さらに、本実施例で
は、バックアップ領域を規定するのに、上限値と下限値
を用いた例を示したが、１アドレスだけを指定し、その
アドレス以上と未満に２分し、どちらか一方をバックア
ップ領域とするようにしてもよい。また、バックアップ
領域の先頭を表す１アドレスとバックアップ領域の大き
さを指定することによってバックアップ領域を規定する
ようにしてもよい。
えるメモリ領域としてアドレスｍとｎで指定される範囲
内というように定義しているが、逆にアドレスｍとｎで
指定される範囲外にしてもよい。さらに、アクセス方式
を切り替えるメモリ領域（バックアップ領域）が複数に
わたる場合、すなわち複数に分散されている場合であっ
てもよい。この場合は、リミットレジスタ８の本数を増
やすことにより簡単に対処出来る。さらに、本実施例で
は、バックアップ領域を規定するのに、上限値と下限値
を用いた例を示したが、１アドレスだけを指定し、その
アドレス以上と未満に２分し、どちらか一方をバックア
ップ領域とするようにしてもよい。また、バックアップ
領域の先頭を表す１アドレスとバックアップ領域の大き
さを指定することによってバックアップ領域を規定する
ようにしてもよい。
【００１５】また、本実施例ではアクセス方式をライト
バック方式からライトスルー方式に変更する例をあげて
いるが、これを他の方式にすることも可能である。例え
ば或るメモリアドレス空間の範囲内ではキャッシュレス
化を図り、不要なキャッシュデータの書き替えを抑止し
メインメモリに直接書き込み、キャッシュミスヒットし
てもバースト転送させないようにしてキャッシュメモリ
へのデータ書き換え頻度を減らすキャッシュレス方式な
ど、狙いに応じたアクセス方式をとってもよい。
バック方式からライトスルー方式に変更する例をあげて
いるが、これを他の方式にすることも可能である。例え
ば或るメモリアドレス空間の範囲内ではキャッシュレス
化を図り、不要なキャッシュデータの書き替えを抑止し
メインメモリに直接書き込み、キャッシュミスヒットし
てもバースト転送させないようにしてキャッシュメモリ
へのデータ書き換え頻度を減らすキャッシュレス方式な
ど、狙いに応じたアクセス方式をとってもよい。
【００１６】
【発明の効果】以上説明した如く、本発明によれば、一
部に不揮発性領域を有するメインメモリと揮発性キャッ
シュメモリからなるメモリシステムにおいて、キャッシ
ュメモリとメインメモリのデータを整合させることが可
能となり、停電時等に対する信頼性確保のための電源系
の複雑化、高価格化を招くこともなく、メモリシステム
の高速化と信頼性の向上の両立が可能となる。
部に不揮発性領域を有するメインメモリと揮発性キャッ
シュメモリからなるメモリシステムにおいて、キャッシ
ュメモリとメインメモリのデータを整合させることが可
能となり、停電時等に対する信頼性確保のための電源系
の複雑化、高価格化を招くこともなく、メモリシステム
の高速化と信頼性の向上の両立が可能となる。
【図１】本発明の一実施例のブロック図を示した図であ
る。
る。
【図２】本発明の処理フローチャートである。
１ 中央処理装置（ＣＰＵ） ２ キャッシュメモリ制御装置 ３ メインメモリ（ＭＭ） ４ キャッシュメモリ ５ 電池バックアップ領域 ６ メモリデータバス ７ アドレスバス ８ リミットレジスタ ９ アドレスコンパレータ １０ メイン制御部 １１ ＣＰＵデータバス １２ キャッシュメモリ制御信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山本 昌明 大阪府大阪市北区長柄西一丁目７番31号 株式会社日立西サービスエンジニアリング 内
Claims (2)
- 【請求項１】 少なくとも一部に不揮発性領域を有する
メインメモリと揮発性のキャッシュメモリからなるメモ
リシステムにおいて、中央処理装置からのアクセスが上
記メインメモリの不揮発性領域のアドレス領域に対する
アドレスであるか否かを判定し、不揮発性領域のアドレ
ス領域に対するアドレスの場合にのみキャッシュメモリ
に対するアクセス方式を、キャッシュメモリにのみアク
セスするライトバック方式からキャッシュメモリとメイ
ンメモリに同時にアクセスするライトスルー方式に変更
するようにしたことを特徴とするキャッシュメモリ制御
方法。 - 【請求項２】 少なくとも一部に不揮発性領域を有する
メインメモリと揮発性のキャッシュメモリからなるメモ
リシステムにおいて、中央処理装置からのアクセスが上
記メインメモリの不揮発性領域のアドレス領域に対する
アドレスであるか否かを判定し、不揮発性領域のアドレ
ス領域に対するアドレスの場合にのみキャッシュメモリ
に対するアクセス方式を、キャッシュメモリにのみアク
セスするライトバック方式からメインメモリにのみアク
セスするキャッシュレス方式に変更するようにしたこと
を特徴とするキャッシュメモリ制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5330895A JPH07191910A (ja) | 1993-12-27 | 1993-12-27 | キャッシュメモリ制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5330895A JPH07191910A (ja) | 1993-12-27 | 1993-12-27 | キャッシュメモリ制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07191910A true JPH07191910A (ja) | 1995-07-28 |
Family
ID=18237706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5330895A Pending JPH07191910A (ja) | 1993-12-27 | 1993-12-27 | キャッシュメモリ制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07191910A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005149290A (ja) * | 2003-11-18 | 2005-06-09 | Seiko Epson Corp | 情報処理装置およびキャッシュメモリ制御方法 |
| JP2009157612A (ja) * | 2007-12-26 | 2009-07-16 | Fujitsu Microelectronics Ltd | キャッシュメモリシステム及びキャッシュメモリの制御方法 |
-
1993
- 1993-12-27 JP JP5330895A patent/JPH07191910A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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