JPH07177187A - 復調装置 - Google Patents
復調装置Info
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- JPH07177187A JPH07177187A JP32206093A JP32206093A JPH07177187A JP H07177187 A JPH07177187 A JP H07177187A JP 32206093 A JP32206093 A JP 32206093A JP 32206093 A JP32206093 A JP 32206093A JP H07177187 A JPH07177187 A JP H07177187A
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Abstract
(57)【要約】
【目的】Ａ／Ｄ変換器サンプリングクロックとして変調
速度の２ｎ（ｎは自然数）倍を使用し、Ａ／Ｄ変換入力
のＤＣオフセット制御を準同期検波を用いた場合でも正
確に行うことが出来る復調装置を提供する。 【構成】Ａ／Ｄ変換器１５ｐ、１５ｑを変調速度の２ｎ
倍のクロックＳ１でサンプリングし、Ａ／Ｄ変換器１５
ｐ、１５ｑの出力データのうち最上位ビットＳ２ｐ、Ｓ
２ｑのマーク率を用いてオフセット制御信号発生回路２
０ｐ、２０ｑからオフセット制御信号Ｓ３ｐ、Ｓ３ｑを
生成させ、Ａ／Ｄ変換器１５ｐ、１５ｑの入力オフセッ
トをオフセット補償回路１０ｐ、１０ｑで制御する。
速度の２ｎ（ｎは自然数）倍を使用し、Ａ／Ｄ変換入力
のＤＣオフセット制御を準同期検波を用いた場合でも正
確に行うことが出来る復調装置を提供する。 【構成】Ａ／Ｄ変換器１５ｐ、１５ｑを変調速度の２ｎ
倍のクロックＳ１でサンプリングし、Ａ／Ｄ変換器１５
ｐ、１５ｑの出力データのうち最上位ビットＳ２ｐ、Ｓ
２ｑのマーク率を用いてオフセット制御信号発生回路２
０ｐ、２０ｑからオフセット制御信号Ｓ３ｐ、Ｓ３ｑを
生成させ、Ａ／Ｄ変換器１５ｐ、１５ｑの入力オフセッ
トをオフセット補償回路１０ｐ、１０ｑで制御する。
Description
【０００１】
【産業上の利用分野】本発明はマイクロ波通信装置など
に利用し、準同期検波を行う復調装置に関する。
に利用し、準同期検波を行う復調装置に関する。
【０００２】
【従来の技術】図５は従来の準同期検波を行う復調装置
でのＡ／Ｄ変換入力のオフセット制御を示す回路構成の
一例である。この例では検波器として直交検波器を、変
調方式にはＱＰＳＫ（Ｑｕａｄｒａｔｕｒｅ Ｐｈａｓ
ｅ Ｓｈｉｆｔ Ｋｅｙｉｎｇ）を用いている。
でのＡ／Ｄ変換入力のオフセット制御を示す回路構成の
一例である。この例では検波器として直交検波器を、変
調方式にはＱＰＳＫ（Ｑｕａｄｒａｔｕｒｅ Ｐｈａｓ
ｅ Ｓｈｉｆｔ Ｋｅｙｉｎｇ）を用いている。
【０００３】図５において、直交検波器５に入力された
変調信号は直流（ＤＣ）オフセットを有する２系列（Ｐ
チャネル、Ｑチャネルとする）の復調ベースバンド信号
として出力されＤＣオフセット補償回路１０ｐ、１０ｑ
でＤＣオフセットが補償される。次に上記復調ベースバ
ンド信号は端子３０より入力される変調速度ｆｃ［Ｈ
ｚ］と等しい周波数のクロック信号Ｓ４を用いてサンプ
リングを行っているＡ／Ｄ変換器１５ｐ、１５ｑにより
ｋビットのデータに変換される（ｋは２以上の自然
数）。さらにｋビットのデータのうち最上位ビットの信
号Ｓ２ｐ、Ｓ２ｑを入力とするオフセット制御信号発生
回路２０ｐ、２０ｑによりＡ／Ｄ入力前の直流（ＤＣ）
オフセットを補正する信号Ｓ３ｐ、Ｓ３ｑを出力し、こ
の補正信号でオフセット補償回路１０ｐ、１０ｑをフィ
ードバック制御することによりオフセットを補正してい
る。
変調信号は直流（ＤＣ）オフセットを有する２系列（Ｐ
チャネル、Ｑチャネルとする）の復調ベースバンド信号
として出力されＤＣオフセット補償回路１０ｐ、１０ｑ
でＤＣオフセットが補償される。次に上記復調ベースバ
ンド信号は端子３０より入力される変調速度ｆｃ［Ｈ
ｚ］と等しい周波数のクロック信号Ｓ４を用いてサンプ
リングを行っているＡ／Ｄ変換器１５ｐ、１５ｑにより
ｋビットのデータに変換される（ｋは２以上の自然
数）。さらにｋビットのデータのうち最上位ビットの信
号Ｓ２ｐ、Ｓ２ｑを入力とするオフセット制御信号発生
回路２０ｐ、２０ｑによりＡ／Ｄ入力前の直流（ＤＣ）
オフセットを補正する信号Ｓ３ｐ、Ｓ３ｑを出力し、こ
の補正信号でオフセット補償回路１０ｐ、１０ｑをフィ
ードバック制御することによりオフセットを補正してい
る。
【０００４】上記オフセット制御信号発生回路２０ｐ、
２０ｑの一例を図７に示す。図７はオペアンプを用いた
積分回路である。後述するように準同期検波を用いた復
調装置では位相回転のため復調ベースバンド信号のアイ
パターンは閉じているが、一定時間のＡ／Ｄ変換出力の
ＭＳＢの’１’及び’０’の数はＤＣオフセット量に応
じて変化するので積分回路で平均をとることによりアイ
パターンのオフセットを検出できる。さらに図７の回路
ではオペアンプ３０を反転入力として用いているので、
入力電圧を基準電圧（ＶREF ）と比較することにより、
オフセットを修正するような制御信号を発生させること
ができる。
２０ｑの一例を図７に示す。図７はオペアンプを用いた
積分回路である。後述するように準同期検波を用いた復
調装置では位相回転のため復調ベースバンド信号のアイ
パターンは閉じているが、一定時間のＡ／Ｄ変換出力の
ＭＳＢの’１’及び’０’の数はＤＣオフセット量に応
じて変化するので積分回路で平均をとることによりアイ
パターンのオフセットを検出できる。さらに図７の回路
ではオペアンプ３０を反転入力として用いているので、
入力電圧を基準電圧（ＶREF ）と比較することにより、
オフセットを修正するような制御信号を発生させること
ができる。
【０００５】次に、上記オフセット補償回路１０ｐ、１
０ｑの一例を図８に示す。図８は差動増幅器用トランジ
スタ４１，４２と定電流源用トランジスタ４３とを用い
た回路である。この回路では上記オフセット制御信号Ｓ
３ｐ、Ｓ３ｑを端子３８から、また検波器から出力され
た復調ベースバンド信号の正相及び逆相を端子３５及び
端子３６から入力し、差動増幅器の抵抗４０に流れる電
流によって復調ベースバンド信号出力のＤＣ電圧値を補
正する。これによりオフセット補償された復調ベースバ
ンド信号をとりだすことが出来る。
０ｑの一例を図８に示す。図８は差動増幅器用トランジ
スタ４１，４２と定電流源用トランジスタ４３とを用い
た回路である。この回路では上記オフセット制御信号Ｓ
３ｐ、Ｓ３ｑを端子３８から、また検波器から出力され
た復調ベースバンド信号の正相及び逆相を端子３５及び
端子３６から入力し、差動増幅器の抵抗４０に流れる電
流によって復調ベースバンド信号出力のＤＣ電圧値を補
正する。これによりオフセット補償された復調ベースバ
ンド信号をとりだすことが出来る。
【０００６】図９は復調ベースバンド信号からクロック
を再生するクロック再生回路７の一例を示したブロック
図である。復調ベースバンド信号を全波整流回路５０に
より全波整流し、バンドパスフィルタ（ＢＰＦ：Ｂａｎ
ｄ Ｐａｓｓ Ｆｉｌｔｅｒ）５５により変調速度のク
ロック周波数（ｆｃ）成分を抽出し、さらにＰＬＬ回路
６０により上記クロックの位相に追随したクロック信号
を（ｆｃ）を再生出力することができる。このクロック
信号を用いてＡ／Ｄ変換器で復調ベースバンド信号をサ
ンプリングする。最適サンプリング・タイミングは図２
のアイパターンの（１）の時点である。
を再生するクロック再生回路７の一例を示したブロック
図である。復調ベースバンド信号を全波整流回路５０に
より全波整流し、バンドパスフィルタ（ＢＰＦ：Ｂａｎ
ｄ Ｐａｓｓ Ｆｉｌｔｅｒ）５５により変調速度のク
ロック周波数（ｆｃ）成分を抽出し、さらにＰＬＬ回路
６０により上記クロックの位相に追随したクロック信号
を（ｆｃ）を再生出力することができる。このクロック
信号を用いてＡ／Ｄ変換器で復調ベースバンド信号をサ
ンプリングする。最適サンプリング・タイミングは図２
のアイパターンの（１）の時点である。
【０００７】次にオフセット制御の原理を説明する。従
来、準同期検波を行う復調装置でのＡ／Ｄ変換入力のオ
フセット制御として、Ａ／Ｄ変換後のＭＳＢマーク
率（’１’と’０’の割合）が用いられている。一般に
同期検波においては（誤差）ビット（ＱＰＳＫの場合
は、上位から２番目のビット）を用いるが、準同期検波
では送信側キャリアと受信側キャリアの周波数差による
復調信号の位相回転のため最適サンプリング・タイミン
グにおいても復調ベースバンド信号の電圧値は理想点
（図２のＡ，Ｂ）を通るとは限らないので、Ａ／Ｄ変換
器出力のＭＳＢを用いる。前述したオフセット制御信号
発生回路により、Ａ／Ｄ変換器のアイパターンの識別時
点においてＭＳＢの’１’と’０’の平均値をとると、
アイパターンが上にずれていればＭＳＢの’１’の割合
が多くなり（平均値が０．５よりも大きくなり）、アイ
パターンが下にずれていればＭＳＢの’０’割合が多く
なる（平均値が０．５よりも小さくなる）ので、これに
よりＡ／Ｄ変換入力の復調ベースバンド信号のＤＣオフ
セットを検出することが出来る。さらに上記結果によ
り、Ａ／Ｄ変換後のＭＳＢマーク率が５０％になるよう
な、即ちアイパターンの識別レベルＶｔｈが’１’と’
０’の中間にくるようなオフセット制御信号をオフセッ
ト制御信号発生回路から出力する。これをＡ／Ｄ変換入
力前のＤＣオフセット補償回路にフィードバックする事
によってＤＣオフセットを補償することができる。
来、準同期検波を行う復調装置でのＡ／Ｄ変換入力のオ
フセット制御として、Ａ／Ｄ変換後のＭＳＢマーク
率（’１’と’０’の割合）が用いられている。一般に
同期検波においては（誤差）ビット（ＱＰＳＫの場合
は、上位から２番目のビット）を用いるが、準同期検波
では送信側キャリアと受信側キャリアの周波数差による
復調信号の位相回転のため最適サンプリング・タイミン
グにおいても復調ベースバンド信号の電圧値は理想点
（図２のＡ，Ｂ）を通るとは限らないので、Ａ／Ｄ変換
器出力のＭＳＢを用いる。前述したオフセット制御信号
発生回路により、Ａ／Ｄ変換器のアイパターンの識別時
点においてＭＳＢの’１’と’０’の平均値をとると、
アイパターンが上にずれていればＭＳＢの’１’の割合
が多くなり（平均値が０．５よりも大きくなり）、アイ
パターンが下にずれていればＭＳＢの’０’割合が多く
なる（平均値が０．５よりも小さくなる）ので、これに
よりＡ／Ｄ変換入力の復調ベースバンド信号のＤＣオフ
セットを検出することが出来る。さらに上記結果によ
り、Ａ／Ｄ変換後のＭＳＢマーク率が５０％になるよう
な、即ちアイパターンの識別レベルＶｔｈが’１’と’
０’の中間にくるようなオフセット制御信号をオフセッ
ト制御信号発生回路から出力する。これをＡ／Ｄ変換入
力前のＤＣオフセット補償回路にフィードバックする事
によってＤＣオフセットを補償することができる。
【０００８】
【発明が解決しようとする課題】従来のようにＡ／Ｄ変
換サンプリングを変調速度ｆｃ［Ｈｚ］で行う場合、準
同期検波を用いた復調装置では位相回転が存在するため
最良のサンプリングポイントで信号点を識別できるとは
限らない。この理由を図を使って説明する。図６はＱＰ
ＳＫにおける信号点Ａ，Ｂ，Ｃ，Ｄの配置を位相平面上
に示した図である。準同期検波を用いた場合、復調ベー
スバンド信号の信号点は図６の円周Ｒ上を回転してい
る。ＭＳＢ信号を用いて、オフセット制御を行う場合、
オフセット情報がどのようなオフセット量に対しても正
しく得られるのは信号点が図６の○印の点（Ｅ，Ｆ，
Ｇ，Ｈ）に来た時にＡ／Ｄ変換器でサンプリングしたと
きのみである。点Ｅ，ＧはＰ系列の、点Ｆ，ＨはＱ系列
用のオフセット情報を有する。従って、Ａ／Ｄ変換器の
サンプリングクロックとして変調速度を用いた場合、オ
フセット情報が非常に少ないので、オフセット制御を正
確に行うことは困難である。
換サンプリングを変調速度ｆｃ［Ｈｚ］で行う場合、準
同期検波を用いた復調装置では位相回転が存在するため
最良のサンプリングポイントで信号点を識別できるとは
限らない。この理由を図を使って説明する。図６はＱＰ
ＳＫにおける信号点Ａ，Ｂ，Ｃ，Ｄの配置を位相平面上
に示した図である。準同期検波を用いた場合、復調ベー
スバンド信号の信号点は図６の円周Ｒ上を回転してい
る。ＭＳＢ信号を用いて、オフセット制御を行う場合、
オフセット情報がどのようなオフセット量に対しても正
しく得られるのは信号点が図６の○印の点（Ｅ，Ｆ，
Ｇ，Ｈ）に来た時にＡ／Ｄ変換器でサンプリングしたと
きのみである。点Ｅ，ＧはＰ系列の、点Ｆ，ＨはＱ系列
用のオフセット情報を有する。従って、Ａ／Ｄ変換器の
サンプリングクロックとして変調速度を用いた場合、オ
フセット情報が非常に少ないので、オフセット制御を正
確に行うことは困難である。
【０００９】本発明は上述した事情に鑑みてなされたも
のであり、Ａ／Ｄ変換サンプリングクロックとして変調
速度の２ｎ（ｎは自然数）倍を使用し、準同期検波を用
いた復調装置においてもＡ／Ｄ変換入力のオフセット制
御を正確におこなえることを目的とする。
のであり、Ａ／Ｄ変換サンプリングクロックとして変調
速度の２ｎ（ｎは自然数）倍を使用し、準同期検波を用
いた復調装置においてもＡ／Ｄ変換入力のオフセット制
御を正確におこなえることを目的とする。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に本発明の復調装置は、ディジタル無線装置の受信側に
おいて、変調信号を復調ベースバンド信号に変換する検
波器と、オフセット補正信号により前記検波器の出力の
復調ベースバンド信号のＤＣオフセットを補正するＤＣ
オフセット補償回路と、前記ＤＣオフセット補償回路の
出力を入力として変調速度の２ｎ倍のサンプリングクロ
ックで復調ベースバンド信号を多値ビットのディジタル
信号に変換するＡ／Ｄ変換器（アナログ／ディジタル変
換器）と、前記Ａ／Ｄ変換器の出力データのうちＭＳＢ
（最上位ビット）を使用してＤＣオフセットを検出しこ
れを補正する信号を出力するオフセット制御信号発生回
路を備えるという特徴がある。
に本発明の復調装置は、ディジタル無線装置の受信側に
おいて、変調信号を復調ベースバンド信号に変換する検
波器と、オフセット補正信号により前記検波器の出力の
復調ベースバンド信号のＤＣオフセットを補正するＤＣ
オフセット補償回路と、前記ＤＣオフセット補償回路の
出力を入力として変調速度の２ｎ倍のサンプリングクロ
ックで復調ベースバンド信号を多値ビットのディジタル
信号に変換するＡ／Ｄ変換器（アナログ／ディジタル変
換器）と、前記Ａ／Ｄ変換器の出力データのうちＭＳＢ
（最上位ビット）を使用してＤＣオフセットを検出しこ
れを補正する信号を出力するオフセット制御信号発生回
路を備えるという特徴がある。
【００１１】
【実施例】次に、本発明の復調装置の実施例について図
面を参照しながら説明する。
面を参照しながら説明する。
【００１２】図１は本発明の復調装置の実施例の構成を
示すブロック図である。図１では変調方式としてＱＰＳ
Ｋを用いている。なお、以下の文中及び図中にあって、
従前の図５と同一の構成要素には同一の符号を付した。
示すブロック図である。図１では変調方式としてＱＰＳ
Ｋを用いている。なお、以下の文中及び図中にあって、
従前の図５と同一の構成要素には同一の符号を付した。
【００１３】図１において、この例は直交変調を準同期
検波で復調するものであり、入力された変調信号を互い
に直交するＰチャネル、Ｑチャネルの２系統の信号に直
交検波し、高調波成分を除去した復調ベースバンド信号
を出力する直交検波器５と、前記の復調ベースバンド信
号を、クロック再生回路９で得られる変調速度の２ｎ
（ｎは自然数）倍のクロック信号Ｓ１でサンプリングし
て多値ビットのディジタル信号に変換するＡ／Ｄ変換器
１５ｐ、１５ｑを有している。２ｎ倍のサンプリングク
ロックは図３に示されるごとく図７のＰＬＬ回路６０に
用いられている発振器の出力周波数を２ｎ逓倍回路６５
により２ｎ倍に逓倍すれば得られる。
検波で復調するものであり、入力された変調信号を互い
に直交するＰチャネル、Ｑチャネルの２系統の信号に直
交検波し、高調波成分を除去した復調ベースバンド信号
を出力する直交検波器５と、前記の復調ベースバンド信
号を、クロック再生回路９で得られる変調速度の２ｎ
（ｎは自然数）倍のクロック信号Ｓ１でサンプリングし
て多値ビットのディジタル信号に変換するＡ／Ｄ変換器
１５ｐ、１５ｑを有している。２ｎ倍のサンプリングク
ロックは図３に示されるごとく図７のＰＬＬ回路６０に
用いられている発振器の出力周波数を２ｎ逓倍回路６５
により２ｎ倍に逓倍すれば得られる。
【００１４】さらにこの復調装置はＡ／Ｄ変換器１５
ｐ、１５ｑの出力データの最上位ビットＳ２ｐ、Ｓ２ｑ
を用いてＡ／Ｄ変換器１５ｐ、１５ｑの入力オフセット
を正しく制御するための補正信号Ｓ３ｐ、Ｓ３ｑを生成
するオフセット制御信号発生回路２０ｐ，２０ｑと、オ
フセット補正信号Ｓ３ｐ、Ｓ３ｑからＡ／Ｄ変換器１５
ｐ、１５ｑの入力信号のオフセットを補正するオフセッ
ト補償回路１０ｐ、１０ｑと、Ａ／Ｄ変換器１５ｐ、１
５ｑの出力信号を変調速度（ｆｃ）にてクロックのたた
き直しを行うデータ抽出回路７０ｐ、７０ｑとを有して
いる。
ｐ、１５ｑの出力データの最上位ビットＳ２ｐ、Ｓ２ｑ
を用いてＡ／Ｄ変換器１５ｐ、１５ｑの入力オフセット
を正しく制御するための補正信号Ｓ３ｐ、Ｓ３ｑを生成
するオフセット制御信号発生回路２０ｐ，２０ｑと、オ
フセット補正信号Ｓ３ｐ、Ｓ３ｑからＡ／Ｄ変換器１５
ｐ、１５ｑの入力信号のオフセットを補正するオフセッ
ト補償回路１０ｐ、１０ｑと、Ａ／Ｄ変換器１５ｐ、１
５ｑの出力信号を変調速度（ｆｃ）にてクロックのたた
き直しを行うデータ抽出回路７０ｐ、７０ｑとを有して
いる。
【００１５】次に、この実施例における動作について説
明する。図２はＡ／Ｄ変換器入力前の復調されたベース
バンド信号のアイパターンを表している。ただし準同期
検波を使用しているためアイパターンは閉じているが、
図２の実線部分はクロック成分なのでクロック同期がと
れている場合は、他の波形よりも強く現れる。本発明で
は、この波形を用いてオフセット制御を行う。
明する。図２はＡ／Ｄ変換器入力前の復調されたベース
バンド信号のアイパターンを表している。ただし準同期
検波を使用しているためアイパターンは閉じているが、
図２の実線部分はクロック成分なのでクロック同期がと
れている場合は、他の波形よりも強く現れる。本発明で
は、この波形を用いてオフセット制御を行う。
【００１６】まず、Ａ／Ｄ変換器のサンプリングクロッ
クが変調速度の２倍の場合を説明する。このときＡ／Ｄ
変換器でのデータの識別時点は図２において従来例の
（１）の時点に加えて必ず（２）の時点を含むこととな
る。（２）の時点でサンプリングした信号点は図４の点
Ｊ及び円Ｗ上になる。この内点Ｊは位相回転によらず常
にＤＣオフセット情報を含んでいる。オフセット情報を
有する点Ｊは全サンプリングの１／３は得られるので微
小なＤＣオフセット変動においてもＡ／Ｄ変換出力のＭ
ＳＢマーク率が変化しやすい。従って、Ａ／Ｄ変換器の
入力の復調ベースバンド信号のＤＣオフセットを容易に
検出することが出来る。たとえばオフセット電圧が高い
方にずれていると検出した場合、’０’の割合が多いと
いう情報がオフセット制御信号発生回路から出力されオ
フセット補償回路にてオフセット電圧を低くする方向へ
制御をかける。逆に、オフセット電圧が低い方にずれて
いると検出した場合、’１’の割合が多いという情報が
オフセット制御信号発生回路から出力されオフセット補
償回路にてオフセット電圧を高くする方向へ制御をかけ
る。ゆえにサンプリングクロックを２倍とすることによ
り、準同期検波を用いた復調装置においても常に安定し
たオフセット制御を行うことが出来る。
クが変調速度の２倍の場合を説明する。このときＡ／Ｄ
変換器でのデータの識別時点は図２において従来例の
（１）の時点に加えて必ず（２）の時点を含むこととな
る。（２）の時点でサンプリングした信号点は図４の点
Ｊ及び円Ｗ上になる。この内点Ｊは位相回転によらず常
にＤＣオフセット情報を含んでいる。オフセット情報を
有する点Ｊは全サンプリングの１／３は得られるので微
小なＤＣオフセット変動においてもＡ／Ｄ変換出力のＭ
ＳＢマーク率が変化しやすい。従って、Ａ／Ｄ変換器の
入力の復調ベースバンド信号のＤＣオフセットを容易に
検出することが出来る。たとえばオフセット電圧が高い
方にずれていると検出した場合、’０’の割合が多いと
いう情報がオフセット制御信号発生回路から出力されオ
フセット補償回路にてオフセット電圧を低くする方向へ
制御をかける。逆に、オフセット電圧が低い方にずれて
いると検出した場合、’１’の割合が多いという情報が
オフセット制御信号発生回路から出力されオフセット補
償回路にてオフセット電圧を高くする方向へ制御をかけ
る。ゆえにサンプリングクロックを２倍とすることによ
り、準同期検波を用いた復調装置においても常に安定し
たオフセット制御を行うことが出来る。
【００１７】また、Ａ／Ｄ変換器のサンプリングクロッ
クが変調速度の２ｎ（ｎは自然数）倍の場合でも、図２
の（２）の時点をＡ／Ｄ変換器のサンプリングポイント
とすることができるので、同様にオフセット制御を行う
ことができる事は明らかである。
クが変調速度の２ｎ（ｎは自然数）倍の場合でも、図２
の（２）の時点をＡ／Ｄ変換器のサンプリングポイント
とすることができるので、同様にオフセット制御を行う
ことができる事は明らかである。
【００１８】以上説明したＡ／Ｄ変換器１５ｐ、１５ｑ
の出力信号は、２ｎｆｃのクロック成分を有しているた
めデータ抽出回路７０ｐ、７０ｑによりクロック抽出回
路９より与えられる変調速度ｆｃにてクロックのたたき
直し処理をした後、データ出力Ｐ1 〜k ，Ｑ1 〜k が得
られる。
の出力信号は、２ｎｆｃのクロック成分を有しているた
めデータ抽出回路７０ｐ、７０ｑによりクロック抽出回
路９より与えられる変調速度ｆｃにてクロックのたたき
直し処理をした後、データ出力Ｐ1 〜k ，Ｑ1 〜k が得
られる。
【００１９】
【発明の効果】以上説明したように、本発明の復調装置
は、復調ベースバンド信号をディジタル信号に変換する
Ａ／Ｄ変換器のサンプリングクロックとして変調速度の
２ｎ（ｎは自然数）倍としているため、Ａ／Ｄ変換入力
信号のオフセット制御を容易かつ確実に行えるという効
果を有する。
は、復調ベースバンド信号をディジタル信号に変換する
Ａ／Ｄ変換器のサンプリングクロックとして変調速度の
２ｎ（ｎは自然数）倍としているため、Ａ／Ｄ変換入力
信号のオフセット制御を容易かつ確実に行えるという効
果を有する。
【００２０】また、本発明は、同期検波方式を用いた多
値ＱＡＭ復調装置にも使用することが出来る。これは同
期検波の場合、図２の（２）の時点でサンプリングした
信号点位置が、図４のＪ，Ｋ，Ｌ，Ｍ，Ｎのいずれかに
なり、これらの点はいずれもＤＣオフセット情報を含む
事から明らかである。
値ＱＡＭ復調装置にも使用することが出来る。これは同
期検波の場合、図２の（２）の時点でサンプリングした
信号点位置が、図４のＪ，Ｋ，Ｌ，Ｍ，Ｎのいずれかに
なり、これらの点はいずれもＤＣオフセット情報を含む
事から明らかである。
【図１】本発明の復調装置の実施例における構成を示す
ブロック図である。
ブロック図である。
【図２】実施例の動作における復調ベースバンド信号の
アイパターンを示す信号波形図である。
アイパターンを示す信号波形図である。
【図３】本発明のクロック再生回路９のブロック図であ
る。
る。
【図４】本発明の復調ベースバンド信号をサンプリング
した信号配置図である。
した信号配置図である。
【図５】従来例における復調装置の構成を示すブロック
図である。
図である。
【図６】従来例の動作における復調ベースバンド信号を
サンプリングした信号配置図である。
サンプリングした信号配置図である。
【図７】オフセット制御信号発生回路の一例を示す回路
図である。
図である。
【図８】オフセット補償回路の一例を示す回路図であ
る。
る。
【図９】従来のクロック再生回路７の一例を示すブロッ
ク図である。
ク図である。
５ 直交検波器 ７，９ クロック再生回路 １０ｐ、１０ｑ オフセット補償回路 １５ｐ、１５ｑ Ａ／Ｄ変換器 ２０ｐ、２０ｑ オフセット制御信号発生回路 ５０ 全波整流回路 ５５ バンドパスフィルタ ６０ ＰＬＬ回路 ６５ ２ｎ逓倍回路 Ｓ１ サンプリングクロック信号（周波数は変調速度
の２ｎ倍） Ｓ２ｐ、Ｓ２ｑ Ａ／Ｄ変換器出力の最上位ビット Ｓ３ｐ、Ｓ３ｑ オフセット制御信号 Ｓ４ サンプリングクロック信号（周波数は変調速
度）
の２ｎ倍） Ｓ２ｐ、Ｓ２ｑ Ａ／Ｄ変換器出力の最上位ビット Ｓ３ｐ、Ｓ３ｑ オフセット制御信号 Ｓ４ サンプリングクロック信号（周波数は変調速
度）
Claims (3)
- 【請求項１】 ディジタル無線装置の準同期検波におい
て、変調信号を復調ベースバンド信号に変換する検波器
と、前記検波器の出力信号の直流（ＤＣ）オフセットを
補正するＤＣオフセット補償回路と、前記ＤＣオフセッ
ト補償回路の出力を入力して所定のサンプリングクロッ
クで前記復調ベースバンド信号を標本・量子化してｋ
（ｋは自然数）ビットのディジタル信号に変換するＡ／
Ｄ変換器（アナログ／ディジタル変換器）と、前記Ａ／
Ｄ変換器の出力データのＭＳＢ（最上位ビット）のＤＣ
オフセットを検出しこれを補正する信号を前記オフセッ
ト補償回路に出力するオフセット制御信号発生回路と、
前記Ａ／Ｄ変換器の出力データを変調速度でデータ再生
するデータ再生回路を備えたことを特徴とする復調装
置。 - 【請求項２】 請求項１記載の構成において、Ａ／Ｄ変
換器のサンプリングクロックの周波数が変調速度の２ｎ
倍（ｎは自然数）であることを特徴とする復調装置。 - 【請求項３】 請求項２記載のサンプリングクロック
は、変調速度のクロック抽出回路の出力信号を２ｎ逓倍
することを特徴とする復調回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5322060A JP2639332B2 (ja) | 1993-12-21 | 1993-12-21 | 復調装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5322060A JP2639332B2 (ja) | 1993-12-21 | 1993-12-21 | 復調装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07177187A true JPH07177187A (ja) | 1995-07-14 |
| JP2639332B2 JP2639332B2 (ja) | 1997-08-13 |
Family
ID=18139471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5322060A Expired - Fee Related JP2639332B2 (ja) | 1993-12-21 | 1993-12-21 | 復調装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2639332B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08223237A (ja) * | 1995-02-08 | 1996-08-30 | Nippon Telegr & Teleph Corp <Ntt> | ディジタル復調器 |
| WO2004030218A1 (en) * | 2002-09-30 | 2004-04-08 | Koninklijke Philips Electronics N.V. | Digital controller with two control paths |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03117216A (ja) * | 1989-09-29 | 1991-05-20 | Toshiba Corp | Ａ／ｄ変換装置 |
| JPH05211534A (ja) * | 1991-11-15 | 1993-08-20 | Nec Eng Ltd | 自動オフセット回路 |
-
1993
- 1993-12-21 JP JP5322060A patent/JP2639332B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03117216A (ja) * | 1989-09-29 | 1991-05-20 | Toshiba Corp | Ａ／ｄ変換装置 |
| JPH05211534A (ja) * | 1991-11-15 | 1993-08-20 | Nec Eng Ltd | 自動オフセット回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08223237A (ja) * | 1995-02-08 | 1996-08-30 | Nippon Telegr & Teleph Corp <Ntt> | ディジタル復調器 |
| WO2004030218A1 (en) * | 2002-09-30 | 2004-04-08 | Koninklijke Philips Electronics N.V. | Digital controller with two control paths |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2639332B2 (ja) | 1997-08-13 |
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