JPH07175086A - アクティブマトリックス型液晶表示素子の製造方法 - Google Patents

Abstract

(57)【要約】 【目的】ゲートラインとデータラインとの間に静電気に
よる電位差が生じることがないようにして薄膜トランジ
スタの絶縁破壊や特性異常の発生を防止する。 【構成】基板１の上の所定の領域Ａ内に、画素電極２、
薄膜トランジスタ３、ゲートライン４、データライン５
を形成し、領域Ａの輪郭の内側に沿って、各ゲートライ
ン４の相互、各データライン５の相互、および各ゲート
ライン４と各データライン５との相互をそれぞれ電気的
に導通させる導電路１５，１６を形成し、領域Ａの上に
配向膜７を形成して薄膜トランジスタパネルを構成し、
この薄膜トランジスタパネルと対向パネルとで液晶セル
を組立て、こののち薄膜トランジスタパネルの基板１を
領域Ａの輪郭に沿ってスクライブしてカットし、さらに
そのカット縁の角部を研磨により面取りし、この面取り
により導電路１５，１６を除去して各ゲートライン４の
相互、各データライン５の相互、および各ゲートライン
４と各データライン６との相互をそれぞれ独立させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、アクティブマトリック
ス型の液晶表示素子を製造する方法に関する。

【０００２】

【従来の技術】アクティブマトリックス型の液晶表示素
子は、薄膜トランジスタパネルと対向パネルとを、枠状
のシール材を介して接合して液晶セルを組み立て、この
液晶セル内に液晶を封入してなる。

【０００３】薄膜トランジスタパネルは、ガラス等から
なる透明な基板の上に、縦横に配列する複数の透明な画
素電極と、これら画素電極に接続する複数の薄膜トラン
ジスタと、前記薄膜トランジスタにゲート信号を供給す
る複数のゲートラインと、前記薄膜トランジスタにデー
タ信号を供給する複数のデータラインとを形成し、さら
に基板の上に前記各画素電極および各薄膜トランジスタ
を覆うポリイミド等からなる配向膜を塗布し、この配向
膜の膜面にラビング処理を施してなる。

【０００４】そしてこのように構成された薄膜トランジ
スタパネルが液晶表示素子の組立工程に送られ、この薄
膜トランジスタパネルと対向パネルとが、枠状のシール
材を介して接合されて液晶セルとして組み立てられ、こ
ののちこの液晶セル内に液晶が封入される。

【０００５】

【発明が解決しようとする課題】ところが、薄膜トラン
ジスタタパネルの製造工程時に配向膜の膜面をラビング
すると、ラビング布と配向膜との摩擦で静電気が発生
し、この静電気の影響でゲートラインとデータラインと
の間に電位差が生じ、この電位差で薄膜トランジスタに
絶縁破壊や特性異常が発生してしまうことがある。

【０００６】さらに、薄膜トランジスタパネルと対向パ
ネルとを接合して液晶セルを組み立てる工程時に、その
作業者の身体に帯電している静電気の影響でゲートライ
ンとデータラインとの間に電位差が生じ、この電位差で
薄膜トランジスタに絶縁破壊や特性異常が発生してしま
うことがある。

【０００７】本発明はこのような点に着目してなされた
もので、その目的とするところは、静電気の影響でゲー
トラインとデータラインとの間に電位差が生じることが
ないようにして薄膜トランジスタの絶縁破壊や特性異常
の発生を防止することができるアクティブマトリックス
型液晶表示素子の製造方法を提供することにある。

【０００８】

【課題を解決するための手段】本発明はこのような目的
を達成するために、透明な基板の上の所定の領域内に、
複数の画素電極と、これら画素電極に接続する複数の薄
膜トランジスタと、前記薄膜トランジスタにゲート信号
を供給する複数のゲートラインと、前記薄膜トランジス
タにデータ信号を供給する複数のデータラインとを形成
し、さらに前記領域の輪郭の内側に沿って前記各ゲート
ラインの相互、各データラインの相互、および各ゲート
ラインと各データラインとの相互をそれぞれ電気的に導
通させる導電路を形成し、かつ前記各画素電極および各
薄膜トランジスタを覆う配向膜を形成し、この配向膜の
膜面にラビング処理を施して薄膜トランジスタパネルを
構成し、この薄膜トランジスタパネルと対向パネルとを
枠状のシール材により接合して液晶セルを組立て、この
のち前記薄膜トランジスタパネルの基板を前記領域の輪
郭に沿ってスクライブしてカットし、このカット後に前
記基板のカット縁の角部を研磨により面取りし、この面
取りにより前記導電路を除去して各ゲートラインの相
互、各データラインの相互、および各ゲートラインと各
データラインとの相互をそれぞれ独立させるようにした
ものである。

【０００９】

【作用】配向膜の膜面のラビング処理時や液晶セルの組
み立て時に薄膜トランジスタパネルに静電気の影響が及
ぶが、しかしこの工程時には薄膜トランジスタパネルの
各ゲートラインと各データラインとが導電路を介して互
いに電気的に導通しており、このため静電気が発生して
も各ゲートラインと各データラインとの間に電位差が生
じることがなく、その相互が同電位に保たれ、したがっ
て薄膜トランジスタの絶縁破壊や特性異常の発生を防止
することができる。

【００１０】

【実施例】以下、本発明の一実施例について図面を参照
して説明する。一般に液晶表示素子は、複数個の液晶セ
ルを一括して組み立てる製法で製造されており、この製
法で液晶表示素子を製造する場合は、一枚の大型基板を
用いて液晶表示素子複数個分の薄膜トランジスタパネル
を構成し、液晶セルを組み立てた後に、前記大型基板を
個々の薄膜トランジスタパネルの部分にスクライブして
分離するようにしている。そしてスクライブによりカッ
トした基板の周縁の角部を研磨により面取りしている。

【００１１】図１には、前記の製法で液晶表示素子を製
造する場合に用いられる薄膜トランジスタパネルの平面
図を示してあり、符号１が液晶表示素子複数個分の薄膜
トランジスタパネルを採取することができる大きさのガ
ラス等からなる透明な大型基板である。

【００１２】そしてこの基板１の上に、製造する液晶表
示素子の大きさに対応する所定の領域Ａが確保され、こ
の領域Ａ内に、縦横に配列する複数の透明な画素電極２
と、これら画素電極２に接続する複数の薄膜トランジス
タ３と、前記薄膜トランジスタ３にゲート信号を供給す
る複数本のゲートライン４と、前記薄膜トランジスタ３
にデータ信号を供給する複数本のデータライン５とが形
成されている。

【００１３】前記薄膜トランジスタ３は、図２に示すよ
うに、基板１の上に配線したゲートライン４と一体に形
成されたゲート電極６と、このゲート電極６を覆うＳｉ
Ｎ（窒化シリコン）等からなるゲート絶縁膜７と、この
ゲート絶縁膜７の上に前記ゲート電極６に対向させて形
成したａ−Ｓｉ（アモルファスシリコン）からなるｉ型
半導体膜８と、このｉ型半導体膜８の上に不純物をドー
プしたａ−Ｓｉからなるｎ型半導体膜９を介して形成し
たソース電極１０およびドレイン電極１１とで構成され
ている。

【００１４】前記ゲート絶縁膜７は、前記ゲートライン
４を覆って領域Ａ内のほぼ全面に形成されており、前記
画素電極２およびデータライン５は前記ゲート絶縁膜７
の上に形成されている。そして画素電極２はその一端縁
において薄膜トランジスタ３のソース電極１０に接続さ
れており、データライン５は薄膜トランジスタ３のドレ
イン電極１１に一体的につながっている。

【００１５】なお、図１において、４ａはゲートライン
４の一端部に形成された端子、５ａはデータライン５の
一端部に形成された端子であり、ゲートライン４の端子
４ａは、データライン５を形成した後に前記ゲート絶縁
膜７に開口７ａを形成することにより露出させてある。

【００１６】さらに基板１の上には、図１に示すよう
に、前記領域Ａの輪郭の内側に沿って第１の導電路１５
と第２の導電路１６とが形成され、第１の導電路１５に
各ゲートライン４がその端子４ａの外側において一体に
つながり、また第２の導電路１６に各データライン５が
その端子５ａの外側において一体につながっている。

【００１７】第１の導電路１５は、基板１の上にパター
ニングによりゲートライン４を形成する工程時にそのゲ
ートライン４と一体に形成し、第２の導電路１６はパタ
ーニングによりデータライン４を形成する工程時にその
データライン４と一体に形成する。

【００１８】そして第１の導電路１５と第２の導電路１
６とを、その一端部において互いに接続して電気的に導
通させる。第１の導電路１５と第２の導電路１６との間
にはゲート絶縁膜７が介在しているが、第１の導電路１
５と第２の導電路１６との接続は、例えば前記ゲート絶
縁膜７にコンタクト孔７ｂを形成し、このコンタクト孔
７ｂを通して第１の導電路１５の一端部と第２の導電路
１６の一端部とを接触させることにより行なう。

【００１９】基板１の上に画素電極２、薄膜トランジス
タ３、ゲートライン４および第１の導電路１５、データ
ライン５および第２の導電路１６を形成した後には、画
素電極２および薄膜トランジスタ３が配置する領域の上
にポリイミド等からなる配向膜１７を塗布し、これを焼
成する。

【００２０】この後、基板１を図３に示すようにステー
ジ２０の上に配置し、前記配向膜１７の膜面に、ナイロ
ン、レーヨン、綿等のラビング布を巻き付けたラビング
ローラ２１を接触させ、このラビングローラ２１を回転
させながら一方向に移動させて配向膜１７の膜面にラビ
ング処理を施す。

【００２１】このとき、配向膜１７の膜面とラビングロ
ーラ２１との摩擦により静電気が発生するが、しかし各
ゲートライン４と各データライン５とが第１の導電路１
５および第２の導電路１６を介して互いに電気的に導通
しており、このため静電気が発生しても各ゲートライン
４と各データライン５との間に電位差が生じることがな
く、その相互が同電位に保たれる。したがって、静電気
の影響による薄膜トランジスタ３の絶縁破壊や特性異常
の発生が避けられる。

【００２２】配向膜７の膜面に対するラビング処理が終
了した後には、大型基板１を液晶表示素子の組立工程に
送り、薄膜トランジスタパネルと対向パネルとを枠状の
シール材を介して接合して液晶セルを組み立てる。

【００２３】この組み立ての作業中に、作業者の身体に
帯電している静電気の影響が薄膜トランジスタパネルに
及ぶことがあるが、この場合においても、各ゲートライ
ン４と各データライン５とが第１の導電路１５および第
２の導電路１６を介して互いに電気的に導通しているか
ら、静電気の影響に拘らず各ゲートライン４と各データ
ライン５との間が同電位に保たれ、その静電気の影響に
よる薄膜トランジスタ３の絶縁破壊や特性異常の発生が
避けられる。

【００２４】液晶セルの組み立て後には、薄膜トランジ
スタパネルの大型基板１および対向パネルのお大型基板
をそれぞれスクライブして液晶セルを個々に分離する。
この際、薄膜トランジスタパネルの基板１においては、
領域Ａの輪郭に沿ってスクライブしてカットする。基板
１を領域Ａの輪郭に沿ってカットすることによりそのカ
ットの縁に図４に示すように、導電路１５，１６が残
る。

【００２５】このカット後には、図５に示すように、導
電路１５，１６と共にカットの縁の角部のバリを研磨に
より除去する。前記導電路１５，１６はカットの縁の角
部に沿って配置しており、したがってこの研磨の工程に
より導電路１５，１６とバリとが同時に除去される。そ
して導電路１５，１６の除去により各ゲートライン４の
相互、各データライン５の相互、各ゲートライン４と各
データライン５との相互がそれぞれ切り離されて各ゲー
トライン４および各データライン５がそれぞれ独立し、
液晶表示素子としての構成が整う。なお、図４および図
５においては、基板１の上のゲート絶縁膜７を省略して
ある。

【００２６】ところで、導電路１５，１６を基板１の上
の領域Ａの外側に形成し、基板１を領域Ａの輪郭に沿っ
てスクライブする工程でその導電路１５，１６と、各ゲ
ートライン４および各データライン５とを切り離して各
ゲートライン４および各データライン５を独立させるこ
とも考えられるが、この場合においては、領域Ａの外側
に、導電路１５，１６を配置させるための余白部を確保
しなければならず、その分、基板１の面積を増大させる
必要が生じ、コストの点で不利となる。

【００２７】本発明においては、領域Ａの輪郭の内側に
沿って導電路１５，１６を形成し、基板１を領域Ａの輪
郭に沿ってカットし、そのカットの縁の角部を研磨によ
り面取りする工程を利用して導電路１５，１６を除去し
て各ゲートライン４および各データライン５を独立させ
るようにしており、したがって特に領域Ａの外側に導電
路１５，１６を配置させるための余白部を確保する必要
がなく、基板１の面積を必要最小限にととどめてコスト
の低減を図ることができる利点がある。

【００２８】なお、本発明は、大型基板を用いて複数個
の液晶表示素子を一括して形成する場合に限らず、液晶
表示素子一個分の採取が可能な大きさの基板を用いて液
晶表示素子を製造する場合であってもよい。

【００２９】

【発明の効果】以上説明したように本発明によれば、配
向膜のラビング処理時や液晶セルの組み立て時に薄膜ト
ランジスタパネルに静電気の影響が及んでも、その薄膜
トランジスタパネルのゲートラインとデータラインとの
間での電位差の発生を防止でき、したがってその電位差
に起因する薄膜トランジスタの絶縁破壊や特性異常の発
生を回避して製造の歩留りを向上させることができる。

【図面の簡単な説明】

【図１】本発明の一実施例を示す薄膜トランジスタパネ
ルの一部の平面図。

【図２】その薄膜トランジスタパネルにおける薄膜トラ
ンジスタの構造を示す断面図。

【図３】その薄膜トランジスタパネルの配向膜にラビン
グ処理をするときの状態を示す側面図。

【図４】その薄膜トランジスタパネルにおける基板をカ
ットしたときの状態を示す斜視図。

【図５】そのカットした基板の縁の角部を面取りした状
態を示す斜視図。

【符号の説明】

１…基板 ２…画素電極 ３…薄膜トランジスタ ４…ゲートライン ５…データライン １５，１６…導電路 １７…配向膜

Claims (1)

【特許請求の範囲】
1. 【請求項１】透明な基板の上の所定の領域内に、複数の
   画素電極と、これら画素電極に接続する複数の薄膜トラ
   ンジスタと、前記薄膜トランジスタにゲート信号を供給
   する複数のゲートラインと、前記薄膜トランジスタにデ
   ータ信号を供給する複数のデータラインとを形成し、さ
   らに前記領域の輪郭の内側に沿って前記各ゲートライン
   の相互、各データラインの相互、および各ゲートライン
   と各データラインとの相互をそれぞれ電気的に導通させ
   る導電路を形成し、かつ前記各画素電極および各薄膜ト
   ランジスタを覆う配向膜を形成し、この配向膜の膜面に
   ラビング処理を施して薄膜トランジスタパネルを構成
   し、この薄膜トランジスタパネルと対向パネルとを枠状
   のシール材により接合して液晶セルを組立て、こののち
   前記薄膜トランジスタパネルの基板を前記領域の輪郭に
   沿ってスクライブしてカットし、このカット後に前記基
   板のカット縁の角部を研磨により面取りし、この面取り
   により前記導電路を除去して各ゲートラインの相互、各
   データラインの相互、および各ゲートラインと各データ
   ラインとの相互をそれぞれ独立させることを特徴とする
   アクティブマトリックス型液晶表示素子の製造方法。