JPH07167923A - Ic with test circuit - Google Patents
Ic with test circuitInfo
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- JPH07167923A JPH07167923A JP6239121A JP23912194A JPH07167923A JP H07167923 A JPH07167923 A JP H07167923A JP 6239121 A JP6239121 A JP 6239121A JP 23912194 A JP23912194 A JP 23912194A JP H07167923 A JPH07167923 A JP H07167923A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ＬＳＩ（大規模集積回
路）の機能確認と、その製品の良否判定を行なうのに有
効なテスト用回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a test circuit effective for confirming the function of an LSI (Large Scale Integrated Circuit) and judging the quality of the product.
【０００２】[0002]
【従来の技術】近年、ＬＳＩの修正度は微細加工技術の
著しい進歩により急激に増加している。それに比較する
と外部入出力ピンは、ＬＳＩチップを収容するパッケー
ジの標準化および信頼性の面より制約されている。その
ためＬＳＩ内のコントロールツリー回路、カウンタ回路
等シリアル多段接続システムの機能確認テスト、また、
その製品の出荷テストを行なう場合は入力信号間のセッ
トタイミングが非常に複雑となり、テストが困難であっ
た。そこで、テスト用回路を付加し、テストを容易にす
る必要があった。2. Description of the Related Art In recent years, the degree of modification of LSI has rapidly increased due to the remarkable progress of fine processing technology. In comparison, the external input / output pins are restricted from the standpoint of standardization and reliability of the package that houses the LSI chip. Therefore, the function check test of the serial multi-stage connection system such as the control tree circuit and the counter circuit in the LSI,
When carrying out the shipping test of the product, the set timing between the input signals became very complicated and the test was difficult. Therefore, it is necessary to add a test circuit to facilitate the test.
【０００３】図３に、従来使用されていたテスト用回路
を示す。図中において、ＴＴ１とＴＴ２とはテスト専用
ピン、１、２は入力バッファゲート、４はＡＮＤゲー
ト、５はＯＲゲート、３と６とは機能モジュールであ
る。図３の動作は次の通りである。通常動作は、テスト
専用ピンＴＴ１とＴＴ２とを”０１”に設定することに
より入力バッファゲート２と接続されているＡＮＤゲー
ト４の入力は”１”、入力バッファゲート１と接続され
ているＯＲゲート４の入力は”０”となり、機能モジュ
ール３の出力状態が機能モジュール６の入力となり、通
常時の使用状態となる。FIG. 3 shows a conventionally used test circuit. In the figure, TT1 and TT2 are test-dedicated pins, 1 and 2 are input buffer gates, 4 is an AND gate, 5 is an OR gate, and 3 and 6 are functional modules. The operation of FIG. 3 is as follows. In normal operation, by setting the test dedicated pins TT1 and TT2 to "01", the input of the AND gate 4 connected to the input buffer gate 2 is "1", and the OR gate connected to the input buffer gate 1 is The input of 4 becomes "0", the output state of the functional module 3 becomes the input of the functional module 6, and the normal use state is obtained.
【０００４】次に、テスト動作を行なう時はテスト専用
ピンＴＴ２を”０”に設定することにより、入力バッフ
ァゲート２と接続されているＡＮＤゲート４の入力は”
０”となり、機能モジュール３の出力状態如何によら
ず、ＡＮＤゲート４の出力は”０”となる。またＡＮＤ
ゲート４以前の回路は切り離され、テスト専用ピンＴＴ
１の設定値が機能モジュール６の入力となり、機能モジ
ュール３の状態遺憾によらず、テスト専用ピンＴＴ１に
て機能モジュール６の入力状態を任意に設定できること
によりテスト時の使用状態となる。以上の説明は、１系
路のテストの場合である。Next, when performing the test operation, the input of the AND gate 4 connected to the input buffer gate 2 is set to "0" by setting the test dedicated pin TT2 to "0".
The output of the AND gate 4 becomes “0” regardless of the output state of the functional module 3.
The circuit before gate 4 is cut off, and the dedicated test pin TT
The set value of 1 becomes the input of the functional module 6, and the input state of the functional module 6 can be arbitrarily set by the test-dedicated pin TT1 irrespective of the state of the functional module 3 and the functional module 6 is in the use state during the test. The above description is for the case of the 1-system road test.
【０００５】しかし、複数の系路を分離してテストを行
なう場合は、テストする時のみ必要で平常時には不要な
複数系路分のテスト専用ピンを実装しておかなければな
らず、貴重な入出力ピンが無駄になるという欠点があっ
た。However, when the test is performed by separating a plurality of paths, it is necessary to mount a test-dedicated pin for a plurality of paths, which is necessary only during the test and is not necessary in normal times. There was a drawback that the output pins were wasted.
【０００６】[0006]
【発明が解決しようとする課題】本発明の目的は、これ
らの欠点を解決するため、テスト専用ピン１ピンとＬＳ
Ｉ切り出し時に生じた単数か複数の独立した回路を有効
に利用することにより限られた外部入出力ピンにて、機
能モジュールごとに複数の系路を分離、独立し、少ない
テストパターンで効率よいテストを可能にしたものであ
る。SUMMARY OF THE INVENTION It is an object of the present invention to solve these drawbacks by using a test dedicated pin 1 and an LS.
I Effective use of a single or a plurality of independent circuits generated at the time of cut-out to separate and separate multiple paths for each functional module with limited external input / output pins and efficiently test with few test patterns Is made possible.
【０００７】[0007]
【課題を解決するための手段】本発明の構成は、複数の
系路を有する集積回路において、１つのテスト専用端子
と、通常時の使用状態において入力を行なう入力端子
と、通常時の使用状態において出力を行なう出力端子と
を各々有して、テスト時にはテスト信号を生成する、前
記集積回路内で独立した機能テスト回路を具備したこと
を特徴とする、テスト用回路付集積回路である。In the integrated circuit having a plurality of paths, the structure of the present invention has one test-dedicated terminal, an input terminal for inputting in a normal use state, and a normal use state. In the integrated circuit with a test circuit, an independent functional test circuit is provided in the integrated circuit, each integrated circuit having an output terminal for outputting an output and generating a test signal during a test.
【０００８】以下に、本発明の実施例を図に従って詳細
に説明する。図２は、本発明を適用する回路例で、本発
明の説明上の参考として示したものである。図におい
て、７、８、９、１０はそれぞれ機能モジュールであ
り、機能モジュール７の出力は機能モジュール８の入力
に、機能モジュール９の出力は機能モジュール１０の入
力に、それぞれ接続されている。これらの機能モジュー
ルと、ＬＳＩの切り出しによって生じた入力ピンＴ１、
Ｔ２、Ｔ３、出力ピンＴ４、ならびにＡＮＤゲート１１
によって、ＬＳＩが構成されている。Embodiments of the present invention will be described in detail below with reference to the drawings. FIG. 2 shows an example of a circuit to which the present invention is applied, which is shown as a reference for explaining the present invention. In the figure, 7, 8, 9, and 10 are functional modules, respectively, and the output of the functional module 7 is connected to the input of the functional module 8 and the output of the functional module 9 is connected to the input of the functional module 10. These functional modules and the input pin T1 generated by cutting out the LSI,
T2, T3, output pin T4, and AND gate 11
An LSI is configured by.
【０００９】図１は本発明の実施例を説明するための回
路図である。図において、機能モジュール７、８、９、
１０、ＡＮＤゲート１１、ならびにＬＳＩ入出力ピンＴ
１〜Ｔ４は、図２に示した同符号のものと同等である。
また、１２、１３、１４はインバータゲート、１５、１
６、１７はＡＮＤゲート、１８、１９はＯＲゲート、２
０、２１は３入力８出力のデコーダ、２２、２３は出力
バッファ、ＴＴ１はテスト専用ピン、２４はテスト回路
部であり、本発明は、これらの回路から構成されたＬＳ
Ｉ２５である。この回路構成におけるデコーダ２０、２
１の機能テーブルは、表１に示す通りである。FIG. 1 is a circuit diagram for explaining an embodiment of the present invention. In the figure, functional modules 7, 8, 9,
10, AND gate 11, and LSI input / output pin T
1 to T4 are equivalent to those having the same reference numerals shown in FIG.
Also, 12, 13, 14 are inverter gates, 15, 1
6, 17 are AND gates, 18 and 19 are OR gates, 2
Reference numerals 0 and 21 are 3-input 8-output decoders, 22 and 23 are output buffers, TT1 is a test-dedicated pin, and 24 is a test circuit section. The present invention is based on an LS including these circuits.
It is I25. Decoders 20 and 2 in this circuit configuration
The function table of No. 1 is as shown in Table 1.
【００１０】[0010]
【表１】 [Table 1]
【００１１】次に、本発明の回路動作について説明す
る。通常動作の場合は、テスト専用ピンＴＴ１を”０”
に設定することにより、ＡＮＤゲート１７の出力は”
０”となり、デコーダ２１のイネーブル端子Ｇ入力が”
０”となり、デコーダ２１の出力Ｙ１、Ｙ３は”０”と
なる。また、デコーダ２０のイネーブル端子Ｇ入力も”
０”となりデコーダ２０の出力Ｙ１、Ｙ３は”０”とな
る。Next, the circuit operation of the present invention will be described. For normal operation, set the test pin TT1 to "0"
Setting the output of AND gate 17 to "
"0" and the enable terminal G input of the decoder 21 becomes "0".
The output Y1 and Y3 of the decoder 21 becomes "0", and the enable terminal G input of the decoder 20 also becomes "0".
The output Y1 and Y3 of the decoder 20 becomes "0".
【００１２】これにより、インバータ１２、１３の出力
は、共に”１”となり機能モジュール７、９の出力状態
は各々の機能モジュール８、１０の入力状態となる。ま
た、インバータ１４の出力は”１”となり、ＡＮＤゲー
ト１１の出力は外部ピンＴ４に送出され通常時の使用状
態になる。As a result, the outputs of the inverters 12 and 13 are both "1", and the output states of the functional modules 7 and 9 are the input states of the respective functional modules 8 and 10. Further, the output of the inverter 14 becomes "1", and the output of the AND gate 11 is sent to the external pin T4 to be in the normal use state.
【００１３】次に、テスト動作の場合は、テスト専用ピ
ンＴＴ１を”１”に設定する。これにより、インバータ
ゲート１４の出力は”０”となり、ＡＮＤゲート１１の
出力は抑止され、また、ＡＮＤゲート１１の入力のう
ち、テスト専用ピンＴＴ１と接続されている入力は”
１”となり、ＡＮＤゲート１７の出力は、外部ピンＴ４
に設定される状態になる。また、テスト専用ピンＴＴ１
と接続されているデコーダ２０のイネーブル端子Ｇ入力
は”１”となり、デコーダのセレクタ入力Ａ、Ｂ、Ｃ、
すなわち入力端子Ｔ１、Ｔ２、Ｔ３で設定される値がデ
コーダ２０の出力となる。Next, in the case of the test operation, the test dedicated pin TT1 is set to "1". As a result, the output of the inverter gate 14 becomes "0", the output of the AND gate 11 is suppressed, and the input connected to the test-dedicated pin TT1 among the inputs of the AND gate 11 is "0".
1 ”, and the output of the AND gate 17 is the external pin T4.
Is set to. Also, the test pin TT1
The enable terminal G input of the decoder 20 connected to is "1", and the selector inputs A, B, C,
That is, the value set at the input terminals T1, T2, T3 becomes the output of the decoder 20.
【００１４】ここで、機能モジュール７を切り離し、機
能モジュール８の入力にテスト入力をセットする場合に
は、入出力ピンＴ１を”０”、入出力ピンＴ２を”
１”、入出力ピンＴ３を”１”にそれぞれ設定すること
により、デコーダ２０のＹ３の出力は”１”となる。こ
れによりインバータ１２の出力は”０”となり、機能モ
ジュール７が切り離される。Here, when the functional module 7 is disconnected and the test input is set to the input of the functional module 8, the input / output pin T1 is "0" and the input / output pin T2 is "."
By setting 1 "and the input / output pin T3 to" 1 "respectively, the output of Y3 of the decoder 20 becomes" 1 ", whereby the output of the inverter 12 becomes" 0 ", and the functional module 7 is disconnected.
【００１５】次に外部の入出力ピンＴ４に”１を設定す
るこよによりデコーダ２１の位ネーブル端子Ｇは”１”
となる」。また、セレクタ端子Ａ、Ｂ、Ｃがそれぞれ”
０１１”に設定されていることによりデコーダ２１のＹ
３出力は”１”となるので、機能モジュール８の入力
を”１”に設定できる。Next, by setting "1" to the external input / output pin T4, the enable terminal G of the decoder 21 is set to "1".
Becomes. ” Also, the selector terminals A, B, and C are "
Since it is set to 011 ", Y of the decoder 21
Since three outputs are "1", the input of the functional module 8 can be set to "1".
【００１６】次に、機能モジュール８の入力を”０”に
設定したい場合には、外部の入出力ピンＴ１〜Ｔ３は同
じ状態にて、外部の入出力ピンＴ４を”０”に設定する
ことにより、デコーダ２１のイネーブル端子Ｇは”０”
となる。それによりデコーダ２１のＹ０〜Ｙ７出力は全
て”０”になり、機能モジュール８の入力は”０”に設
定できる。Next, when it is desired to set the input of the functional module 8 to "0", the external input / output pins T1 to T3 are set in the same state, and the external input / output pin T4 is set to "0". As a result, the enable terminal G of the decoder 21 is "0".
Becomes As a result, the outputs Y0 to Y7 of the decoder 21 are all "0", and the input of the functional module 8 can be set to "0".
【００１７】同じように、機能モジュール９を切り離
し、機能モジュール１０の入力にテスト入力をセットす
る場合には、入出力ピンＴ１を”０”、入出力ピンＴ２
を”０”、入出力ピンＴ３を”１”に設定することによ
り、デコーダ２０のＹ１出力は”１”となる。これによ
りインバータの出力は”０”となり、機能モジュール９
を切り離す。Similarly, when the functional module 9 is separated and the test input is set to the input of the functional module 10, the input / output pin T1 is set to "0" and the input / output pin T2 is set.
Is set to "0" and the input / output pin T3 is set to "1", the Y1 output of the decoder 20 becomes "1". As a result, the output of the inverter becomes "0", and the functional module 9
Disconnect.
【００１８】次に入出力ピンＴ４を”１”に設定するこ
とによりデコーダ２１のイネーブル端子Ｇは”１”とな
る。また、セレクタ端子Ａ、Ｂ、Ｃが”００１”に設定
されていることによりデコーダ２１のＹ１出力は”１”
となるので、機能モジュール１０の入力を”１”に設定
できる。次に機能モジュール１０の入力を”０”に設定
したい場合には、外部の入出力ピンＴ１〜Ｔ３は同じ状
態にて外部の入出力ピンＴ４を”０”に設定することに
より、デコーダ２１のイネーブル端子Ｇは”０”とな
る。これによりデコーダ２１のＹ０〜Ｙ７出力は全て”
０”になり、機能モジュール１０の入力は”０”に設定
できる。Next, by setting the input / output pin T4 to "1", the enable terminal G of the decoder 21 becomes "1". Further, since the selector terminals A, B and C are set to "001", the Y1 output of the decoder 21 is "1".
Therefore, the input of the functional module 10 can be set to "1". Next, when it is desired to set the input of the functional module 10 to "0", the external input / output pins T1 to T3 are set in the same state, and the external input / output pin T4 is set to "0", so that the decoder 21 The enable terminal G becomes "0". As a result, all Y0 to Y7 outputs of the decoder 21 are "
The input of the functional module 10 can be set to "0".
【００１９】以上説明したように、本発明により、他の
系路に支障無く、独立した回路の入力数Ｍに対して任意
の経路２M を分離テストすることが可能である。たとえ
ば、図１の実施例においては、Ｍ＝３であるから、２3
＝８系路のテストが可能となる。As described above, according to the present invention, it is possible to separately test an arbitrary path 2 M with respect to the number M of inputs of an independent circuit without hindering other paths. For example, in the embodiment of FIG. 1, since M = 3, 2 3
= It is possible to test 8 routes.
【００２０】[0020]
【発明の効果】ＬＳＩの集積度は微細加工技術などの進
歩により著しく増加する方向にあり、それに比較すると
入出力ピンの実装には限度がある。その限られた入出力
ピンから１ピン、テスト専用ピンとして使用することに
より、複数ブロックを分離することができ、その内部機
能の確認、出荷テストが従来より容易となり、開発製造
期間の短縮、信頼性の向上が図られる。特にカウンタ、
コントロールツリー回路等のシリアル多段接続のシステ
ムには、本発明が有効である。The degree of integration of LSIs tends to increase remarkably due to advances in fine processing technology, etc., and there is a limit to the mounting of input / output pins. By using one pin from the limited I / O pin as a dedicated test pin, multiple blocks can be separated, making it easier to check the internal functions of the blocks and perform shipping tests, shorten development and manufacturing periods, and improve reliability. It is possible to improve the sex. Especially counters,
The present invention is effective for a serial multistage connection system such as a control tree circuit.
【図１】本発明の実施例を示す回路図FIG. 1 is a circuit diagram showing an embodiment of the present invention.
【図２】本発明を適用する回路図FIG. 2 is a circuit diagram to which the present invention is applied.
【図３】従来の回路図FIG. 3 Conventional circuit diagram
２４ テスト用回路部 ２５ ＬＳＩ Ｔ１〜Ｔ４ 入出力ピン ＴＴ１ テスト専用ピン 24 Test circuit section 25 LSI T1 to T4 input / output pin TT1 test dedicated pin
─────────────────────────────────────────────────────
─────────────────────────────────────────────────── ───
【手続補正書】[Procedure amendment]
【提出日】平成６年１１月２日[Submission date] November 2, 1994
【手続補正１】[Procedure Amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】特許請求の範囲[Name of item to be amended] Claims
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【特許請求の範囲】[Claims]
Claims (1)
力を行なう入力端子と、通常時の使用状態において出力
を行なう出力端子とを各々有して、テスト時にはテスト
信号を生成する、前記集積回路内で独立した機能テスト
回路を具備したことを特徴とする、テスト用回路付集積
回路。1. An integrated circuit having a plurality of paths, each having one test-only terminal, an input terminal for inputting in a normal use state, and an output terminal for outputting in a normal use state, respectively. Then, an integrated circuit with a test circuit is provided, which is provided with an independent function test circuit in the integrated circuit, which generates a test signal during a test.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6239121A JPH07167923A (en) | 1994-10-03 | 1994-10-03 | Ic with test circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6239121A JPH07167923A (en) | 1994-10-03 | 1994-10-03 | Ic with test circuit |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58160270A Division JPS6053041A (en) | 1983-09-02 | 1983-09-02 | Integrated circuit provided with testing circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07167923A true JPH07167923A (en) | 1995-07-04 |
Family
ID=17040108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6239121A Pending JPH07167923A (en) | 1994-10-03 | 1994-10-03 | Ic with test circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07167923A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6370663B1 (en) | 1998-01-05 | 2002-04-09 | Nec Corporation | Semiconductor integrated circuit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5017739A (en) * | 1973-05-11 | 1975-02-25 | ||
| JPS5255874A (en) * | 1975-10-31 | 1977-05-07 | Toshiba Corp | Integrated circuit |
-
1994
- 1994-10-03 JP JP6239121A patent/JPH07167923A/en active Pending
Patent Citations (2)
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| JPS5017739A (en) * | 1973-05-11 | 1975-02-25 | ||
| JPS5255874A (en) * | 1975-10-31 | 1977-05-07 | Toshiba Corp | Integrated circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970520 |