JPH07146339A - 集積回路のエミュレーション試験装置 - Google Patents

Abstract

(57)【要約】 【目的】 一部のマイクロチップ等の微細化配線に接続
することができ、これにより集積回路の機能試験あるい
は評価試験を行うことができる集積回路のエミュレーシ
ョン試験装置を提供すること。 【構成】 インサーキットエミュレータ１０を用いてパ
ッケージ１２内の各マイクロチップの試験を行うため
に、パッケージ１２を載置するとともにこのパッケージ
１２の入出ピン等と電気的に接続されるソケット台１４
と、インサーキットエミュレータ１０とパッケージ１２
内のパッド３０との電気的接続を行う接続プローブ１８
と、この接続プローブ１８をパッケージ１２側に押圧す
る加圧装置２０とを備えている。接続プローブ１８は、
可撓性のある絶縁性材料、例えばポリイミドフィルムに
配線を施し、その一部にバンプ３２が形成されている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、動作試験等の評価試験
あるいは仕様決定のための機能試験を行う集積回路のエ
ミュレーション試験装置に関する。

【０００２】

【従来の技術】一般に、マイクロプロセッサ等を組み込
んだ機器の開発あるいはデバッグ等を行うものとしてイ
ンサーキットエミュレータ（ＩＣＥ）が知られている。
このインサーキットエミュレータは、マイクロプロセッ
サ応用機器のプロセッサの取付位置にエミュレータを挿
入し、開発中のソフトウエアをエミュレータ内のプロセ
ッサに実行させる。このエミュレータ内のプロセッサ
は、応用機器で使用されているものと同一のプロセッサ
であるとが必要である。入出力機器やメモリなど開発中
の被試験システムのハードウエアをそのまま用いて実行
させるところに特徴がある。また、必要に応じてプログ
ラムを実行することを遅らせ、各プログラムステップ毎
に実行の流れをトレースすることができる。これによ
り、ソフトウエアの開発や実行の回析およびデバッグ等
を行うことが可能となる。

【０００３】

【発明が解決しようとする課題】ところで、上述した従
来のインサーキットエミュレータは、プリント配線板の
一部に取り付けられたマイクロプロセッサユニットを取
り外し、この動作をインサーキットエミュレータで行う
ことにより、メモリシステム等の評価を行っていた。そ
して、一般にこのマイクロプロッセサユニットは、パッ
ケージの形態で用いられるものであり、パッケージのソ
ケットを利用して、あるいはプリント配線板に直接半田
付けを行うことにより、簡単に電気的な接続が行えるも
のである。このように、従来のインサーキットエミュレ
ータは、通常はプリント配線板に搭載された回路規模の
試験を行うものであり、より微細化が進んだパッケージ
内の一部の集積回路を対象とする場合には、配線等が細
かすぎて接続が行えず、試験を行うことができないとい
う問題があった。

【０００４】例えば、図８に示すように、１つのパッケ
ージ１００内に１つのマイクロチップ１０２が搭載され
ているような場合には、このマイクロチップ１０２の動
作をインサーキットエミュレータにさせようとすれば、
このパッケージ１００を取り付けるために用いられるプ
リント配線板のソケットあるいはパッケージ１００の入
出力ピン等を用いることができるため、インサーキット
エミュレータの接続が比較的簡単に行える。これに対
し、図９に示すように、１つのパッケージ１００内に１
つのマイクロチップ１０２とともに入力回路１０４およ
び出力回路１０６がマイクロチップの形態で搭載されて
いるような場合には、このマイクロチップ１０２のみを
取り除いた後に、この部分にインサーキットエミュレー
タを接続しなければならず、従来はこのような微細構造
に対応可能なインサーキットエミュレータは存在しなか
った。このような構造を有するパッケージ１００内のマ
イクロチップ１０２のみの動作をインサーキットエミュ
レータにさせようとすれば、同図（Ｂ）に示すよう、マ
イクロチップ１０２の部分にコネクタ等を設けて、イン
サーキットエミュレータを接続する場合が考えられる
が、マイクロチップ１０２の構成の微細化にともない配
線の数も膨大となり、マイクロチップ１０２のサイズに
対応したコネクタを設けることが困難である場合が多
い。

【０００５】本発明は、このような点に鑑みて創作され
たものであり、一部のマイクロチップ等の微細化配線に
接続することができ、これにより集積回路の機能試験あ
るいは評価試験を行うことができる集積回路のエミュレ
ーション試験装置を提供することを目的とする。

【０００６】

【課題を解決するための手段】上述した課題を解決する
ために、請求項１の発明は、複数の機能単位の内の一部
を欠くとともに、この構成を欠いた機能単位の周辺の配
線の一部にパッドを有する集積回路を試験するエミュレ
ーション試験装置において、前記パッドに対応する位置
に設けられた１あるいは複数の導電性突起と、この導電
性突起に接続された線状導体と、この線状導体を一方の
面あるいは内部に含むとともに、前記導電性突起が一方
の面に露出した可撓性のある絶縁性薄膜とを有する接続
部材と、前記集積回路および前記接続部材の少なくとも
一方を押圧することにより、前記接続部材内の導電性突
起と前記集積回路内のパッドとを電気的に接触させる加
圧部材と、前記接続部材内の線状導体が接続されてお
り、前記集積回路内の複数の機能単位の試験を行うテス
タと、を備えることを特徴とする。

【０００７】請求項２の発明は、請求項１の発明におい
て、前記接続部材は、前記線状導体が多層に配置されて
おり、これら多層の線状導体の層間に接地用導体を介在
させることを特徴とする。

【０００８】請求項３の発明は、請求項１または２の発
明において、前記集積回路を複数の機能単位がパッケー
ジに搭載された形態で形成し、前記テスタによって前記
パッケージ内にある機能単位に対して所定の動作をさせ
ることにより、そのパッケージ内にある機能単位の評
価、あるいは構成を欠く機能単位の仕様検討を行うこと
を特徴とする。

【０００９】請求項４の発明は、請求項１の発明におい
て、複数の同一マイクロチップで構築された集積回路ウ
エハ上の任意のマイクロチップ内にある機能単位に対し
て、前記テスタによって所定の動作をさせることによ
り、この機能単位の評価あるいは試験を行なうことを特
徴とする。

【００１０】

【作用】請求項１の発明では、試験の対象となる集積回
路は、複数の機能単位の内の一部を欠いており、しかも
この構成を欠いた機能単位の周辺部の配線の一部にパッ
ドが形成されている。そして、このパッドにテスタとの
電気的接続を取るための接続部材が加圧部材による押圧
によって電気的に接触するようになっている。この接続
部材は、可撓性のある絶縁性薄膜を用いて形成されてお
り、これに線状導体と導電性突起が形成され、上述した
集積回路内のパッドとテスタとの電気的接続が行われ
る。

【００１１】請求項１の発明においては、集積回路内の
一部にパッドを形成するとともに、絶縁性薄膜に導電性
突起と線状導体とを形成した接続部材の接触により電気
的接続を取っており、集積回路の微細化が進んだ場合に
であってもこの導電性突起と線状導体とをその微細化に
ともなって小さくすることにより、微細化配線に対応し
た集積回路の機能試験あるいは評価試験の実施が可能と
なる。

【００１２】また、請求項２の発明では、上述した接続
部材において線状導体が多層に形成されているため、接
続部材内の導電性突起を２次元的に配置することが可能
となり、より微細化配線に対応することができる。ま
た、各線状導体間には接地用導体が介在しているため、
各種の入力信号相互間の影響を取り除いて、誤動作のな
い正確な試験を行うことができる。

【００１３】また、請求項３の発明では、上述した集積
回路がパッケージに搭載された形態で形成されており、
このパッケージ内の一部の機能単位を取り除いて試験が
行われる。この場合であっても、配線の一部にパッドを
設けるとともに、このパッドに接続部材の導電性突起を
接触させることによりテスタの電気的接続が確実に行わ
れ、パッケージ内にある機能単位の評価試験や仕様検討
を確実に行うことができる。

【００１４】また、請求項４の発明では、集積回路ウエ
ハ上の複数の同一マイクロチップのそれぞれに対して、
テスタによって所定の動作を行わせることにより、各マ
イクロチップ内にある機能単位の評価あるいは試験が行
われる。したがって、上述したようにパッケージに搭載
される前の半導体製造工程において試験を実施すること
ができるため、早期に不具合品を見いだして、後工程に
おける無駄を防止することができる。

【００１５】

【実施例】以下、図面に基づいて本発明の一実施例につ
いて詳細に説明する。

【００１６】図１は、本発明の集積回路のエミュレーシ
ョン試験装置を適用した一実施例の構成を示す図であ
る。同図（Ａ）には、テスタであるインサーキットエミ
ュレータ１０と、試験対象である集積回路が搭載された
パッケージ１２とを接続プローブ１８によって接続した
状態の概略が示されており、同図（Ｂ）にはこのパッケ
ージ１２に搭載された複数の集積回路とそれらの接続形
態の一例が示されている。

【００１７】同図（Ｂ）に示すように、本実施例におい
て試験対象となるパッケージ１２は、３つのマイクロチ
ップ２４，２６，２８が搭載されている。マイクロチッ
プ２４はＣＰＵとして機能するものであり、マイクロチ
ップ２６はその入力回路として、マイクロチップ２８は
その出力回路として機能するものである。

【００１８】そして、このマイクロチップ２４とマイク
ロチップ２６あるいは２８とが微細化された配線により
接続され、しかもこれらの配線の一部にパッド３０が形
成されている。このパッド３０は四角形あるいは円形の
形状を有しており、この部分に接続プローブ１８の一方
の面に形成された導電性突起（バンプ）３２を接触させ
るようになっている。

【００１９】なお、本実施例のパッケージ１２は、上述
した２つマイクロチップ２６，２８のみを備え、ＣＰＵ
となるマイクロチップ２４は取り除いた構造を有してお
り、このマイクロチップ２４の動作を上述したインサー
キットエミュレータ１０に行わせることにより、マイク
ロチップ２４が内蔵するマスクＲＯＭのプログラム決定
や入出力回路であるマイクロチップ２６，２８の機能試
験を行うことができる。

【００２０】また、本実施例のインサーキットエミュレ
ータ１０を用いてパッケージ１２内の各マイクロチップ
の試験を行うために、パッケージ１２を載置するととも
にこのパッケージ１２の入出力ピン等と電気的に接続さ
れるソケット台１４と、インサーキットエミュレータ１
０とパッケージ１２内のパッド３０との電気的接続を行
う接続プローブ１８と、この接続プローブ１８をパッケ
ージ１２側に押圧する加圧装置２０とを備えている。な
お、加圧装置２０の位置を固定しておいて、ソケット台
１４側を加圧装置２０に向い移動させるようにしてもよ
い。

【００２１】接続プローブ１８は、可撓性のある絶縁性
材料、例えばポリイミドフィルムに配線を施し、その一
部にバンプ３２が形成されている。

【００２２】図２は、接続プローブ１８をパッケージ１
２側から見た状態を示す図である。同図に示すように、
接続プローブ１８は、複数のバンプ３２がパッケージ１
２内のパッド３０と対向する位置に形成されており、そ
れぞれのバンプ３２から外側に向かって線状導体である
プリント配線３４が延びている。ポリイミドフィルム３
６は、これらのバンプ３２およびプリント配線３４を覆
うように十字型に形成されており、十字型のそれぞれの
端部にはプリント配線３４に接続された４つのコネクタ
３８が設けられている。このコネクタ３８にインサーキ
ットエミュレータ１０側のコネクタを係合させることに
より、インサーキットエミュレータ１０と接続プローブ
１８とが確実に接続されるようになっている。

【００２３】図３は、接続プローブ１８に形成されるバ
ンプ３２の拡大断面を示す図である。同図（Ａ）に示す
ように、バンプ３２は直径が２０〜１００μｍの円形形
状を有する導電性突起であり、例えばＮｉ材料の円柱形
状の外周部を、金メッキして形成されている。このよう
なバンプ３２を、同図（Ｂ）に示すように例えば１辺が
５０〜２００μｍの正方形形状で、例えばＣｕに形成さ
れるパッド３０に接続させることにより電気的接続が取
られる。

【００２４】また、このバンプ３２とパッド３０の接触
は、図１に示した加圧装置２０により一定条件の下にほ
ぼ均一に行われる。加圧装置２０の先端（パッケージ１
２側）には、アルミニウム等で形成された堅い材質の平
板４０と、さらにその先にゴム等の柔らかい材料で形成
された弾性体４２とが取り付けられており、この弾性体
４２によって全てのバンプ３２を含むポリイミドフィル
ム３６をパッケージ１２側に押圧するようになってい
る。ポリイミドフィルム３６は柔軟性があり、さらにそ
の上から弾性体４２を介して押圧しているため、対向す
る位置に置かれたバンプ３２とパッド３０とを電気的に
確実に接触させることができる。

【００２５】図４は、接続プローブ１８の断面を示す図
であり、プリント配線３４の長手方向の断面が示されて
いる。同図（Ａ）に示すように、ポリイミドフィルム３
６の一方の面側にプリント配線３４が形成されており、
このプリント配線３４の先端部分にバンプ３４が形成さ
れている。また、ポリイミドフィルム３６の他方の面に
は、一方の面に形成されたプリント配線３４とほぼ対向
するように、あるいはポリイミドフィルム３６の他方の
面全体を覆うように接地用プリント配線４４が形成され
ている。

【００２６】このように、各種の信号伝達路であるプリ
ント配線３４の近傍に接地用プリント配線４４を形成す
ることにより、インピーダンスが低く、信号伝達時の反
射がほとんど生じないμ−ストリップラインとすること
ができる。したがって、高周波帯域の信号の入出力も可
能となり、近年のように動作クロックが非常に高速とな
った場合であっても確実に信号の入出力を行うことがで
き、正確な試験を実施することが可能となる。

【００２７】図５は、パッケージ１２内に形成されたパ
ッド３０の形成位置の一例を示す図である。同図（Ａ）
は、マイクロチップ２４とマイクロチップ２６あるいは
２８との配線の途中にパッド３０を形成した場合であ
り、これらの配線の途中であればどの部分にパッド３０
を形成してもよい。また、同図（Ｂ）はマイクロチップ
２４の裏側であって、このマイクロチップ２４を取り除
いたときに現われる部分にパッド３０を形成する場合で
ある。マイクロチップ２４が搭載された状態では、これ
らのパッド３０はマイクロチップ２４に隠れている。そ
して、このマイクロチップ２４を取り除くことにより、
これらのパッド３０が現われ、これらのパッド３０を利
用してインサーキットエミュレータ１０との電気的接続
が行われる。すなわち、インサーキットエミュレータ１
０による試験を行う際には、マイクロチップ２４は必ず
取り除かれるため、この取り除かれて現われる部分に：
パッド３０を形成することにより、同図（Ａ）のように
配線上にパッド３０を形成する必要がなく、試験のため
だけに余分なスペースを確保する必要もない。

【００２８】このように、本実施例インサーキットエミ
ュレータ１０は、ポリイミドフィルム３６上に形成され
たバンプ３２をパッケージ１２内のパッド３０に接触さ
せることにより、パッケージ１２内のマイクロチップ２
６あるいは２８との電気的接続を取っている。そして、
インサーキットエミュレータ１０によって、取り除かれ
たマイクロチップ２４の代わりの動作をさせることによ
り、このマイクロチップ２４内のマスクＲＯＭに記憶す
べきプログラムを決定してマイクロチップ２４の仕様を
決めたり、あるいは入力回路であるマイクロチップ２６
のみを単独で動作させたり、出力回路であるマイクロチ
ップ２８のみを単独で動作させたりすることにより、こ
れらの機能試験を行うことが可能となる。

【００２９】しかも、上述した接続プローブ１８は、ポ
リイミドフィルム３６等の可撓性のある材料によって形
成されているため、パッケージ１２内の配線に凹凸があ
り、それぞれのパッド３０が正確に同一面に形成されて
いないような場合であっても、電気的接続を確実にする
ことができる。しかも、接続プローブ１８は、一般的な
フォトリソグラフィ技術等を用いて形成することが可能
であり、またバンプ３２の直径も小さくすることが可能
であることから、集積回路の高性能化等に基づく微細化
にも対応することができる。

【００３０】なお、本発明は上記実施例に限定されるも
のではなく、本発明の要旨の範囲内で種々の偏型実施が
可能である。

【００３１】例えば、上述した実施例では３つのマイク
ロチップ２４，２６，２８の内のＣＰＵとして機能する
マイクロチップ２４のみを取り除いてインサーキットエ
ミュレータ１０を用いた評価試験を行う場合を例にとり
説明したが、試験対象となるパッケージ内の構成はどの
ようなものであってもよい。

【００３２】図６は、ＣＰＵ，アナログ−デジタル変換
器（ＡＤＣ），メモリ等の各マイクロチップが１つのパ
ッケージ内に収納されたマイクロチップ・モジュール
（ＭＣＭ）を示しており、このような複雑な構成を有す
るＭＣＭを試験対象とする場合も同様に考えることがで
きる。すなわち、この中のいずれかの構成を取り外すと
ともに、その周辺の配線にパッド３０を予め形成してお
く。そして、このパッド３０にバンプ３２が接触するよ
うに図１に示した接続プローブ１８を接触させ、インサ
ーキットエミュレータ１０による試験を行えばよい。ま
た、数種類の論理回路を含むハイブリッドＩＣ（ＨＩ
Ｃ）を試験対象とする場合も同様である。

【００３３】また、上述した実施例はパッケージ内の一
部のマイクロチップを取り除いて、この取り除いたマイ
クロチップの代わりの動作をインサーキットエミュレー
タ１０に行わせるようにしたが、パッケージ内の回路を
取り除かずに、マイクロチップ内の回路間の配線にパッ
ドを設け、このパッドに現われる信号の論理状態を測定
することによりこのパッケージが正常に動作しているか
否かを試験するようにしてもよい。

【００３４】例えば、図７に示すように、複数の回路間
の配線にパッド５０を設け、このパッド５０に上述した
接続プローブ１８のバンプ３２を接触させる。また、こ
の場合は上述したインサーキットエミュレータ１０の代
わりにインサーキットテスタが接続され、パッケージ４
０内の集積回路の機能試験が行われる。

【００３５】また、上述した実施例においては、図２に
示したように四角形状の各辺のバンプ３２が一直線状に
配置されているため、これから延びるプリント配線３４
も１つの層内で形成することができたが、同図の点線で
示すようにバンプ３２の外にバンプ５２が平面的な拡が
りをもって形成された場合には、プリント配線３４を複
数の層に別けて形成すればよい。

【００３６】図４（Ｂ）は、２層構造とした場合の例で
あり、２層に配置されたプリント配線３４の間に、およ
び最上層のプリント配線３４のさらに上側にそれぞれ接
地用プリント配線４４が形成される。このように、プリ
ント配線３４を多層に形成することにより、バンプ３
２，５２を平面的に数多く形成することができるため、
集積回路の微細化に対応することができる。また、多層
のプリント配線３４に隣接して接地用プリント配線４４
を設けることにより、隣接するプリント配線３４を電送
路とする入出力信号の相互の影響を取り除くことがで
き、正確な機能試験あるいは評価試験を行うことが可能
となる。

【００３７】また、上述した実施例では１個のパッケー
ジ内の集積回路を試験対象と考えたが、１つのウエハ上
に形成された集積回路を試験対象とする場合も同様であ
る。すなわち、大きな集積回路ウエハ上に複数の同一マ
イクロチップを形成する工程において、それぞれのマイ
クロチップに対して上述したインサーキットエミュレー
タ１０を接続することにより各マイクロチップに対して
所定の動作を行なわせ、それぞれのマイクロチップ内に
ある各機能単位の試験を行なうようにしてもよい。この
場合には、各マイクロチップ内の機能単位の不具合を早
期に発見し、後工程における作業の手間を防止すること
ができる。

【００３８】また多数のパッケージあるいはウエハをＸ
−Ｙステージ上に配置しておいて、パッケージ等を１つ
づつずらして試験を行うようにしてもよい。

【００３９】

【発明の効果】上述したように、請求項１の発明によれ
ば、集積回路内の一部にパッドを形成するとともに、絶
縁性薄膜に導電性突起と線状導体を形成した接続部材の
接触により電気的接続をとっており、集積回路の微細化
の進んだ場合であってもこの導電性突起と線状導体とを
その微細化にともなって小さくすることにより、微細化
配線に対応した集積回路の機能試験あるいは評価試験が
可能となる。

【００４０】また請求項２の発明によれば上述した線状
導体を複数の層に別けて形成することにより導電性突起
を２次元的に配置することが可能となり、集積回路の微
細化が進んだ場合であってもこれに対応することができ
る。また、各線状導体間には接地用導体が形成されてお
り、各種の入力信号相互間の影響を取り除いて、誤動作
のない正確な試験を行うことができる。

【００４１】また、請求項３の発明によれば、上述した
集積回路がパッケージに搭載された形態で形成されてお
り、このパッケージ内の一部の機能単位を取り除いて試
験が行われる。そして、配線の一部にパッドを設けると
ともに、このパッドに接続部材の導電性突起を接触させ
ることによりテスタの電気的接続が確実に行われ、パッ
ケージ内にある機能単位の評価試験や仕様検討を確実に
行うことができる。

【００４２】また、請求項４の発明によれば、集積回路
ウエハ上の複数の同一マイクロチップのそれぞれに対し
て、テスタによって所定の動作を行わせることにより、
各マイクロチップ内にある機能単位の評価あるいは試験
が行われるため、パッケージに搭載される前の半導体製
造工程において試験を実施することができる。したがっ
て、早期に不具合品を見いだして、後工程における無駄
を防止することができる。

【図面の簡単な説明】

【図１】本発明の集積回路のエミュレーション試験装置
を適用した一実施例の全体構成を示す図である。

【図２】接続プローブをパッケージ側から見た状態を示
す図である。

【図３】接続プローブに形成されたバンプの拡大断面を
示す図である。

【図４】接続プローブの断面を示す図である。

【図５】パッケージ内に掲載されたパッドの形成位置の
一例を示す図である。

【図６】複数のマイクロチップが１つのパッケージ内に
収納されたマイクロチップ・モジュールを示す図であ
る。

【図７】インサーキットテスタによる試験対象となるパ
ッケージを示す図である。

【図８】１つのマイクロチップのみが搭載されたパッケ
ージを示す図である。

【図９】３つのマイクロチップが搭載されたパッケージ
を示す図である。

【符号の説明】

１０ インサーキットエミュレータ １２ パッケージ １８ 接続プローブ ２０ 加圧装置 ２２ コネクタ ３０ パッド ３２ バンプ ３４ プリント配線 ３６ ポリイミドフィルム ４４ 接地用プリント配線

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【手続補正書】

【提出日】平成６年５月２６日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】発明の名称

【補正方法】変更

【補正内容】

【発明の名称】 集積回路のエミュレーション試験装置

Claims (4)

【特許請求の範囲】
1. 【請求項１】 複数の機能単位の内の一部を欠くととも
   に、この構成を欠いた機能単位の周辺の配線の一部にパ
   ッドを有する集積回路を試験するエミュレーション試験
   装置において、 前記パッドに対応する位置に設けられた１あるいは複数
   の導電性突起と、この導電性突起に接続された線状導体
   と、この線状導体を一方の面あるいは内部に含むととも
   に前記導電性突起が一方の面に露出した可撓性のある絶
   縁性薄膜とを有する接続部材と、 前記集積回路および前記接続部材の少なくとも一方を押
   圧することにより、前記接続部材内の導電性突起と前記
   集積回路内のパッドとを電気的に接触させる加圧部材
   と、 前記接続部材内の線状導体が接続されており、前記集積
   回路内の複数の機能単位の試験を行うテスタと、 を備えることを特徴とする集積回路のエミュレーション
   試験装置。
2. 【請求項２】 請求項１において、 前記接続部材は、前記線状導体が多層に配置されてお
   り、これら多層の線状導体の層間に接地用導体を介在さ
   せることを特徴とする集積回路のエミュレーション試験
   装置。
3. 【請求項３】 請求項１または２において、 前記集積回路を複数の機能単位がパッケージに搭載され
   た形態で形成し、前記テスタによって前記パッケージ内
   にある機能単位に対して所定の動作をさせることによ
   り、そのパッケージ内にある機能単位の評価、あるいは
   構成を欠く機能単位の仕様検討を行うことを特徴とする
   集積回路のエミュレーション試験装置。
4. 【請求項４】 請求項１において、 複数の同一マイクロチップで構築された集積回路ウエハ
   上の任意のマイクロチップ内にある機能単位に対して、
   前記テスタによって所定の動作をさせることにより、こ
   の機能単位の評価あるいは試験を行なうことを特徴とす
   る集積回路のエミュレーション試験装置。