JPH07142615A - 不揮発性半導体メモリ装置 - Google Patents
不揮発性半導体メモリ装置Info
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- JPH07142615A JPH07142615A JP5289387A JP28938793A JPH07142615A JP H07142615 A JPH07142615 A JP H07142615A JP 5289387 A JP5289387 A JP 5289387A JP 28938793 A JP28938793 A JP 28938793A JP H07142615 A JPH07142615 A JP H07142615A
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Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【目的】 フローティングゲートを有する不揮発性半導
体メモリ装置のメモリセルトランジスタを微細化する。 【構成】 半導体基板２０上にフローティングゲート２
３及び第１の制御ゲート２４が一定の距離を隔てて配置
され、フローティングゲート２３と第１の制御ゲート２
４との間に跨るようにして第２の制御ゲート２５が配置
される。第１の制御ゲート２４の間の基板領域にドレイ
ン領域２６が形成され、フローティングゲート２３の間
の基板領域にソース領域２７が形成される。
体メモリ装置のメモリセルトランジスタを微細化する。 【構成】 半導体基板２０上にフローティングゲート２
３及び第１の制御ゲート２４が一定の距離を隔てて配置
され、フローティングゲート２３と第１の制御ゲート２
４との間に跨るようにして第２の制御ゲート２５が配置
される。第１の制御ゲート２４の間の基板領域にドレイ
ン領域２６が形成され、フローティングゲート２３の間
の基板領域にソース領域２７が形成される。
Description
【０００１】
【産業上の利用分野】本発明は、浮遊（フローティン
グ）ゲートを有する不揮発性半導体メモリ装置に関す
る。
グ）ゲートを有する不揮発性半導体メモリ装置に関す
る。
【０００２】
【従来の技術】メモリセルが単一のトランジスタからな
る電気的に消去可能なプログラマブルＲＯＭ(EEPROM:El
ectrically Erasable Programmable ROM)においては、
フローティングゲートと制御ゲートとを有する２重ゲー
ト構造のトランジスタが用いられる。このような２重ゲ
ート構造のメモリセルトランジスタの場合、ドレイン領
域付近で発生したホットエレクトロンを加速してフロー
ティングゲートに注入することでデータの書き込みが行
われる。そして、Ｆ−Ｎ(Fowler-Nordheim)トンネリン
グによってフローティングゲートから制御ゲートへ電荷
を引き抜くことでデータの消去が行われる。
る電気的に消去可能なプログラマブルＲＯＭ(EEPROM:El
ectrically Erasable Programmable ROM)においては、
フローティングゲートと制御ゲートとを有する２重ゲー
ト構造のトランジスタが用いられる。このような２重ゲ
ート構造のメモリセルトランジスタの場合、ドレイン領
域付近で発生したホットエレクトロンを加速してフロー
ティングゲートに注入することでデータの書き込みが行
われる。そして、Ｆ−Ｎ(Fowler-Nordheim)トンネリン
グによってフローティングゲートから制御ゲートへ電荷
を引き抜くことでデータの消去が行われる。
【０００３】図１１はフローティングゲートを有する不
揮発性半導体メモリ装置のメモリセル部分の平面図、図
１２はそのＸ−Ｘ線断面図である。この図においては、
制御ゲートがフローティングゲートと並んで配置される
スプリットゲート構造を示している。Ｐ型の半導体基板
１の表面領域に、部分的に厚く形成される酸化膜（ＬＯ
ＣＯＳ）よりなる分離領域２が複数の短冊状に形成さ
れ、素子領域が区画される。半導体基板１上に、酸化膜
３を介し、分離領域２の間に跨るようにしてフローティ
ングゲート４が配置される。このフローティングゲート
４は、メモリセル毎に独立して配置される。また、フロ
ーティングゲート４上の酸化膜５は、フローティングゲ
ート４の端部側の膜厚が薄くなるように形成され、これ
により、フローティングゲート４の端部を鋭角に形成し
て電界集中が生じるようにしている。複数のフローティ
ングゲート４が配置された半導体基板１上に、フローテ
ィングゲート４の各列毎に対応して制御ゲート６が配置
される。この制御ゲート６は、一部がフローティングゲ
ート４上に重なり、残りの部分が酸化膜３を介して半導
体基板１に接するように配置される。また、これらのフ
ローティングゲート４及び制御ゲート６は、それぞれ隣
り合う列が互いに線対称となるように配置される。制御
ゲート６の間の基板領域及びフローティングゲート４の
間の基板領域に、Ｎ型のドレイン領域７及びソース領域
８が形成される。ドレイン領域７は、制御ゲート６の間
で分離領域２に囲まれてそれぞれが独立し、ソース領域
８は、制御ゲート６の延在する方向に連続する。これら
のフローティングゲート４、制御ゲート６、ドレイン領
域７及びソース領域８によりメモリセルトランジスタが
構成される。そして、制御ゲート６上に、酸化膜９を介
して、アルミニウム配線１０が制御ゲート６と交差する
方向に配置される。このアルミニウム配線１０は、コン
タクトホール１１を通して、それぞれドレイン領域７に
接続される。
揮発性半導体メモリ装置のメモリセル部分の平面図、図
１２はそのＸ−Ｘ線断面図である。この図においては、
制御ゲートがフローティングゲートと並んで配置される
スプリットゲート構造を示している。Ｐ型の半導体基板
１の表面領域に、部分的に厚く形成される酸化膜（ＬＯ
ＣＯＳ）よりなる分離領域２が複数の短冊状に形成さ
れ、素子領域が区画される。半導体基板１上に、酸化膜
３を介し、分離領域２の間に跨るようにしてフローティ
ングゲート４が配置される。このフローティングゲート
４は、メモリセル毎に独立して配置される。また、フロ
ーティングゲート４上の酸化膜５は、フローティングゲ
ート４の端部側の膜厚が薄くなるように形成され、これ
により、フローティングゲート４の端部を鋭角に形成し
て電界集中が生じるようにしている。複数のフローティ
ングゲート４が配置された半導体基板１上に、フローテ
ィングゲート４の各列毎に対応して制御ゲート６が配置
される。この制御ゲート６は、一部がフローティングゲ
ート４上に重なり、残りの部分が酸化膜３を介して半導
体基板１に接するように配置される。また、これらのフ
ローティングゲート４及び制御ゲート６は、それぞれ隣
り合う列が互いに線対称となるように配置される。制御
ゲート６の間の基板領域及びフローティングゲート４の
間の基板領域に、Ｎ型のドレイン領域７及びソース領域
８が形成される。ドレイン領域７は、制御ゲート６の間
で分離領域２に囲まれてそれぞれが独立し、ソース領域
８は、制御ゲート６の延在する方向に連続する。これら
のフローティングゲート４、制御ゲート６、ドレイン領
域７及びソース領域８によりメモリセルトランジスタが
構成される。そして、制御ゲート６上に、酸化膜９を介
して、アルミニウム配線１０が制御ゲート６と交差する
方向に配置される。このアルミニウム配線１０は、コン
タクトホール１１を通して、それぞれドレイン領域７に
接続される。
【０００４】このような２重ゲート構造のメモリセルト
ランジスタの場合、フローティングゲート４に注入され
る電荷の量によって閾値電圧が変動する。そこで、フロ
ーティングゲート４に選択的に電荷を注入することによ
り、特定のメモリセルトランジスタの閾値電圧を変動さ
せ、これによって生じる動作特性の差を書き込みデータ
と対応付けるようにしている。
ランジスタの場合、フローティングゲート４に注入され
る電荷の量によって閾値電圧が変動する。そこで、フロ
ーティングゲート４に選択的に電荷を注入することによ
り、特定のメモリセルトランジスタの閾値電圧を変動さ
せ、これによって生じる動作特性の差を書き込みデータ
と対応付けるようにしている。
【０００５】図１３は、図１１に示すメモリセル部分の
回路図である。３行×３列配置された２重ゲート構造の
メモリセルトランジスタ１２は、各ゲートがワード線１
３に接続され、ドレインがビット線１４に接続されてソ
ースが接地される。実際には、制御ゲート６自体をワー
ド線１３とし、アルミニウム配線１０をビット線１４と
する。そして、ワード線１３がロウデコーダに接続され
ると共に、ビット線１４がカラムデコーダに接続され、
それぞれが選択的に活性化される。これにより、ロウア
ドレス及びカラムアドレスに応答して特定のメモリセル
トランジスタ１２が指定されることになる。
回路図である。３行×３列配置された２重ゲート構造の
メモリセルトランジスタ１２は、各ゲートがワード線１
３に接続され、ドレインがビット線１４に接続されてソ
ースが接地される。実際には、制御ゲート６自体をワー
ド線１３とし、アルミニウム配線１０をビット線１４と
する。そして、ワード線１３がロウデコーダに接続され
ると共に、ビット線１４がカラムデコーダに接続され、
それぞれが選択的に活性化される。これにより、ロウア
ドレス及びカラムアドレスに応答して特定のメモリセル
トランジスタ１２が指定されることになる。
【０００６】
【発明が解決しようとする課題】半導体メモリ装置にお
いて、大容量化を図る際には、メモリセルトランジスタ
の微細化が不可欠である。一般的なＭＯＳトランジスタ
の場合、セルフアランメントゲートが採用されることか
ら、微細化においてもゲートとソース及びドレインとの
間の整合性に不都合が生じることは少ないが、上述のス
プリットゲート構造のトランジスタの場合、以下のよう
な問題が生じる。
いて、大容量化を図る際には、メモリセルトランジスタ
の微細化が不可欠である。一般的なＭＯＳトランジスタ
の場合、セルフアランメントゲートが採用されることか
ら、微細化においてもゲートとソース及びドレインとの
間の整合性に不都合が生じることは少ないが、上述のス
プリットゲート構造のトランジスタの場合、以下のよう
な問題が生じる。
【０００７】制御ゲート６が半導体基板１と接する部分
の長さ、換言すれば、フローティングゲート４とドレイ
ン領域７との距離は、その精度が、フローティングゲー
ト４に対する制御ゲート６の配置位置の精度、即ち、制
御ゲート６を形成するときのマスクの位置合わせ精度に
より保たれている。そこで、トランジスタの微細化が進
み、トランジスタのゲート長が短くなると、フローティ
ングゲート４に対する制御ゲート６の僅かな位置ずれの
影響が無視できなくなる。このため、メモリセルトラン
ジスタの閾値電圧やフローティングゲート４に電荷を注
入する際の書き込み電圧にばらつきが生じ、誤動作を招
くおそれがあった。
の長さ、換言すれば、フローティングゲート４とドレイ
ン領域７との距離は、その精度が、フローティングゲー
ト４に対する制御ゲート６の配置位置の精度、即ち、制
御ゲート６を形成するときのマスクの位置合わせ精度に
より保たれている。そこで、トランジスタの微細化が進
み、トランジスタのゲート長が短くなると、フローティ
ングゲート４に対する制御ゲート６の僅かな位置ずれの
影響が無視できなくなる。このため、メモリセルトラン
ジスタの閾値電圧やフローティングゲート４に電荷を注
入する際の書き込み電圧にばらつきが生じ、誤動作を招
くおそれがあった。
【０００８】そこで本発明は、ゲートの位置ずれによる
メモリセルトランジスタの動作特性への影響をなくし、
メモリセルトランジスタの微細化を図ることを目的とす
る。
メモリセルトランジスタの動作特性への影響をなくし、
メモリセルトランジスタの微細化を図ることを目的とす
る。
【０００９】
【課題を解決するための手段】本発明は、上述の課題を
解決するために成されたもので、第１の手段は、一導電
型の半導体基板と、この半導体基板上に配置される浮遊
ゲートと、この浮遊ゲートから一定の距離を隔てて上記
半導体基板上に配置される第１の制御ゲートと、上記浮
遊ゲートと上記第１の制御ゲートとの間に跨り、少なく
とも上記浮遊ゲートの一部と重なり合って配置される第
２の制御ゲートと、上記浮遊ゲートの上記第１の制御ゲ
ートに対向する側とは反対側の基板領域に形成される逆
導電型の第１の半導体領域と、上記第１の制御ゲートの
上記浮遊ゲートに対向する側とは反対側の基板領域に形
成される逆導電型の第２の半導体領域と、を備えてなる
ものである。
解決するために成されたもので、第１の手段は、一導電
型の半導体基板と、この半導体基板上に配置される浮遊
ゲートと、この浮遊ゲートから一定の距離を隔てて上記
半導体基板上に配置される第１の制御ゲートと、上記浮
遊ゲートと上記第１の制御ゲートとの間に跨り、少なく
とも上記浮遊ゲートの一部と重なり合って配置される第
２の制御ゲートと、上記浮遊ゲートの上記第１の制御ゲ
ートに対向する側とは反対側の基板領域に形成される逆
導電型の第１の半導体領域と、上記第１の制御ゲートの
上記浮遊ゲートに対向する側とは反対側の基板領域に形
成される逆導電型の第２の半導体領域と、を備えてなる
ものである。
【００１０】そして、第２の手段は、一導電型の半導体
基板と、上記半導体基板上に配置される浮遊ゲートと、
この浮遊ゲートから一定の距離を隔てて上記半導体基板
上に配置される第１の制御ゲートと、上記浮遊ゲートと
上記第１の制御ゲートとの間に跨り、上記第１の制御ゲ
ートに接続され、且つ、少なくとも上記浮遊ゲートの一
部と重なり合って配置される制御ゲートと、上記浮遊ゲ
ートの上記第１の制御ゲートに対向する側とは反対側の
基板領域に形成される逆導電型の第１の半導体領域と、
上記第１の制御ゲートの上記浮遊ゲートに対向する側と
は反対側の基板領域に形成される逆導電型の第２の半導
体領域と、を備えてなるものである。
基板と、上記半導体基板上に配置される浮遊ゲートと、
この浮遊ゲートから一定の距離を隔てて上記半導体基板
上に配置される第１の制御ゲートと、上記浮遊ゲートと
上記第１の制御ゲートとの間に跨り、上記第１の制御ゲ
ートに接続され、且つ、少なくとも上記浮遊ゲートの一
部と重なり合って配置される制御ゲートと、上記浮遊ゲ
ートの上記第１の制御ゲートに対向する側とは反対側の
基板領域に形成される逆導電型の第１の半導体領域と、
上記第１の制御ゲートの上記浮遊ゲートに対向する側と
は反対側の基板領域に形成される逆導電型の第２の半導
体領域と、を備えてなるものである。
【００１１】
【作用】本発明によれば、浮遊ゲートと第１の制御ゲー
トとを単一のマスクによって同時に形成できるため、互
いの相対的な位置がずれることはない。そして、浮遊ゲ
ートと第１の制御ゲートとの間に第２の制御ゲートを形
成することで、第２の制御ゲートが半導体基板と接する
長さ、即ち、メモリセルトランジスタのゲート長が第２
の制御ゲートの位置ずれの影響を受けることなく所定の
長さに保たれる。従って、これらのゲートをセルフアラ
イメントゲートとして形成されるドレイン及びソースに
対し、フローティングゲートの位置がずれることはな
く、各メモリセルトランジスタが所望の特性を得る。
トとを単一のマスクによって同時に形成できるため、互
いの相対的な位置がずれることはない。そして、浮遊ゲ
ートと第１の制御ゲートとの間に第２の制御ゲートを形
成することで、第２の制御ゲートが半導体基板と接する
長さ、即ち、メモリセルトランジスタのゲート長が第２
の制御ゲートの位置ずれの影響を受けることなく所定の
長さに保たれる。従って、これらのゲートをセルフアラ
イメントゲートとして形成されるドレイン及びソースに
対し、フローティングゲートの位置がずれることはな
く、各メモリセルトランジスタが所望の特性を得る。
【００１２】
【実施例】図１は、本発明の不揮発性半導体メモリ装置
のメモリセル部分の平面図、図２は、そのＸ−Ｘ線断面
図である。Ｐ型の半導体基板２０の表面領域に、ＬＯＣ
ＯＳよりなる複数の分離領域２が形成され、素子領域が
区画される。半導体基板２０上に、酸化膜２２を介し、
隣り合う分離領域２１の間に跨るようにして複数のフロ
ーティングゲート２３がそれぞれ独立に配置される。ま
た、各フローティングゲート２３から一定の距離を隔て
て、複数の第１の制御ゲート２４が配置される。この第
１の制御ゲート２４は、各列毎に連続しており、分離領
域２１と交差する方向に延在する。各フローティングゲ
ート２３と第１の制御ゲート２４との間に、各第１の制
御ゲート２４と平行な第２の制御ゲート２５が配置され
る。この第２の制御ゲート２５は、両端部分がフローテ
ィングゲート２３と第１の制御ゲート２４とに重なり、
残りの部分がフローティングゲート２３と第１の制御電
極２４との間で酸化膜２２を介して半導体基板２０に接
するように配置される。また、これらのフローティング
ゲート２３、第１の制御ゲート２４及び第２の制御ゲー
ト２５については、それぞれ隣り合う列が互いに線対称
となるように配置される。第１の制御ゲート２４の間の
基板領域及びフローティングゲート２３の間の基板領域
に、それぞれＮ型のドレイン領域２６及びソース領域２
７が形成される。ドレイン領域２６は、第１の制御ゲー
ト２４の間で分離領域２１に囲まれてそれぞれが独立
し、ソース領域２７は、第１の制御ゲート２４及び第２
の制御ゲート２５の延在方向に連続する。従って、フロ
ーティングゲート２３、第１及び第２の制御ゲート２
４、２５、ドレイン領域２６及びソース領域２７により
メモリセルトランジスタが構成される。
のメモリセル部分の平面図、図２は、そのＸ−Ｘ線断面
図である。Ｐ型の半導体基板２０の表面領域に、ＬＯＣ
ＯＳよりなる複数の分離領域２が形成され、素子領域が
区画される。半導体基板２０上に、酸化膜２２を介し、
隣り合う分離領域２１の間に跨るようにして複数のフロ
ーティングゲート２３がそれぞれ独立に配置される。ま
た、各フローティングゲート２３から一定の距離を隔て
て、複数の第１の制御ゲート２４が配置される。この第
１の制御ゲート２４は、各列毎に連続しており、分離領
域２１と交差する方向に延在する。各フローティングゲ
ート２３と第１の制御ゲート２４との間に、各第１の制
御ゲート２４と平行な第２の制御ゲート２５が配置され
る。この第２の制御ゲート２５は、両端部分がフローテ
ィングゲート２３と第１の制御ゲート２４とに重なり、
残りの部分がフローティングゲート２３と第１の制御電
極２４との間で酸化膜２２を介して半導体基板２０に接
するように配置される。また、これらのフローティング
ゲート２３、第１の制御ゲート２４及び第２の制御ゲー
ト２５については、それぞれ隣り合う列が互いに線対称
となるように配置される。第１の制御ゲート２４の間の
基板領域及びフローティングゲート２３の間の基板領域
に、それぞれＮ型のドレイン領域２６及びソース領域２
７が形成される。ドレイン領域２６は、第１の制御ゲー
ト２４の間で分離領域２１に囲まれてそれぞれが独立
し、ソース領域２７は、第１の制御ゲート２４及び第２
の制御ゲート２５の延在方向に連続する。従って、フロ
ーティングゲート２３、第１及び第２の制御ゲート２
４、２５、ドレイン領域２６及びソース領域２７により
メモリセルトランジスタが構成される。
【００１３】そして、第２の制御ゲート２５上に、酸化
膜２８を介して、アルミニウム配線２９が第１の制御ゲ
ート２４及び第２の制御ゲート２５と交差する方向に配
置される。このアルミニウム配線２９は、コンタクトホ
ール３０を通して、それぞれドレイン領域２６に接続さ
れる。この半導体メモリ装置におけるデータの書き込
み、消去及び読み出しの各動作は、例えば、以下のよう
にして行われる。書き込み動作においては、第１の制御
ゲート２４の電位を５Ｖ、第２の制御ゲート２５の電位
を２Ｖとし、ドレイン領域２６を０．５Ｖ、ソース領域
２７を１２Ｖとする。これにより、ドレイン領域２６付
近で発生するホットエレクトロンがフローティングゲー
ト２３側へ加速され、酸化膜２２を通してフローティン
グゲート２３に注入されてデータの書き込みが成され
る。逆に、消去動作においては、ドレイン領域２６及び
ソース領域２７の電位を０Ｖとし、第１の制御ゲート２
４を５Ｖ、第２の制御ゲート２５を１４Ｖとする。これ
により、フローティングゲート２３内に保持されている
電荷が、フローティングゲート２３の端部の鋭角部分か
らＦ−Ｎトンネリングによって酸化膜２２を突き抜けて
第２の制御ゲート２５に放出されてデータが消去され
る。なお、データの消去においては、全てのメモリセル
トランジスタに一様に電圧を与えることによって一括消
去が可能である。そして、読み出し動作においては、第
１の制御ゲート２４の電位を５Ｖ、第２の制御ゲート２
５の電位を４Ｖとし、ドレイン領域２６を２Ｖ、ソース
領域２７を０Ｖとする。このとき、メモリセルトランジ
スタの閾値電圧が４Ｖ以下であればメモリセルトランジ
スタがオンしてドレイン領域２６からソース領域２７へ
電流が流れ、閾値電圧が４Ｖ以上であればメモリセルト
ランジスタがオンせず、ドレイン領域２６からソース領
域２７への電流は流れない。そこで、ドレイン領域２６
から流れ出す電流をセンスアンプにより検出することで
メモリセルトランジスタのオン／オフの判定、即ち、書
き込まれたデータの判定が成される。ここで、各動作条
件において第１の制御ゲート２４を５Ｖとしているが、
第２の制御ゲート２５と同一電位により駆動する場合で
も同様の動作をさせることができる。
膜２８を介して、アルミニウム配線２９が第１の制御ゲ
ート２４及び第２の制御ゲート２５と交差する方向に配
置される。このアルミニウム配線２９は、コンタクトホ
ール３０を通して、それぞれドレイン領域２６に接続さ
れる。この半導体メモリ装置におけるデータの書き込
み、消去及び読み出しの各動作は、例えば、以下のよう
にして行われる。書き込み動作においては、第１の制御
ゲート２４の電位を５Ｖ、第２の制御ゲート２５の電位
を２Ｖとし、ドレイン領域２６を０．５Ｖ、ソース領域
２７を１２Ｖとする。これにより、ドレイン領域２６付
近で発生するホットエレクトロンがフローティングゲー
ト２３側へ加速され、酸化膜２２を通してフローティン
グゲート２３に注入されてデータの書き込みが成され
る。逆に、消去動作においては、ドレイン領域２６及び
ソース領域２７の電位を０Ｖとし、第１の制御ゲート２
４を５Ｖ、第２の制御ゲート２５を１４Ｖとする。これ
により、フローティングゲート２３内に保持されている
電荷が、フローティングゲート２３の端部の鋭角部分か
らＦ−Ｎトンネリングによって酸化膜２２を突き抜けて
第２の制御ゲート２５に放出されてデータが消去され
る。なお、データの消去においては、全てのメモリセル
トランジスタに一様に電圧を与えることによって一括消
去が可能である。そして、読み出し動作においては、第
１の制御ゲート２４の電位を５Ｖ、第２の制御ゲート２
５の電位を４Ｖとし、ドレイン領域２６を２Ｖ、ソース
領域２７を０Ｖとする。このとき、メモリセルトランジ
スタの閾値電圧が４Ｖ以下であればメモリセルトランジ
スタがオンしてドレイン領域２６からソース領域２７へ
電流が流れ、閾値電圧が４Ｖ以上であればメモリセルト
ランジスタがオンせず、ドレイン領域２６からソース領
域２７への電流は流れない。そこで、ドレイン領域２６
から流れ出す電流をセンスアンプにより検出することで
メモリセルトランジスタのオン／オフの判定、即ち、書
き込まれたデータの判定が成される。ここで、各動作条
件において第１の制御ゲート２４を５Ｖとしているが、
第２の制御ゲート２５と同一電位により駆動する場合で
も同様の動作をさせることができる。
【００１４】以上のような半導体メモリ装置において
は、フローティングゲート２３からドレイン領域２６ま
での距離が、フローティングゲート２３と第１の制御ゲ
ート２４との間隔及び第１の制御ゲート２４の長さによ
って決まる。従って、フローティングゲート２３に対す
る第２の制御ゲート２５の位置ずれが生じても、メモリ
セルトランジスタの閾値電圧やフローティングゲート２
３にホットエレクトロンを注入させる際に必要な書き込
み電圧がばらつくことがなくなる。
は、フローティングゲート２３からドレイン領域２６ま
での距離が、フローティングゲート２３と第１の制御ゲ
ート２４との間隔及び第１の制御ゲート２４の長さによ
って決まる。従って、フローティングゲート２３に対す
る第２の制御ゲート２５の位置ずれが生じても、メモリ
セルトランジスタの閾値電圧やフローティングゲート２
３にホットエレクトロンを注入させる際に必要な書き込
み電圧がばらつくことがなくなる。
【００１５】図３乃至図７は、本発明の不揮発性半導体
メモリ装置を製造する方法を説明する工程別の断面図で
ある。第１工程では、Ｐ型の半導体基板２０上に酸化膜
２２を介して多結晶シリコン層３１を積層し、この多結
晶シリコン層３１表面に酸化膜３２を形成する。さら
に、図３に示すように、耐酸化マスクとなる窒化膜３３
を酸化膜３２上に形成し、この窒化膜３３をパターニン
グして後にゲート電極となる部分に開口を形成する。
メモリ装置を製造する方法を説明する工程別の断面図で
ある。第１工程では、Ｐ型の半導体基板２０上に酸化膜
２２を介して多結晶シリコン層３１を積層し、この多結
晶シリコン層３１表面に酸化膜３２を形成する。さら
に、図３に示すように、耐酸化マスクとなる窒化膜３３
を酸化膜３２上に形成し、この窒化膜３３をパターニン
グして後にゲート電極となる部分に開口を形成する。
【００１６】第２工程では、図４に示すように、窒化膜
３３を耐酸化マスクとして酸化膜３２を選択的に酸化す
る。この酸化によれば、窒化膜３３の開口部分で、酸化
膜３２が表面側及び多結晶シリコン層３１側へ成長して
厚い酸化膜３４が形成され、これによって、多結晶シリ
コン層３１の膜厚が部分的に薄くなる。第３工程では、
まず窒化膜３３を除去し、さらに厚い酸化膜３４の下の
多結晶シリコン層３１を残るようにして除去すること
で、図５に示すように、フローティングゲート２３及び
第１の制御ゲート２４を形成する。
３３を耐酸化マスクとして酸化膜３２を選択的に酸化す
る。この酸化によれば、窒化膜３３の開口部分で、酸化
膜３２が表面側及び多結晶シリコン層３１側へ成長して
厚い酸化膜３４が形成され、これによって、多結晶シリ
コン層３１の膜厚が部分的に薄くなる。第３工程では、
まず窒化膜３３を除去し、さらに厚い酸化膜３４の下の
多結晶シリコン層３１を残るようにして除去すること
で、図５に示すように、フローティングゲート２３及び
第１の制御ゲート２４を形成する。
【００１７】第４工程では、フローティングゲート２３
及び第１の制御ゲート２４上の酸化膜３４を覆うように
多結晶シリコン層３５を積層し、図６に示すように、多
結晶シリコン層３５をパターニングして第２の制御ゲー
ト２５を形成する。このようにして形成されたフローテ
ィングゲート２３及び第１の制御ゲート２４は、その上
面側の端部が反り上がった形状を成している。
及び第１の制御ゲート２４上の酸化膜３４を覆うように
多結晶シリコン層３５を積層し、図６に示すように、多
結晶シリコン層３５をパターニングして第２の制御ゲー
ト２５を形成する。このようにして形成されたフローテ
ィングゲート２３及び第１の制御ゲート２４は、その上
面側の端部が反り上がった形状を成している。
【００１８】第５工程では、図７に示すように、フロー
ティングゲート２３、第１及び第２の制御ゲート２４、
２５をマスクとし、フローティングゲート２３の間の基
板領域及び第１の制御ゲート２４の間の基板領域に、Ｎ
型の不純物イオン、例えばリンイオン（Ｐ）を注入し、
ドレイン領域２６及びソース領域２７を形成する。とこ
ろで、ソース領域２７については、フローティングゲー
ト２３と結合してフローティングゲート２３の電位を制
御できるようにするため、フローティングゲート２３の
下の領域まで拡げる必要がある。そこで、ドレイン領域
２６の形成とソース領域２７の形成とを別工程で行い、
ソース領域２７形成時のリンイオンの注入エネルギーを
高くしてＮ型の不純物イオンが拡がり易いようにする。
ティングゲート２３、第１及び第２の制御ゲート２４、
２５をマスクとし、フローティングゲート２３の間の基
板領域及び第１の制御ゲート２４の間の基板領域に、Ｎ
型の不純物イオン、例えばリンイオン（Ｐ）を注入し、
ドレイン領域２６及びソース領域２７を形成する。とこ
ろで、ソース領域２７については、フローティングゲー
ト２３と結合してフローティングゲート２３の電位を制
御できるようにするため、フローティングゲート２３の
下の領域まで拡げる必要がある。そこで、ドレイン領域
２６の形成とソース領域２７の形成とを別工程で行い、
ソース領域２７形成時のリンイオンの注入エネルギーを
高くしてＮ型の不純物イオンが拡がり易いようにする。
【００１９】その後の工程では、第２の制御ゲート２５
の表面及び酸化膜２２の露出面を熱酸化して新たな酸化
膜２８を形成し、さらに、ドレイン領域２６部分にコン
タクトホール３０を形成した後にアルミニウム配線２９
を形成する。図８は、本発明の他の実施例の断面図であ
り、図２と同一部分を示している。フローティングゲー
ト２３、ドレイン領域２６及びソース領域２７について
は、図２と同一形状を成している。即ち、半導体基板２
０上にフローティングゲート２３と第１の制御ゲート２
４とが一定の間隔を隔てて配置され、第１の制御ゲート
２４の間にドレイン領域２６が設けられると共にフロー
ティングゲート２３の間にソース領域２７が形成され
る。ここで特徴となる点は、フローティングゲート２３
と第１の制御ゲート２４との間に第２の制御ゲート２５
を第１の制御ゲート２４に接続するようにして配置し、
複合制御ゲート４０を形成したことにある。第１の制御
ゲート２４と第２の制御ゲート２５とが電気的に接続さ
れた複合制御ゲート４０は、単一の制御ゲートとして働
くことになるため、データの書き込み、消去及び読み出
しの各動作に関して、図１２に示す従来の半導体メモリ
装置と同一になる。
の表面及び酸化膜２２の露出面を熱酸化して新たな酸化
膜２８を形成し、さらに、ドレイン領域２６部分にコン
タクトホール３０を形成した後にアルミニウム配線２９
を形成する。図８は、本発明の他の実施例の断面図であ
り、図２と同一部分を示している。フローティングゲー
ト２３、ドレイン領域２６及びソース領域２７について
は、図２と同一形状を成している。即ち、半導体基板２
０上にフローティングゲート２３と第１の制御ゲート２
４とが一定の間隔を隔てて配置され、第１の制御ゲート
２４の間にドレイン領域２６が設けられると共にフロー
ティングゲート２３の間にソース領域２７が形成され
る。ここで特徴となる点は、フローティングゲート２３
と第１の制御ゲート２４との間に第２の制御ゲート２５
を第１の制御ゲート２４に接続するようにして配置し、
複合制御ゲート４０を形成したことにある。第１の制御
ゲート２４と第２の制御ゲート２５とが電気的に接続さ
れた複合制御ゲート４０は、単一の制御ゲートとして働
くことになるため、データの書き込み、消去及び読み出
しの各動作に関して、図１２に示す従来の半導体メモリ
装置と同一になる。
【００２０】このような複合制御ゲート４０について
は、半導体基板２０に接する長さが第１の制御ゲート２
４の長さ及びフローティングゲート２３と第１の制御ゲ
ート２４との間隔によって決められる。従って、フロー
ティングゲート２３と第１の制御ゲート２４とを同一工
程にて形成し、これらをセルフアライメントゲートとし
てドレイン領域２６及びソース領域２７を形成すれば、
第２の制御ゲート２５の位置ずれがメモリセルトランジ
スタの動作特性に影響を及ぼすことはない。
は、半導体基板２０に接する長さが第１の制御ゲート２
４の長さ及びフローティングゲート２３と第１の制御ゲ
ート２４との間隔によって決められる。従って、フロー
ティングゲート２３と第１の制御ゲート２４とを同一工
程にて形成し、これらをセルフアライメントゲートとし
てドレイン領域２６及びソース領域２７を形成すれば、
第２の制御ゲート２５の位置ずれがメモリセルトランジ
スタの動作特性に影響を及ぼすことはない。
【００２１】複合制御ゲート４０を有する半導体メモリ
装置の製造方法に関しては、図３乃至図７にて説明した
製造方法に、第１の制御ゲート２４と第２の制御ゲート
２５とを接続するための工程を追加すればよい。具体的
には、フローティングゲート２３及び第１の制御ゲート
２４を形成する第３工程の次に、図９及び図１０に示し
た以下の工程を追加する。
装置の製造方法に関しては、図３乃至図７にて説明した
製造方法に、第１の制御ゲート２４と第２の制御ゲート
２５とを接続するための工程を追加すればよい。具体的
には、フローティングゲート２３及び第１の制御ゲート
２４を形成する第３工程の次に、図９及び図１０に示し
た以下の工程を追加する。
【００２２】まず、図９に示すように、フローティング
ゲート２３、第１の制御ゲート２４及び酸化膜２２を覆
うようにレジスト層４１を形成し、このレジスト層４１
をエッチバックすることによってフローティングゲート
２３及び第１の制御ゲート２４上の酸化膜３４の表面を
露出させる。これにより、フローティングゲート２３及
び第１の制御ゲート２４の間隙部分にのみレジスト層４
２が形成される。
ゲート２３、第１の制御ゲート２４及び酸化膜２２を覆
うようにレジスト層４１を形成し、このレジスト層４１
をエッチバックすることによってフローティングゲート
２３及び第１の制御ゲート２４上の酸化膜３４の表面を
露出させる。これにより、フローティングゲート２３及
び第１の制御ゲート２４の間隙部分にのみレジスト層４
２が形成される。
【００２３】さらに、図１０に示すように、新たなレジ
スト層４３を形成し、第１の制御ゲート２４と第２の制
御ゲート２５とのコンタクトを取るべき位置に開口部４
４を形成する。そこで、このレジスト層４３をマスクと
してエッチングし、第１の制御ゲート２４を覆う酸化膜
３４の一部を除去する。このとき、第１の制御ゲート２
４の一部が同時に除去されても、第２の制御電極２５に
よって補われるため差し支えない。また、開口部４４の
底部には、先の工程で形成されたレジスト層４２がある
ため、ゲート絶縁膜となるシリコン基板２０の表面の酸
化膜２２が劣化することはない。
スト層４３を形成し、第１の制御ゲート２４と第２の制
御ゲート２５とのコンタクトを取るべき位置に開口部４
４を形成する。そこで、このレジスト層４３をマスクと
してエッチングし、第１の制御ゲート２４を覆う酸化膜
３４の一部を除去する。このとき、第１の制御ゲート２
４の一部が同時に除去されても、第２の制御電極２５に
よって補われるため差し支えない。また、開口部４４の
底部には、先の工程で形成されたレジスト層４２がある
ため、ゲート絶縁膜となるシリコン基板２０の表面の酸
化膜２２が劣化することはない。
【００２４】そして、各レジスト層４２、４３が除去さ
れた後に、図６に示す第４工程へと続けられ、第２の制
御ゲート２５が形成される。これにより、第２の制御ゲ
ート２５が第１の制御ゲート２４に電気的に接続され、
図８に示すように複合制御ゲート４０が形成される。以
上の実施例においては、Ｐ型の半導体基板２０にＮ型の
ドレイン領域２６及びソース領域２７を形成するＮチャ
ンネル型の場合を例示したが、Ｎ型の半導体基板を用い
るＰチャンネル型にて構成することも可能である。
れた後に、図６に示す第４工程へと続けられ、第２の制
御ゲート２５が形成される。これにより、第２の制御ゲ
ート２５が第１の制御ゲート２４に電気的に接続され、
図８に示すように複合制御ゲート４０が形成される。以
上の実施例においては、Ｐ型の半導体基板２０にＮ型の
ドレイン領域２６及びソース領域２７を形成するＮチャ
ンネル型の場合を例示したが、Ｎ型の半導体基板を用い
るＰチャンネル型にて構成することも可能である。
【００２５】
【発明の効果】本発明によれば、メモリセルトランジス
タの制御ゲートの位置ずれによる閾値電圧の変動がなく
なるため、メモリセルトランジスタの微細化が可能にな
る。特に、メモリセルトランジスタのゲートサイズが１
μｍ以下の場合に有効であり、メモリセルの大容量化が
図れる。
タの制御ゲートの位置ずれによる閾値電圧の変動がなく
なるため、メモリセルトランジスタの微細化が可能にな
る。特に、メモリセルトランジスタのゲートサイズが１
μｍ以下の場合に有効であり、メモリセルの大容量化が
図れる。
【図１】本発明の第１の実施例を示す平面図である。
【図２】本発明の第１の実施例を示す断面図である。
【図３】本発明の半導体メモリ装置の製造方法の第１工
程を示す断面図である。
程を示す断面図である。
【図４】本発明の半導体メモリ装置の製造方法の第２工
程を示す断面図である。
程を示す断面図である。
【図５】本発明の半導体メモリ装置の製造方法の第３工
程を示す断面図である。
程を示す断面図である。
【図６】本発明の半導体メモリ装置の製造方法の第４工
程を示す断面図である。
程を示す断面図である。
【図７】本発明の半導体メモリ装置の製造方法の第５工
程を示す断面図である。
程を示す断面図である。
【図８】本発明の第２の実施例を示す断面図である。
【図９】本発明の半導体メモリ装置の製造方法の第１の
追加工程を示す断面図である。
追加工程を示す断面図である。
【図１０】本発明の半導体メモリ装置の製造方法の第２
の追加工程を示す断面図である。
の追加工程を示す断面図である。
【図１１】従来の半導体メモリ装置の平面図である。
【図１２】従来の半導体メモリ装置の断面図である。
【図１３】メモリセル部分の回路図である。
１、２０ 半導体基板 ２、２１ 分離領域 ３、５、９、２２、２８、３２、３４ 酸化膜 ４、２３ フローティングゲート ６ 制御ゲート ７、２６ ドレイン領域 ８、２７ ソース領域 １０、２９ アルミニウム配線 １１、３０ コンタクトホール １２ メモリセルトランジスタ １３ ワードト線 １４ ビット線 ２４ 第１の制御ゲート ２５ 第２の制御ゲート ３１、３５ 多結晶シリコン層 ３３ 窒化膜 ４０ 複合制御ゲート ４１、４２、４３ レジスト層 ４４ 開口部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115
Claims (2)
- 【請求項１】 一導電型の半導体基板と、この半導体基
板上に配置される浮遊ゲートと、この浮遊ゲートから一
定の距離を隔てて上記半導体基板上に配置される第１の
制御ゲートと、上記浮遊ゲートと上記第１の制御ゲート
との間に跨り、少なくとも上記浮遊ゲートの一部と重な
り合って配置される第２の制御ゲートと、上記浮遊ゲー
トの上記第１の制御ゲートに対向する側とは反対側の基
板領域に形成される逆導電型の第１の半導体領域と、上
記第１の制御ゲートの上記浮遊ゲートに対向する側とは
反対側の基板領域に形成される逆導電型の第２の半導体
領域と、を備えたことを特徴とする不揮発性半導体メモ
リ装置。 - 【請求項２】 一導電型の半導体基板と、上記半導体基
板上に配置される浮遊ゲートと、この浮遊ゲートから一
定の距離を隔てて上記半導体基板上に配置される第１の
制御ゲートと、上記浮遊ゲートと上記第１の制御ゲート
との間に跨り、上記第１の制御ゲートに接続され、且
つ、少なくとも上記浮遊ゲートの一部と重なり合って配
置される制御ゲートと、上記浮遊ゲートの上記第１の制
御ゲートに対向する側とは反対側の基板領域に形成され
る逆導電型の第１の半導体領域と、上記第１の制御ゲー
トの上記浮遊ゲートに対向する側とは反対側の基板領域
に形成される逆導電型の第２の半導体領域と、を備えた
ことを特徴とする不揮発性半導体メモリ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5289387A JP2975824B2 (ja) | 1993-11-18 | 1993-11-18 | 不揮発性半導体メモリ装置 |
| KR1019940030156A KR100278332B1 (ko) | 1993-11-18 | 1994-11-17 | 비휘발성 반도체 메모리 장치 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5289387A JP2975824B2 (ja) | 1993-11-18 | 1993-11-18 | 不揮発性半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07142615A true JPH07142615A (ja) | 1995-06-02 |
| JP2975824B2 JP2975824B2 (ja) | 1999-11-10 |
Family
ID=17742565
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5289387A Expired - Lifetime JP2975824B2 (ja) | 1993-11-18 | 1993-11-18 | 不揮発性半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2975824B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1020926A2 (en) * | 1999-01-12 | 2000-07-19 | Lucent Technologies Inc. | Split gate memory cell |
| EP1020902A2 (en) * | 1999-01-12 | 2000-07-19 | Lucent Technologies Inc. | Method of fabricating a split gate memory cell |
-
1993
- 1993-11-18 JP JP5289387A patent/JP2975824B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1020926A2 (en) * | 1999-01-12 | 2000-07-19 | Lucent Technologies Inc. | Split gate memory cell |
| EP1020902A2 (en) * | 1999-01-12 | 2000-07-19 | Lucent Technologies Inc. | Method of fabricating a split gate memory cell |
| EP1020926A3 (en) * | 1999-01-12 | 2002-01-16 | Lucent Technologies Inc. | Split gate memory cell |
| EP1020902A3 (en) * | 1999-01-12 | 2002-01-23 | Lucent Technologies Inc. | Method of fabricating a split gate memory cell |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2975824B2 (ja) | 1999-11-10 |
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