JPH07142415A - エピタクシャル過剰成長の方法と垂直形電界効果トランジスタ - Google Patents

エピタクシャル過剰成長の方法と垂直形電界効果トランジスタ

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JPH07142415A
JPH07142415A JP6126717A JP12671794A JPH07142415A JP H07142415 A JPH07142415 A JP H07142415A JP 6126717 A JP6126717 A JP 6126717A JP 12671794 A JP12671794 A JP 12671794A JP H07142415 A JPH07142415 A JP H07142415A
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region
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エル．プラムトン ドナルド
Tae Seung Kim
セウング キム タエ
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Abstract

(57)【要約】 【目的】製造の困難性と特性の増強とに関して問題点を
有しない、埋込みゲートを備えた垂直形電界効果トラン
ジスタとその製造法を提供する。 【構成】基板表面と同じ結晶方位のゲート側壁を有し、
かつ、大きな指数の方向に対し傾斜していない小さな指
数の基板方位を有する、埋込みゲートを備えた垂直形電
界効果トランジスタとその製造法が得られる。ゲート
は、チヤンネルに沿って変調された添加不純物濃度を有
し、および、ドレインは、チヤンネルよりも小さな添加
不純物濃度を有する。これらのことは、ゲートのエピタ
クシャル過剰成長によりチヤンネルを作成することによ
って、達成される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】政府契約本発明は、海軍省から授
与された契約番号第Ｎ６６００１−９１−Ｃ−６００８
号により、政府からの支援を得て行われた。本発明に関
して、政府は一定の権利を有する。
【０００２】関連する出願の相互参照下記出願中特許
は、本出願と関連しており、かつ、本出願の譲渡人に譲
渡されている。すなわち、１９９２年４月３０日受付の
シリアル番号第０７／８７６，２５２号、１９９３年３
月２４日受付のシリアル番号第０８／０３６，５８４
号。
【０００３】
【従来の技術およびその問題点】本発明は、半導体電子
装置および半導体電子回路に関する。さらに詳細にいえ
ば、本発明は、エピタクシャル成長による製造の方法、
および、その方法で製造された装置に関する。
【０００４】種々の半導体処理工程において、基板の上
にエピタクシャル層を作成する段階がある。このような
エピタクシャル層では、不純物添加濃度の変化や、基板
の結晶に左右されない結晶、または、ヘテロ接合装置の
ためのヒ化アルミニウム・ガリウム（ＡｌｘＧａ１−ｘ
Ａｓ）エピタクシャル層を備えたヒ化ガリウム（ＧａＡ
ｓ）基板のような、材料の変化をさえ得ることができ
る。｛１００｝方位のＧａＡｓ基板の上に、金属有機物
化学蒸気沈着（ＭＯＣＶＤ）によるエピタクシャル層の
成長は、基板の方位が｛１１０｝方向の中で２°傾いて
いる時、滑らかな表面を得ることができる。産業界で用
いられる標準的なＧａＡｓウエハは、このような方位の
傾斜を有している。この傾斜はわずかにテラス状になっ
た表面（テラスの幅は１００オングストローム〜２００
オングストロームの程度）が得られ、このことは、見か
け上、滑らかなエピタクシャル層の成長を保証する。
【０００５】ある処理工程では、平らでない構造体のエ
ピタクシャル過剰成長が行われる。特に、シリコン・バ
イポーラ・トランジスタ処理工程では、基板表面の下に
酸化駆動サイクルにより押し込まれた不純物添加領域の
エピタクシャル過剰成長により作成された、埋込み層を
有することが多い。しかし、さらに重要なことは、ヘテ
ロ接合バイポーラ・トランジスタ（ＨＢＴ）および自己
整合構造体（ＳＡＳ）レーザを、ＧａＡｓ層の中のステ
ップの上に、エピタクシャル成長させて作成することが
できることである。Ｐｌｕｍｔｏｎほか名の、Ｐｌａｎ
ａｒ ＡｌＧａＡｓ／ＧａＡｓ ＨＢＴ Ｆａｂｒｉｃ
ａｔｅｄ ｂｙ ＭＯＣＶＤ Ｏｖｅｒｇｒｏｗｔｈ
ｗｉｔｈ Ｇｒｏｗｎ Ｂａｓｅ、３７、ＩＥＥＥ
Ｔｒａｎｓ．Ｅｌｅｃ．Ｄｅｖ．１１８（１９９０）
（ＨＢＴに対しＰ形ＧａＡｓベース・メサの上にＮ形Ａ
ｌｘＧａ１−ｘＡｓエミッタの成長）、および、Ｎｏｄ
ａほか名の、Ｅｆｆｅｃｔｓ ｏｆ ＧａＡｓ／ＡｌＡ
ｓ ｓｕｐｐｅｒｌａｔｔｉｃ ｂｕｆｆｅｒ ｌａｙ
ｅｒｓ ｏｎ ｓｅｌｅｃｔｉｖｅ ａｒｅａ ｒｅｇ
ｒｏｗｔｈ ｆｏｒ ＧａＡｓ／ＡｌＧａＡｓ ｓｅｌ
ｆ−ａｌｉｇｎｅｄｓｔｒｕｃｔｕｒｅ ｌａｓｅｒ
ｓ、４７ Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．１２０５
（１９８５）（ＳＡＳレーザに対しＮ形ＧａＡｓアンチ
ガイド・メサの上にＰ形ＡｌｘＧａ１−ｘＡｓの分子ビ
ーム・エピタクシャル成長）を見よ。けれども、ステッ
プ構造体の上のこのようなエピタクシャル過剰成長は、
装置の特性を増強するための成長条件を見出すことに関
して、種々の問題点を有する。
【０００６】電力を取り扱うために、種々の種類の半導
体装置が用いられている。すなわち、接合形電界効果ト
ランジスタ（ＪＦＥＴ）、電界制御ダイオード、電力用
金属酸化物・半導体電界効果トランジスタ、バイポーラ
・トランジスタ、ＭＯＳゲート・サイリスタ、および、
絶縁ゲート・トランジスタが用いられている。Ｂａｌｉ
ｇａ名の、Ｍｏｄｅｒｎ Ｐｏｗｅｒ Ｄｅｖｉｃｅｓ
ｃｈ．４（Ｗｉｌｅｙ−Ｉｎｔｅｒｓｃｉｅｎｃｅ
１９８７）を見よ。電力用装置は、理想的には、順方向
電圧降下が小さく、スイッチング速度が大きく、およ
び、制御のための電力の消費が少ないことが好ましい。
垂直形電界効果トランジスタ（ＶＦＥＴ）は、これらの
要請を満たすことができる。Ｓｚｅ名の、Ｐｈｙｓｉｃ
ｓ ｏｆＳｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅ
ｓ、ｐ．３５７（Ｗｉｌｅｙ−Ｉｎｔｅｒｓｃｉｅｎｃ
ｅ、２ｄ Ｅｄ．１９８７）、および、Ｃａｍｂｅｌｌ
ほか名の、１５０ Ｖｏｌｔ Ｖｅｒｔｉｃａｌ Ｃｈ
ａｎｎｅｌ ＧａＡｓ ＦＥＴ、ＩＥＤＭ Ｔｅｃｈ．
Ｄｉｇ．ｐ．２５８（１９８２）を見よ。これらの参考
文献には、平行な埋込みＰ＋形ゲート・フィンガと、こ
れらのゲート・フィンガの間に配置されたＮ形チヤンネ
ル領域を流れる垂直キャリア流とを有する装置が示され
ており、そして、この装置は、ゲートのバイアスが電流
を変調する。取り扱う電力が増大した場合、多重チヤン
ネル装置でそれらを処理するのが便利である。これらの
装置は、電流−電圧（Ｉ−Ｖ）特性が飽和しない領域で
動作することができる。半導体材料に対し、シリコンよ
りもヒ化ガリウムを用いることにより、その電子移動度
が大きいために、このようなＶＦＥＴのオン抵抗値が小
さくなる。Ｂａｌｉｇａ名の、４０ ＩＥＥＥ Ｅｌｅ
ｃ．Ｄｅｖ．Ｌｅｔｔ．４５５（１９８９）、および、
Ｓｈｅｎａｉほか名の、Ｏｐｔｉｍｕｍ ｓｅｍｉｃｏ
ｎｄｕｃｔｏｒｓ ｆｏｒ ｈｉｇｈ−ｐｏｗｅｒ ｅ
ｌｅｃｔｒｏｎｉｃｓ、１１ ＩＥＥＥ Ｅｌｅｃ．Ｄ
ｅｖ．Ｌｅｔｔ．５２０（１９９０）を見よ。
【０００７】押し込まれた表面ゲートを有する垂直形Ｆ
ＥＴの変更実施例は、Ｔａｎｔｒａｐｏｒｎほか名の、
米国特許第４，１２９，８９７号と、Ｆｒｅｎｓｌｅｙ
ほか名の、Ｄｅｓｉｇｎ ａｎｄ Ｆａｂｒｉｃａｔｉ
ｏｎ ｏｆ ａ ＧａＡｓＶｅｒｔｉｃａｌ ＭＥＳＦ
ＥＴ、３２ ＩＥＥＥ Ｔｒ．Ｅｌｅｃ．Ｄｅｖ．９５
２（１９８５）と、Ｃａｍｐｂｅｌｌほか名の、Ｔｒａ
ｐｅｚｏｉｄａｌ−Ｇｒｏｏｖｅ Ｓｃｈｏｔｔｋｙ−
Ｇａｔｅ Ｖｅｒｔｉｃａｌ−Ｃｈａｎｎｅｌ ＧａＡ
ｓ ＦＥＴ（ＧａＡｓ Ｓｔａｔｉｃ Ｉｎｄｕｃｔｉ
ｏｎ Ｔｒａｎｓｉｓｔｏｒ）、６ ＩＥＥＥ Ｅｌｅ
ｃ．Ｄｅｖ．Ｌｅｔｔ．３０４（１９８５）と、Ｍｏｒ
ｉほか名の、Ａ Ｈｉｇｈ Ｖｏｌｔａｇｅ Ｐｏｗｅ
ｒ Ｓｔａｔｉｃ Ｉｎｄｕｃｔｉｏｎ Ｔｒａｎｓｉ
ｓｔｏｒ，ＥｘｔｅｎｄｅｄＡｂｓｔｒａｃｔｓ ｏｆ
ｔｈｅ １９ｔｈ Ｃｏｎｆｅｒｅｎｃｅ ｏｎＳｏ
ｌｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅｓ ａｎｄ Ｍａｔ
ｅｒｉａｌｓ、Ｔｏｋｙｏ，２７９（１９８７）と、Ｈ
ｏｎｇほか名の、… ２９ Ｊａｐ．Ｊ．Ａｐｐｌ．Ｐ
ｈｙｓ．Ｌ２４２７（１９９０）とに示されている。
【０００８】けれども、このようなＶＦＥＴは、製造の
困難さに関して、および、特性の増強に関して、問題点
を有している。
【０００９】
【問題点を解決するための手段】本発明により、基板表
面とほぼ等価な結晶面方位を有する側壁を備えた基板の
中のステップの上に、ＩＩＩ−Ｖ族化合物半導体（周期
律表のＩＩＩ族元素とＶ族元素との化合物）のエピタク
シャル過剰成長の方法が得られる。
【００１０】本発明により、チヤンネルの電界を制御す
るために変調されたゲート不純物添加を有し、かつ、チ
ヤンネル不純物添加濃度およびソース不純物添加濃度が
ドレイン不純物添加濃度より大きい、埋込みゲート電界
効果トランジスタが得られる。
【００１１】
【実施例】添付図面は、下記説明を明確に理解するため
に、概要図で示されている。
【００１２】好ましい第１実施例 ＶＦＥＴ 図１ａは、垂直形電界効果トランジスタ（ＶＦＥＴ）の
好ましい第１実施例の立体部分断面図である。この垂直
形電界効果トランジスタは、参照番号１００で全体的に
示されており、そして、ヒ化ガリウム（ＧａＡｓ）で作
成される。この垂直形電界効果トランジスタは、Ｎ形不
純物が添加されたソース領域１０２と、Ｐ＋形不純物が
添加されたゲート領域１０６と、Ｎ形不純物が添加され
たドレイン領域１０８とを有する。ゲート領域１０６は
平行なフィンガの形状を有し、そして、引き続くゲート
・フィンガの間に、Ｎ形不純物が添加されたチヤンネル
領域１０６が配置される。ドレイン領域１０８は、ドリ
フト領域を有する。図１ｂは、ＶＦＥＴの横断面図であ
る。図１ｂにはまた、ソース接触体１１２と、金属ゲー
ト接触体１１４と、底部ドレイン接触体１１８とを有す
る。金属ゲート接触体１１４は、Ｐ＋形領域１１５を通
して、ゲート１０４に接続される。図１ｃは実践的な平
面図である。図１ｃに示されているように、平行なゲー
ト・フィンガとチヤンネルのアレイが繰り返されて、ゲ
ートとチヤンネルの全体の幅を増大させることができ、
一方、繰り返されたセル１５０のおのおのの周りのゲー
ト金属により、ゲート抵抗値が小さく保たれたままであ
る。または、ドレイン接触体は、垂直形バイポーラ・ト
ランジスタ構造体のコレクタと同様に、上側表面に配置
することができる。このことによりまた、高抵抗率基板
の使用と、共通ドレインを用いないで他の装置を集積す
ること、が可能になる。図面を分かりやすくするため
に、図１ｂ〜図１ｃでは、隣接する平行なＰ＋形領域１
１５の間に、７個のチヤンネル領域１０６だけが示され
ているけれども、典型的には、さらに多数個のチヤンネ
ル領域を配置することができ、例えば、隣接する平行な
Ｐ＋形領域の間に、約１００個〜２００個のチヤンネル
領域を配置することができ、そして、Ｐ＋形領域１１５
により取り囲まれた長方形の領域の全体の寸法は１００
μｍ×２００μｍにまですることができるであろう。Ｐ
＋形領域１１５の全体を取り付けるために金属ゲート接
触体１１４を用いることにより、高周波動作の場合、ゲ
ート抵抗値が低下する。
【００１３】ＶＦＥＴ１００は、図１ａ〜図１ｂにおい
て電流が垂直方向に流れる、平行な接合型電界効果トラ
ンジスタの構造を有する。ドレインからソースに正の電
圧ＶＤＳが加えらる場合、多数キャリアの電子は、ソー
ス１０２から、チヤンネル領域１０６を通って、ドレイ
ン１０８に流れる。ゲート１０４に加えられる電圧Ｖ
ＧＳ（ＰＮ接合の逆バイアス）は、チヤンネル領域１０
６の中のキャリアの量を変調することにより、この流れ
を制御する。ゲートの長さは、チヤンネルの長さと付随
するＰＮ欠乏領域の長さとの和であり、図１ｂに示され
た垂直距離である。チヤンネル開口部は、図１ｂに示さ
れたように、隣接するゲート・フィンガの間の距離であ
る。ＶＦＥＴ１００は、チヤンネルの不純物添加濃度が
３×１０１６原子／ｃｍ３の場合、のチヤンネルの長さ
が０．３μｍであり、そして、チヤンネル開口部の長さ
は０．５μｍである。
【００１４】図２ａは、ＶＦＥＴ１００の電気的特性を
示した図面である。ＶＧＳが０に等しい場合、ゲート１
０４とチヤンネル１０６とにより形成されるＰＮ接合の
欠乏領域は、チヤンネル１０６の約半分を占め、そし
て、ドレイン電流ＩＤは、ＶＤＳが小さい場合、ＶＤＳ
に比例し、かつ、チヤンネル１０６の欠乏状態にない中
性の中央部分を流れる。比ＩＤ／ＶＤＳはオン抵抗値Ｒ
ＯＮと呼ばれる。このオン抵抗値ＲＯＮは、チヤンネル
の材料と、チヤンネルの形状と、添加不純物の量と、基
板の抵抗値と、接触体の抵抗値とによって変わる。ＶＦ
ＥＴ１００に対するチヤンネルの材料の抵抗値は約２５
マイクロオームｃｍ２に等しいが、ＶＦＥＴ１００全体
に対しては約５０〜１００マイクロオームｃｍ２であ
る。
【００１５】ＶＧＳが負で、その大きさが大きくなる
時、中性の中央チヤンネル部分がピンチ・オフを開始
し、そして、ドレイン電流はピンチ・オフになる。この
ことは、垂直形ＶＦＥＴの標準的３極管形動作を表す。
電力スイッチングに対する応用では、ＶＦＥＴ１００の
ターン・オン状態およびターン・オフ状態のみを利用す
る。ＶＧＳ＝０（または、電流注入のためのゲート・チ
ヤンネル接合に対し、ＶＧＳは正）は、ＶＦＥＴ１００
をオンにするであろう。そして、ＩＤは大きく、およ
び、ＶＤＳは小さいであろう。一方、大きな（負）Ｖ
ＧＳは、ＶＦＥＴ１００をオフにするであろう。そし
て、ＩＤは漏洩電流であり、および、ＶＤＳは大きいで
あろう。したがって、ＪＦＥＴの５極管形動作の標準的
電流領域が、典型的には、用いられないであろう。
【００１６】ＶＧＳ＝２ボルトの場合、ゲート・チヤン
ネル接合欠乏領域はチヤンネル１０６を埋め尽くす。こ
のことにより、ＶＤＳが一定の最小値（ブロッキング電
圧）に到達するまで、漏洩ドレイン電流ＩＤのみが流れ
ることができる。ＶＤＳがブロッキング電圧を越えてさ
らに増大する時、ドレイン電流が急速に増加する。ドレ
イン電流はＶＤＳに対し空間電荷制限の依存性を示し、
したがって、ＶＦＥＴ１００は３極管形動作を示す。｜
ＶＧＳ｜が増加すると、ブロッキング電圧が増大する。
｜ＶＧＳ｜に対するブロッキング電圧の比は、直流ブロ
ッキング利得である。ＶＤＳが５ボルトないし５０ボル
トの範囲内にある場合、ＶＦＥＴ１００の直流ブロッキ
ング利得は、約３ないし２０である。非常に大きなブロ
ッキング電圧は、長いゲートと、大きな開口チヤンネル
（開口に対するチヤンネルの大きな比）とを必要とし、
および、チヤンネル欠乏領域に及ぼすＶＤＳの影響を制
限するために、かつ、空間電荷制限電流を防止するため
に、チヤンネルの不純物添加濃度が小さいことが必要で
ある。また、大きなブロッキング電圧は、雪崩絶縁破壊
を生ずることなく大きな電位降下を保持するために、小
さな不純物添加濃度を有する大きなドレイン領域（ドリ
フト領域）を必要とする。図２ｂ〜図２ｃは、ＶＤＳが
ブロッキング電圧以下である場合とＶＤＳがブロッキン
グ電圧以上である場合とのおのおのに対し、ＶＧＳが−
３ボルトに等しい場合、欠乏状態にないチヤンネル・キ
ャリアのパーセントとしてのチヤンネル・キャリアの濃
度を、実践的に示した図面である。
【００１７】ＶＦＥＴの応用 ＶＦＥＴ１００は、ゲートの大きな不純物添加濃度およ
びチヤンネルの小さな不純物添加濃度と、それに加え
て、小さなゲート寸法とにより、小さなゲート静電容量
値と小さなゲート抵抗値とによって、高周波スイッチン
グが得られる。図３ａは、多数個のＶＦＥＴ１００を備
えた実践的な図面である。この場合の多数個のＶＦＥＴ
は、それらのドレインはすべて＋５ボルトの１つの電源
ＶＤＤに接続され、および、それらのソースは種々の装
置３０１、３０２、…、３１０に接続され、および、そ
れらのゲートは制御装置３２０により駆動される。制御
装置３２０は、装置３０１、３０２、…、３１０のおの
おのに対する電源を制御する。ＶＦＥＴ１００はそれを
オフにするために負のゲート電圧を必要とするから、制
御装置３２０は、−３ボルトを供給するための電荷ポン
プ装置３３０を有する。制御装置３２０と電荷ポンプ装
置３３０はいずれも、ＣＭＯＳ回路であることができ
る。図３ａの構成体は、携帯形コンピュータのような、
電池を電源とする装置に用いることができるであろう。
この場合には、装置３０１、３０２、…、３１０は、デ
ィスク駆動装置、キーボード、スクリーン、ＣＰＵ、モ
デム、などのような装置であることができ、この制御装
置のソフトウエアは、使用していない装置をすべて中断
してオフにし、しかし、使用命令を受けた装置を直ちに
オンに駆動するように制御する。このような電源構成体
は、携帯形コンピュータを動作させる電池の寿命を長く
するであろう。そして、低い電圧値（例えば、３．３ボ
ルト程度、または、さらに１．５ボルトのように低い電
圧値）は、低いＲＯＮを必要とし、および、高いＣＰＵ
周波数（ＭＨｚ）は速い電源スイッチングを必要とす
る。
【００１８】図３ｂは、ＰチヤンネルＦＥＴ３４０と、
インダクタ３４２とキャパシタ３４４とで作成された低
域フィルタと、フリー・ホイーリング・ダイオード３４
６と、ＶＦＥＴ１００と、パルス幅変調器および制御装
置３４８とを有する、スイッチング電圧制御装置の１つ
の好ましい実施例の図面である。この制御装置は「バッ
ク（ｂｕｃｋ）」トポロジを有し、そして、基本的に
は、下記のように動作する。制御装置３４８は、固定さ
れた周波数（例えば、１００ＫＨｚ）でＦＥＴ３４０を
スイッチし、そして、その出力電圧を検出して、ＦＥＴ
３４０のスイッチングのデューティ・サイクルを制御す
る。このフィードバックは、出力直流電圧を設定する。
低域フィルタは、ＦＥＴ３４０から生ずる方形波にフィ
ルタ作用を行い、リップルのない直流出力を生ずる。制
御装置３４８は電荷ポンプ装置を有し、それにより、Ｖ
ＦＥＴ１００に対し負のゲート電圧を発生し、そして、
ＦＥＴ３４０がオフである時、ＶＦＥＴ１００をオンに
する。このように、ＶＦＥＴ１００により、抵抗値の小
さなアースへの経路が得られる。そして、スイッチング
・サイクルの一部分でＦＥＴ３４０がオフである期間
中、ＦＥＴ３４０の出力接続点が負に進むことが防止さ
れる。フリー・ホイーリング・ダイオード３４６がＶＦ
ＥＴ１００と並列に接続され、そして、同じ機能が得ら
れる。けれども、ＶＦＥＴがない場合、平均出力直流電
流がフリー・ホイーリング・ダイオードを流れて、電力
損失を生ずる。ＶＦＥＴ１００により、平均直流電流に
対する抵抗値の小さな経路が得られ、そして、ダイオー
ドの電圧降下と、それに付随する電力損失とがなくな
る。
【００１９】図３ｃは、整流のためのショットキ・ダイ
オード３５０を備えた、周知の直流・直流変換器の図面
である。この変換器は、図３ｂの制御装置とやや類似の
方式で動作する。パルス幅変調器は、ＮチヤンネルＦＥ
Ｔをスイッチする。トランス３５８は、得られた方形波
の電圧を上昇（または、降下）させる。インダクタ３５
６とコンデンサ３５８で作成された低域フィルタは、整
流された方形波に対しフィルタ作用を行う。フリー・ホ
イーリング・ダイオード３５９は、フィルタの入力接続
点が過大に負になることを防止する。図３ｄは直流・直
流変換器の１つの好ましい実施例の図面であって、ＦＥ
Ｔ３６０のスイッチングと同期するために、および、Ｖ
ＦＥＴ３７０と並列接続されたフリー・ホイーリング・
ダイオード３６９と同期するために、駆動器３６１によ
り駆動されるＶＦＥＴ３６０による同期整流を有する。
図３ｄの変換器は、図３ｃの変換器と同じように動作す
るが、整流用ダイオード３５０が同期ＶＦＥＴ３６０で
置き換えられており、それにより、ダイオードの電圧降
下とそれに付随する電力損失とが避けられる。また、並
列接続されたフリー・ホイーリング・ダイオード３６９
（ダイオード３５９と類似のダイオード）の小さな抵抗
値を有する経路でもって、その電力損失が避けられる。
【００２０】好ましい製造法の第１実施例 低電圧動作（ゲート・ソース・バイアスの−３ボルトに
対し、ブロッキング電圧が２０ボルト）に対するＶＦＥ
Ｔ１００の製造の方法の１つの好ましい実施例は、小さ
な抵抗率の基板と、裏側ドレイン接触体とを使用する。
この好ましい実施例は、下記の段階を有する。
【００２１】（イ）厚さが０．６４ミリメートル（２５
ミル）で（±０．５°の程度に）（１００）方位を有
し、そして、シリコン不純物が約２×１０１８〜４×１
０１８原子／ｃｍ３の程度の濃度に添加された、Ｎ＋＋
形ＧａＡｓウエハから出発する。この基板は（１００）
方位を真に有し、そして、滑らかなエピタクシャル層成
長を確実に得るために典型的な場合に行われるように、
（１００）から２°傾いた方位を有することはない。金
属有機物化学蒸気沈着（ＭＯＣＶＤ）により、ＧａＡｓ
の下記の層が成長する。
【００２２】
【表１】
【００２３】このＭＯＣＶＤは、トリメチル・ガリウム
（または、トリエチル・ガリウムのような、同等な物
質）と、ヒ素（または、第３級ブチル・ヒ素、または、
トリメチル・ヒ素のような、同等な物質）と、それらに
加えて、Ｎ形不純物添加の場合にはジシラン（または、
それと同等な物質）を、Ｐ形不純物添加の場合にはＣＣ
ｌ４（または、それと同等な物質）を、使用する。図４
ａは横断面図であって、基板４０２と、Ｎ＋＋形エピタ
クシャル層４０４と、Ｎ−形エピタクシャル層４０６
と、Ｐ＋＋形ゲート層４０８と、が示されている。
【００２４】（ロ）５０個のゲート・フィンガ４０９を
定めるために、フォトレジストをスピン・オンし、そし
て、それをパターンに作成する。その後、このパターン
に作成されたフォトレジストをエッチング・マスクとし
て用いて、塩素を基本とする電子サイクロトロン共鳴
（ＥＣＲ）プラズマ・エッチングにより、エッチングが
行われる。図４ｂを見よ。隣接するゲート・フィンガ４
０９の間のチヤンネル領域は、エピタクシャル層４０８
の中の一連の平行な溝に似た形状である。このゲート・
フィンガは、長さが０．３μｍ、厚さが０．５μｍ、幅
が５０μｍ〜１００μｍで、隣接するゲート・フィンガ
の間のチヤンネル開口部は０．５μｍである。これらの
ゲート・フィンガの全部は、Ｐ＋＋形層４０８の中の周
りの領域に接続される。過剰エッチングにより、Ｎ−形
層４０６の約０．１μｍが除去される。製造の方法のこ
の好ましい実施例では、ゲート側壁が、特定の結晶面と
整合する。図５ａ〜図５ｂとそれらの説明は、この整合
を詳細に示している。ゲート・フィンガの厚さの最小値
は、層４０８の抵抗率に応じて定まり、および、チヤン
ネル領域開口部の最大値は、最大ブロッキング電圧に対
するゲート・バイアスと、チヤンネル領域の添加不純物
濃度と、から得られる。ブレークダウン電圧がさらに高
い（約５０ボルト）タイプのＶＦＥＴ１００は、チヤン
ネル開口部は０．７μｍで、１×１０１６／ｃｍ３のＮ
−形不純物添加濃度を有する。ゲート・フィンガの間の
局所的なトレンチはまた、下にある平面の上のゲート・
フィンガ・ペデスタルとして見ることができる。チヤン
ネルの長さがさらに大きければ、ブロッキング電圧がブ
レークダウン限界まで増大するであろう。チヤンネルの
長さは、０．１μｍから１μｍ以上まで変えることがで
きる。
【００２５】（ハ）ゲート・フィンガの間の空間（チヤ
ンネル領域４１０）を満たすためと、厚さ１．０μｍの
ソース４１２の形成を持続するためとの両方のために、
Ｎ−形ＧａＡｓ層がエピタクシャルに成長される。ゲー
ト・フィンガの間の空間は、空間（層４０６）の底から
と、垂直な側壁からとの両方から、成長により満たされ
る。もちろん、この満たす工程の期間中、層４０８の上
部からの成長が起こり、そして、ゲート・フィンガのパ
ターンが失われ、そして、軸方位により異なるが約０．
５μｍの成長の後、表面は事実上平面になる。このエピ
タクシャル層は、シリコン不純物が３×１０１６原子／
ｃｍ３の濃度に、その場で添加される。図４ｃを見よ。
基板４０２の方位が傾斜していないことは、最初のゲー
ト側壁と、新規に成長したＧａＡｓ材料で満たされるチ
ヤンネル領域との間の、界面の品質に影響する。図６ａ
〜図６ｂと、それらに関する下記説明は、この傾斜効果
を示している。
【００２６】（ニ）Ｐ＋＋形接続領域４２０を作成する
ために、エッチングされたＰ＋＋形エピタクシャル層４
０８から、図４ｄに示されているようなエピタクシャル
層の表面まで、Ｂｅの注入が行われる。（Ｐ＋＋形注入
の代わりに、層４０８までのメサ・エッチングを行うこ
とができる。）また、Ｎ−形ソース４１２に対する接触
体を作成するために、Ｎ＋＋形エピタクシャル層４２２
を成長させ、および、パターンに作成する。金属接触体
に加えて、封止とパッケージングとにより、低電圧電力
制御に対し適切である、基本的な個別のＶＦＥＴが完成
する。図４ｄは、完全な構造体を示す。ソースおよびド
レインのためのＮ＋形ＧａＡｓに対する金属接触体は、
（もし層４２２がＮ＋＋形ＩｎＧａＡｓであるならば）
ＰｄＧｅＩｎ、ＡｕＧｅＮｉ、ＰｄＧｅ、ＴｉＰｔＡｕ
などのような合金で作成することができ、そして、Ｐ＋
＋形金属接触体は、ＡｕＺｎ、ＡｕＢｅ、および、Ａｕ
Ｍｎのような合金であることができる。
【００２７】ゲートの方位 図５ａは、標準的な（１００）方位のＧａＡｓウエハの
平面図である。図５ａには、［０１０］方向および［０
０１］方向に対し４５°傾いた、主平面および従平面が
示されており、これらは（０１１）方位および（０１−
１）方位の劈開面を表す。Ｈ２ＳＯ４、Ｈ２Ｏ２、Ｈ２
Ｏを１：８：４０の比で含むような異方的湿式エッチン
グ剤は、（１１１）Ｇａ面を優先してエッチングするこ
とはない。したがって、正方形のエッチング・マスクを
有するＧａＡｓウエハに異方的湿式エッチングを行う
と、図面に示されているような面方位を有する、盛り上
がったメサ状体が得られる。このウエハの表面の方位
は、厚いエピタクシャル層の良好な成長のために、典型
的には、精密な（１００）から２°の傾きを有すること
を断っておく。
【００２８】基板４０２の主平面または従平面のいずれ
かに平行な細長い領域として作成されたゲート・フィン
ガ４０９をゲート層４０８が有する時（ゲート・フィン
ガ側壁がこの図の面に垂直である図５ｂを見よ）、プラ
ズマ・エッチングにより、｛１１０｝面のようなゲート
側壁が得られる。これらは劈開面であり、そして、典型
的な方位を有する。けれども、この方位のゲート・フィ
ンガ側壁の場合、不純物をその場で添加する側壁からの
ＭＯＣＶＤ成長は、｛１１０｝面またはさらに高次の指
数の面の成長の期間中、シリコン不純物を取り込む。こ
のことにより、特性の悪いＶＦＥＴが得られる。その原
因は、アクセプタとしても作用するシリコン（シリコン
は両性の不純物である）によるものであろう。それによ
り、｛１１０｝面またはさらに高次の指数の面の上に、
Ｐ形チヤンネルの不純物添加または成長が起こり、その
際、｛１００｝面の上での成長に比べて、はるかに大き
い結晶の欠陥が生ずるであろう。ゲートに隣接するチヤ
ンネル部分の中にこのような正しくない不純物添加また
は高い濃度の欠陥は、ＰＮ接合を不明確にし、または、
漏洩電流路を発生させ、そして、欠乏領域の制御を低下
させ、および、電圧利得を低下させる（または、直流ブ
ロッキング電圧利得を低下させる）。
【００２９】図５ｃに示されているように、好ましい実
施例のゲート・フィンガ側壁の（０１０）方位または
（００１）方位により、｛１００｝面成長の期間中、そ
の場でのシリコン不純物の取り込みと、チヤンネル領域
にわたってのドナー不純物の添加とを生ずる。側壁は、
実質的に、最初の基板と同じ方位を有する。もちろん、
エッチングの不規則性のために、表面の方位を５°以内
に制御することは側壁に対して困難であるが、｛１０
０｝に近いことは、ちょうど傾斜した｛１００｝面であ
ることであり、そして、正しいドナー・シリコン不純物
の取り込みが得られる。
【００３０】基板の傾斜 図６ａは、エピタクシャル成長のために、ＧａＡｓ基板
の原子レベルのテラス形成を有する、典型的に２°傾斜
した（１００）方位の横断面図である。原子レベルのテ
ラス形成は、平らな表面の上に滑らかなエピタクシャル
層の成長を増進させるが、一方、傾斜していない（１０
０）表面の上にエピタクシャル層を成長させることは、
比較的均一でない成長核が発生し、そして、１μｍ〜２
μｍのエピタクシャル層成長の後、数１００オングスト
ローム程度の高さのわずかのリップルが生ずる。精密に
（１００）方位を有するＧａＡｓに対する表面の粗さ
は、約５μｍまで、エピタクシャル層の厚さと共に増大
し、その後は飽和する傾向がある。結晶の単位胞の寸法
が約５．６５オングストロームである場合、２°の傾斜
は、約１００オングストローム〜２００オングストロー
ムのテラス幅を生ずることを断っておく。
【００３１】けれども、ゲート・フィンガの間の空間を
満たす段階（ハ）の成長に対し、２°の傾斜は避けなけ
ればならない。実際、トレンチを満たすためのエピタク
シャル成長と、２°傾いた（１００）表面の上に過剰成
長されたペデスタルは、図６ｂの横断面図に示されたよ
うな小面を生ずる。特に、深さが０．５μｍで幅が４μ
ｍのトレンチ６１０と、高さが０．５μｍで幅が４μｍ
のペデスタル６２０と（これらのトレンチとペデスタル
の両方は、前節で説明されたように、事実上（１００）
方位を有する側壁を持つ）、を有する基板６００の上に
成長された厚さが０．７μｍのエピタクシャル層は、ト
レンチ６１０の中に棚部分６１２を生じ、および、ペデ
スタル６２０のところに棚部分６２２を生ずることが分
かった。表面方位ベクトルが（１０−１）方向の中で傾
斜している（１００）方位の基板の場合、これらの棚部
分はまた（１０−１）の方位を有する。ＶＦＥＴのチヤ
ンネル領域の中に棚部分が成長することは、特性を劣化
させることになる。この特性の劣化は、側壁の方位の節
で説明したように、高い指数の面の成長（棚部分の上で
の成長）により、または、不正な不純物の添加により、
結晶内に欠陥が導入されることにより生ずる。また、後
でのエッチング・マスクを整合するための整合マーク
（トレンチまたはペデスタル）が、棚部分により、エピ
タクシャル層６３０の中で移動を起こすように見える。
このことは、製造工程を複雑にする。
【００３２】したがって、好ましい実施例では、過剰成
長の期間中の棚部分を避けるために、正確に（許容度
０．５°の範囲内で）（１００）方位を有する基板を使
用する。このことにより、ゲート・フィンガの間のチヤ
ンネルの均一な充填と、チヤンネルの中の均一な種類形
の不純物の添加とが得られる。好ましい実施例の傾斜の
ない（１００）方位の基板を用いることにより、整合用
マスクの移動をまた避けることができる。
【００３３】ＶＦＥＴの好ましい第２実施例 図７は、ＶＦＥＴの好ましい第２実施例の横断面図であ
る。このＶＦＥＴは、参照番号７００で全体的に示され
ている。このＶＦＥＴはＧａＡｓで作成され、そして、
Ｎ形不純物が添加されたソース７０２と、平行なフィン
ガの形状のＰ＋＋／Ｐ−形不純物が添加された層状ゲー
ト７０４と、引き続くゲート・フンガの間に配置された
Ｎ形不純物が添加されたチヤンネル領域７０６と、ドリ
フト領域を有するＮ形不純物が添加されたドレイン７０
８と、Ｎ＋形不純物が添加されたソース接触体７１０
と、Ｎ＋形不純物が添加されたドレイン接触体７１２と
を有する。ＶＦＥＴ７００は、Ｐ＋＋形不純物が添加さ
れた層とＰ−形不純物が添加された層とが交代した層に
なっている層状ゲート７０４以外の点では、ＶＦＥＴ１
００に類似している。ＶＦＥＴ７００は、下記の寸法を
有する。すなわち、ゲート領域の長さおよびチヤンネル
領域の長さは０．４μｍ、ゲート・フィンガの幅は０．
５μｍ、チヤンネル領域の開口部の大きさは０．５μ
ｍ、ソースの長さは１μｍ、ドレインの長さは１μｍで
ある。ソース７０２と、チヤンネル領域７０６と、ドレ
イン７０８と、のＮ−形不純物の添加濃度は、約３×１
０１６シリコン原子／ｃｍ３である。ゲート７０４を作
成するための炭素不純物の添加濃度は、ドレインに隣接
する０．０７μｍ層の場合、下記のように変化する。
【００３４】
【表２】
【００３５】炭素不純物は、ＧａＡｓの中では、非常に
小さな拡散係数を有する。したがって、このような薄い
複数個の層は、焼き鈍しでさえ、層状体作成を圧倒して
しまう添加不純物の拡散を起こさずに、ＭＯＣＶＤによ
り作成することができる。
【００３６】ゲート７０４の長さに沿って層状体を作成
することにより、ゲート・バイアスが加えられない時チ
ヤンネル領域７０６の中に小さな電界が得られ（したが
って、オン抵抗値ＲＯＮが小さい）、および、高いブロ
ッキング電圧と大きなブロッキング利得とを持つよう
に、逆ゲート・バイアスで大きな電界が得られる。図８
ａ〜図８ｂは、ゲート・バイアスが−２ボルトの場合、
チヤンネルの中の等電位線を実践的に示した図面であっ
て、図８ａはドレイン・ソース間電圧ＶＤＳがブロッキ
ング電圧のすぐ下である場合の図面、および、図８ｂは
ドレイン・ソース間電圧ＶＤＳがブロッキング電圧のす
ぐ上である場合の図面である。端部のＰ−形層は、コー
ナの電界の大きさを小さくし、それで、ゲート・ドレイ
ンのブレークダウン電圧が増大し、および、ゲート静電
容量値が小さくなる。中央部のＰ−形層では、等電位表
面がチヤンネル領域の中で平らになり、そして、高電界
のサドル領域がドレインに向かって広がる。この平らな
等電位表面により、良好なドレイン電位ブロッキングが
得られる。もちろん、中央部のＰ−形層は簡単な製造法
では省略することができ、そしてなお、ブレークダウン
電圧の増大を保持することができる。または、端部のＰ
−形層の一方または両方を省略することができ、そして
なお、等電位表面の平坦化を保持することができる。
【００３７】図９ａ〜図９ｂは、ゲート・バイアスが−
２ボルトの場合のＩ−Ｖ特性のグラフである。図９ａ
は、図７に示されたＶＦＥＴに対するグラフであり、そ
して、図９ｂは、ソースとドレインが交換された場合の
グラフである。
【００３８】ゲート７０４は、等電位表面をさらに平坦
にするために、および、ブロッキング電圧をさらに改善
するために、特にさらに長いゲートに対し、さらに多数
個の層を有することができる。それに加えて、これらの
ゲート層はＮ−形層により分離することができる。そし
て、これらのゲート層に個々の接触体を用いることによ
り、ＶＦＥＴに対し５極管形特性を生成することができ
る。
【００３９】さらに、側壁方位を備えないで、または、
傾斜した基板を備えて、層状ゲートを用いることができ
る。最後に、水平形電界効果トランジスタの中に、その
長さ方向に添加不純物濃度が変化するゲートを用いるこ
とができる。このような水平形電界効果トランジスタで
は、埋込みゲート領域は、別々の添加不純物濃度を有す
る一連の部分領域であることができる。
【００４０】ＶＦＥＴの好ましい第３実施例 図１０は、ＶＦＥＴの好ましい第３実施例の図面であ
る。図１０において、ＶＦＥＴは参照番号１０００で全
体的に示されている。ＶＦＥＴはヒ化ガリウム（ＧａＡ
ｓ）で作成され、そして、Ｎ形不純物が添加されたソー
ス１００２と、平行なフィンガの形状のＰ＋形不純物が
添加されたゲート１００４と、引き続くゲート・フィン
ガの間に配置されたＮ形不純物が添加されたチヤンネル
領域１００６と、Ｎ形不純物が添加されたドレイン１０
０８とを有する。ＶＦＥＴ１０００は、ソース／ドレイ
ン添加不純物濃度に関して、ＶＦＥＴ１００とは異な
る。特に、下記のように、ＶＦＥＴ１０００は小さな添
加不純物濃度を有する。
【００４１】
【表３】
【００４２】ドレイン１００８の添加不純物濃度が小さ
いと、チヤンネル欠乏領域がドレインの中にさらに深く
広がり、それで、チヤンネルの長さが実効的に増加する
ことにより、ゲート／基板のブレークダウン電圧が高く
なり、ゲート／基板の静電容量値が小さくなり、およ
び、ブロッキング電圧が高くなる。また、集積された電
荷が基板側で少ないので、ドレイン・ソース電圧の効果
がゲート・ブロッキングに関して変化することが減少す
る。さらに、チヤンネル添加不純物濃度が１×１０１６
／ｃｍ３の程度で寸法が０．８μｍのチヤンネル開口部
は、チヤンネル添加不純物膿度が３×１０１６／ｃｍ３
〜４×１０１６／ｃｍ３で寸法が０．４μｍのチヤンネ
ル開口部と、同じゲート電圧でほぼ同じブロッキング電
圧を有する。けれども、チヤンネル不純物添加濃度が大
きくてチヤンネル開口部が小さい程、オン抵抗値ＲＯＮ
は小さくなる。したがって、チヤンネル添加不純物濃度
とドレイン添加不純物濃度との差は、よりよい特性のＶ
ＦＥＴを生ずる。Ｐ＋形ゲート層１００４はまた、静電
容量値を最小にするために、ソース側とドレイン側との
両方に、Ｐ−形層を有することができる。
【００４３】ＶＦＥＴの好ましい第４実施例 ＶＦＥＴの好ましい第４実施例は、ＶＦＥＴ７００のゲ
ート７０４と、ＶＦＥＴ１０００の少量の不純物が添加
されたドレイン１００２とを組み合わせて用いる。低周
波数に適合したＶＦＥＴの好ましい第４実施例は、図１
１の実践的立体図に示された、簡単な配置設計を有する
ことができる。図１１には、Ｐ＋形ゲート層１１２４が
示されている。Ｐ＋形ゲート層１１２４は、集積回路ダ
イの不純物が添加された隅の１個の通路１１１５によ
り、層１１２４の中に作成されたゲート・フィンガ１１
０４の間に配置されたチヤンネル１１０６の全部と共
に、金属ゲート接触体１１１４に接続される。ゲート・
フィンガは、約５０μｍ平方の繰り返される面積領域の
中に作成される。この５０μｍ平方の面積領域は、ゲー
ト・フィンガの幅と、ゲート抵抗値とを制限する。１個
のゲート接触体１１１４を用いることにより、接触体に
使用されるダイ面積領域が小さくなり、そして、ゲート
層１１２４の大部分を、ゲート・フィンガおよびチヤン
ネルとしてパターンに作成することができる。
【００４４】ＶＦＥＴおよびＨＢＴのヘテロ構造体 図１２は、ＶＦＥＴの好ましい第５実施例の一部分の横
断面図である。図１２において、ＶＦＥＴは参照番号１
２００で全体的に示されている。ＶＦＥＴ１２００は、
ソース１２０２と、ゲート・フィンガ１２０４と、チヤ
ンネル１２０６と、ドレイン１２０８とを有する。これ
らの領域の全部はＧａＡｓで作成される。ただし、ゲー
ト・フィンガ１２０４は、厚さが０．３μｍのＰ＋形Ｇ
ａＡｓ部分層１２２４と、厚さが０．０５μｍのＰ＋形
Ａｌ０．３Ｇａ０．７Ａｓ部分層１２２５とで作成され
る。部分層１２２５を組み込むことにより、ゲート１２
０４からドレイン１２０８に対するヘテロ接合が得ら
れ、それにより、ゲート・ドレインのブレークダウン電
圧が増大し、そして、漏洩電流が減少する。
【００４５】または、ゲート１２０４は、ソースおよび
チヤンネルを作成するＮ−形ＧａＡｓの過剰成長を助成
するために、全部がＰ＋形Ａｌ０．３Ｇａ０．７Ａｓ
（厚さ０．０３μｍ）である、または、薄いＧａＡｓの
上側部分層を備えたＰ＋形Ａｌ０．３Ｇａ０．７Ａｓで
あることができる。Ａｌ０．３Ｇａ０．７Ａｓゲートは
またチヤンネルに対しヘテロ接合を形成し、そして、ゲ
ート・チヤンネル接合の漏洩を小さくする。
【００４６】ＶＦＥＴ１２００およびその変更実施例の
製造では、Ｐ＋形Ａｌ０．３Ｇａ０．７Ａｓ層を付加し
た場合のＶＦＥＴ１００と同じように工程が進行する。
ゲート・フィンガを作成するためのプラズマ・エッチン
グはまた、Ａｌ０．３Ｇａ０ ．７Ａｓをもエッチングす
る。再び、製造の工程では、ウエハの正確な（１００）
方位から、および、ゲート・フィンガ側壁の（０１０）
方位および（００１）方位から、利益を受ける。もちろ
ん、ＶＦＥＴ１２００は、ＶＦＥＴ７００のように変調
されたゲート不純物添加濃度を有することができ、およ
び、ＶＦＥＴ１０００のように少量の不純物が添加され
たドレインを有することができる。
【００４７】図１３は、好ましい第６実施例のヘテロ接
合バイポーラ・トランジスタ（ＨＢＴ）１３００の一部
分の横断面図である。ヘテロ接合バイポーラ・トランジ
スタ（ＨＢＴ）１３００は、Ｎ＋形Ａｌ０．３Ｇａ
０．７Ａｓエミッタ１３０２と、Ｐ＋形ＧａＡｓ真性ベ
ース１３０４と、Ｐ＋形外因性ベース１３０６と、Ｎ−
形ＧａＡｓコレクタ１３０８とを有する。外因性ベース
１３０６は、ＶＦＥＴ１００のゲート・フィンガと類似
のフィンガ構造体を有する。ただし、フィンガの総数は
さらに少ないことができ、および、フィンガの寸法はさ
らに大きいことができる。特に、外因性ベース・フィン
ガ１３０６は、ベースの抵抗値をできるだけ小さくする
ために、横断面が２μｍ×２μｍであることができ、一
方、真性ベース１３０４は、０．１μｍの厚さを有する
ことができ、および、隣接する外因性ベース・フィンガ
の間に３μｍの距離を有することができる。
【００４８】ＨＢＴ１３００の製造は、ＶＦＥＴ１００
の製造と類似の工程で進行することができるが、チヤン
ネルおよびソースを作成するＮ−形ＧａＡｓの過剰成長
を、エミッタを作成するために、Ｐ＋形ＧａＡｓ（その
場で、炭素不純物を添加する）を０．０５μｍの厚さに
成長することと、その後、Ｎ＋形Ａｌ０．３Ｇａ０．７
Ａｓ（その場で、シリコン不純物を添加する）を１．０
μｍの厚さに成長することで置き換えることができる。
真性ベースを作成するためのＰ＋形ＧａＡｓの過剰成長
は、すべての棚部分の生成が始まることを避けるための
ウエハの正確な（１００）方位から、利点を得ることが
でき、そして、ベース・フィンガ側壁の（０１０）方位
および（００１）方位がちょうど複製される。Ｎ＋形Ａ
ｌ０．３Ｇａ０．７Ａｓの過剰成長は、Ｎ−形ＧａＡｓ
の場合のように、これらの方位から利点を得ることがで
きる。この場合には、ウエハの方位は、棚部分の生成
と、外因性ベース・フィンガの間にエミッタの不均一な
充填を避けることができ、および、外因性ベース側壁方
位は、Ｎ形エミッタ不純物添加を確実に行うことができ
る。シリコン不純物は、ＧａＡｓおよびＡｌ０．３Ｇａ
０．７Ａｓの中で、非常に小さな拡散係数を有すること
に注目されたい。したがって、ベース側壁方位をあまり
重視しないＮ形不純物添加に対し、シリコンの代わりに
ゲルマニウムまたはスズを用いることは、不純物拡散の
問題点を生ずるであろう。
【００４９】変更実施例および利点 これらの好ましい実施例は、基板表面とほぼ同じ結晶面
方位を有する垂直側壁の上の過剰成長と、傾斜していな
い基板の中のトレンチおよびペデスタルの過剰成長と、
ゲートの長さに沿って変化するＶＦＥＴ埋込みゲート不
純物添加と、ＶＦＥＴソース／ドレインの変化する不純
物添加と、の特徴の１つまたはいくつかを保持したま
ま、多くの方法で変更することができる。
【００５０】例えば、種々の部品の寸法を変更すること
ができる。また、ＶＦＥＴのチヤンネルの形状またはＨ
ＢＴのエミッタの形状を変更することができる。また、
ＧａＰ、ＩｎＰ、ＧａｘＩｎ１−ｘＰ、ＩｎｘＧａ
１−ｘＡｓ、ＡｌＡｓ、ＡｌｘＧａ１−ｘ、Ａｓなどの
ような他のＩＩＩ−Ｖ族材料はまた、ＧａＡｓと同じ閃
亜鉛鉱構造および過剰成長特性を有する。ＧａＡｓは、
シリコン・ウエハの凹部の中のに成長される材料の島状
体である。埋込みゲートに対する接続体を作成するため
のＢｅによるＰ＋＋形不純物の添加は、Ｚｎ不純物の添
加によって置き換えることができる。この場合、金属接
触体は、ＴｉＰｔＡｕのような合金であることができ
る。また、ダイアモンドおよび炭化ケイ素は、ＶＦＥＴ
およびＨＢＴに対する可能な材料である。
【００５１】本発明は、ＩＩＩ−Ｖ族基板の中のステッ
プの上にエピタクシャル成長を、改良された方法で実行
するという技術上の利点を有する。
【００５２】以上の説明に関して更に以下の項を開示す
る。 （１）（イ）平らな表面を有し、および、前記表面にほ
ぼ等価な結晶方位を有しかつ前記表面に垂直な側壁を有
する、半導体層を備える段階と、（ロ）前記表面の上お
よび前記側壁の上に同時に半導体材料のエピタクシャル
層をエピタクシャルに成長させる段階と、（ハ）前記層
が第１ＩＩＩ−Ｖ族化合物で作成されること、および、
前記エピタクシャル層が第２ＩＩＩ−Ｖ族化合物で作成
されることと、を有する、ＩＩＩ一Ｖ族半導体エピタク
シャル過剰成長の方法。 （２）第１項記載の方法において、（イ）前記第１ＩＩ
Ｉ−Ｖ族化合物が添加不純物を含有するヒ化ガリウムで
あり、（ロ）前記第２ＩＩＩ−Ｖ族化合物が添加不純物
を含有するヒ化ガリウムである、前記方法。
【００５３】（３）第１項記載の方法において、（イ）
前記表面が（１００）方位を有し、（ロ）前記側壁が前
記表面から前記層の中に延長されたトレンチの側壁であ
る、前記方法。 （４）第１項記載の方法において、（イ）前記層が前記
表面に隣接した位置にＰ形不純物を有しおよび前記表面
から離れた位置にＮ形不純物を有し、かつ、前記トレン
チの底部において前記Ｎ形添加不純物が露出する、前記
方法。
【００５４】（５）（イ）第１ＩＩＩ−Ｖ族半導体材料
で作成され、かつ、第１結晶面方位を備えた表面を有す
る、ドレインと、（ロ）前記ドレインの上に配置され、
かつ、第２ＩＩＩ−Ｖ族半導体材料で作成され、かつ、
前記表面に事実上垂直な側壁を有しおよび等価な結晶方
位を有する、ゲート・フィンガと、（ハ）前記フィンガ
の間に配置され、かつ、第３ＩＩＩ−Ｖ族半導体材料で
作成された、チヤンネル領域と、（ニ）前記ゲート・フ
ィンガの上および前記チヤンネル領域の上に配置され、
かつ、第４ＩＩＩ−Ｖ族半導体材料で作成された、ソー
スと、を有する、垂直形電界効果トランジスタ。 （６）第５項記載のトランジスタにおいて、（イ）前記
第１ＩＩＩ−Ｖ族半導体材料と、前記第２ＩＩＩ−Ｖ族
半導体材料と、前記第３ＩＩＩ−Ｖ族半導体材料と、前
記第４ＩＩＩ−Ｖ族半導体材料とが添加不純物を含有す
るヒ化ガリウムであり、（ロ）前記第１結晶面方位が
（１００）である、前記トランジスタ。
【００５５】（７）（イ）第１ＩＩＩ−Ｖ族半導体材料
で作成され、かつ、（１００）の第１結晶面方位を０．
５°の範囲内で備えた表面を有する、コレクタと、
（ロ）前記コレクタの上に配置され、かつ、第２ＩＩＩ
−Ｖ族半導体材料で作成され、かつ、前記表面に事実上
垂直な側壁を有しおよび等価な結晶方位を有する、外因
性ベース・フィンガと、（ハ）前記フィンガの間に配置
され、かつ、第３ＩＩＩ−Ｖ族半導体材料で作成され
た、真性ベース領域と、（ニ）前記フィンガの上および
前記真性ベース領域の上に配置され、かつ、第４ＩＩＩ
−Ｖ族半導体材料で作成された、エミッタと、（ホ）前
記第４ＩＩＩ−Ｖ族半導体材料のバンド・ギャップが前
記第３ＩＩＩ−Ｖ族半導体材料のバンド・ギャップより
も大きいこと、を有する、ヘテロ接合バイポーラ・トラ
ンジスタ。 （８）（イ）（１００）に等しい結晶方位を０．５°の
範囲内で備えた平らな表面を有し、かつ、前記表面に垂
直な側壁を有する、半導体層を備える段階と、（ロ）前
記表面の上および前記側壁の上に同時に第２半導体材料
のエピタクシャル層をエピタクシャルに成長させる段階
と、（ハ）前記層が第１ＩＩＩ−Ｖ族化合物で作成さ
れ、かつ、前記エピタクシャル層が第２ＩＩＩ−Ｖ族化
合物で作成されることと、を有する、エピタクシャル過
剰成長の方法。
【００５６】（９）第８項記載の方法において、（イ）
前記側壁が前記表面から前記層の中に延長されたトレン
チの側壁である、前記方法。 （１０）（イ）第１ＩＩＩ−Ｖ族半導体材料で作成さ
れ、かつ、（１００）の結晶面方位を０．５°の範囲内
で備えた表面を有する、ドレインと、（ロ）前記ドレイ
ンの上に配置され、かつ、第２ＩＩＩ−Ｖ族半導体材料
で作成され、かつ、前記表面に事実上垂直な側壁を有す
る、ゲート・フィンガと、（ハ）前記フィンガの間に配
置され、かつ、第３ＩＩＩ−Ｖ族半導体材料で作成され
た、チヤンネル領域と、（ニ）前記ゲート・フィンガの
上および前記チヤンネル領域の上に配置され、かつ、第
４ＩＩＩ−Ｖ族半導体材料で作成された、ソースと、を
有する、垂直形電界効果トランジスタ。
【００５７】（１１）（イ）半導体層の中のソース領域
と、（ロ）前記半導体層の中のドレイン領域と、（ハ）
前記半導体層の中に配置され、かつ、前記ソース領域と
前記ドレイン領域との間に配置された、ゲート領域と、
（ニ）前記半導体層の中に配置され、かつ、前記ソース
領域と前記ドレイン領域との間に配置され、かつ、前記
ゲート領域に隣接して配置された、チヤンネル領域と、
（ホ）前記ゲート領域が前記ソース領域から前記ドレイ
ン領域に向かう方向に変化する添加不純物濃度を有する
ことと、を有する、電界効果トランジスタ。 （１２）第１１項記載のトランジスタにおいて、（イ）
前記ゲート領域が前記ドレインに隣接する位置に第１部
分領域を有し、かつ、前記ゲート領域が前記ドレインか
ら離れた位置に第２部分領域を有し、かつ、前記第１部
分領域に添加された不純物濃度が前記第２部分領域に添
加された不純物濃度よりも小さい、前記トランジスタ。
【００５８】（１３）第１１項記載のトランジスタにお
いて、（イ）前記ソース領域から前記チヤンネル領域を
通り前記ドレイン領域に向けて流れるキャリア流が前記
半導体層の表面に事実上垂直である、前記トランジス
タ。 （１４）第１３項記載のトランジスタにおいて、（イ）
前記ゲート領域が複数個の平行なフィンガを有し、か
つ、前記平行なフィンガの中の引き続くフィンガの間に
前記チヤンネル領域の各部分が配置される、前記トラン
ジスタ。
【００５９】（１５）（イ）第１添加不純物形を有する
半導体ドレイン層を備える段階と、（ロ）前記ドレイン
層の上に、前記第１添加不純物形と反対の添加不純物形
を有する第１ゲート層を作成する段階と、（ハ）前記第
１ゲート層の上に、前記第１添加不純物形と反対の添加
不純物形を有しかつ前記第１ゲート層の添加不純物濃度
とは異なる添加不純物濃度を有する第２ゲート層を作成
する段階と、（ニ）ゲート・フィンガを定めるために、
前記第１ゲート層の一部分および前記第２ゲート層の一
部分を除去する段階と、（ホ）前記ゲート・フィンガの
間にチヤンネル領域を作成する段階、および、前記ゲー
ト領域および前記チヤンネル領域の上にソース領域を作
成する段階と、を有する、垂直形電界効果トランジスタ
の製造法。 （１６）（イ）半導体層の中のソース領域と、（ロ）前
記半導体層の中のドレイン領域と、（ハ）前記半導体層
の中に配置され、かつ、前記ソース領域と前記ドレイン
領域との間に配置された、ゲート領域と、（ニ）前記半
導体層の中に配置され、かつ、前記ソース領域と前記ド
レイン領域との間に配置され、かつ、前記ゲート領域に
隣接して配置された、チヤンネル領域と、（ホ）前記ド
レイン領域および前記チヤンネル領域が同じ添加不純物
形を有し、かつ、前記ドレイン領域の添加不純物濃度が
前記チヤンネル領域の添加不純物濃度よりも大きいこと
と、を有する、電界効果トランジスタ。
【００６０】（１７）第１６項記載のトランジスタにお
いて、（イ）前記層がヒ化ガリウムで作成され、（ロ）
前記ゲート領域に炭素のＰ形不純物が添加され、（ハ）
前記ソース領域と、前記ドレイン領域と、前記チヤンネ
ル領域とに、シリコンのＮ形不純物が添加された、前記
トランジスタ。 （１８）第１６項記載のトランジスタにおいて、（イ）
前記ソース領域から前記チヤンネル領域を通り前記ドレ
イン領域に向けて流れるキャリア流が、前記半導体層の
表面に事実上垂直であり、（ロ）前記ゲート領域が複数
個の平行なフィンガを有し、かつ、前記平行なフィンガ
の中の引き続くフィンガの間に前記チヤンネル領域の各
部分が配置される、前記トランジスタ。
【００６１】（１９）（イ）Ｎ形不純物が添加された半
導体材料で作成されたドレイン層と、（ロ）前記ドレイ
ン層の上に、前記材料で作成されかつＰ形不純物が添加
された、複数個のゲート・フィンガと、（ハ）前記ドレ
イン層の上に配置され、かつ、前記ゲート・フィンガの
間に配置され、かつ、前記材料で作成されかつＮ形不純
物が添加された、チヤンネル領域と、（ニ）前記ゲート
・フィンガおよび前記チヤンネル領域の上に配置され，
かつ、前記材料で作成されかつＮ形不純物が添加され
た、ソース領域と、（ホ）前記チヤンネル領域の添加不
純物濃度と前記ソース領域の添加不純物濃度が等しく、
かつ、前記チヤンネル領域と前記ソース領域の添加不純
物濃度が前記ドレイン領域の添加不純物濃度よりも大き
いことと、を有する、垂直接合形電界効果トラ）ジス
タ。 （２０）（イ）第１添加不純物形を有する半導体ドレイ
ン層を備える段階と、（ロ）前記ドレイン層の上に、前
記第１添加不純物形と反対の添加不純物形を有するゲー
ト層を作成する段階と、（ハ）ゲート・フィンガを定め
るために、前記ゲート層の一部分を除去する段階と、
（ニ）前記ゲート・フィンガの間にチヤンネル領域を作
成する段階、および、前記ゲート領域および前記チヤン
ネル領域の上にソース領域を作成する段階とであって、
前記チヤンネル領域および前記ソース領域が前記第１添
加不純物形を有しかつそれらの添加不純物濃度が前記ド
レイン層の添加不純物濃度よりも大きい、前記各段階
と、を有する、垂直形電界効果トランジスタの製造の方
法。
【００６２】（２１）第２０項記載の方法において、
（イ）前記ドレイン層と、前記ゲート層と、前記チヤン
ネル領域と、前記ソース領域とが、不純物が添加された
ヒ化ガリウムで作成される、前記方法。 （２２）基板表面と同じ結晶方位のゲート側壁を有し、
かつ、大きな指数の方向に対し傾斜していない小さな指
数の基板方位を有する、埋込みゲート７０４を備えた垂
直形電界効果トランジスタ７００とその製造法が得られ
る。ゲート７０４は、チヤンネル７０６に沿って変調さ
れた添加不純物濃度を有し、および、ドレイン７０８
は、チヤンネルよりも、小さな添加不純物濃度を有す
る。これらのことは、ゲート７０４のエピタクシャル過
剰成長によりチヤンネル７０６を作成することによっ
て、達成される。
【図面の簡単な説明】
【図１】垂直形電界効果トランジスタの好ましい第１実
施例の図面であって、ａは立体図、ｂは横断面図、ｃは
平面図。
【図２】好ましい第１実施例の特性図であって、ａ図は
電気的特性図、ｂ図はＶＤＳがブロッキング電圧以下の
時のチヤンネル・キャリア濃度の図、ｃ図はＶＤＳがブ
ロッキング電圧以上の時のチヤンネル・キャリア濃度の
図。
【図３】好ましい第１実施例の応用図であって、ａは複
数個のＶＦＥＴを使用した応用図、ｂは電圧制御装置へ
の応用図、ｃは整流のためのショトッキ・ダイードを備
えた直流−直流変換器への応用図、ｄはＶＦＥＴによる
同期整流を備えた直流−直流変換器への応用図。
【図４】好ましい第１実施例の製造法の説明図であっ
て、ａ〜ｄは製造の逐次の段階の図。
【図５】好ましい第１実施例の製造法の説明図であっ
て、ａ〜ｃは製造の１つの段階の半導体基板の平面図。
【図６】一定の方位を有する基板とエピタクシャル成長
を示した図であ，て、３は基板の図、ｂはエピタクシャ
ル成長を示した図。
【図７】好ましい第２実施例の横断面図。
【図８】好ましい第２実施例の等電位面図であって、ａ
はＶＤＳがブロッキング電圧以下の時の等電位面図、ｂ
はＶＤＳがブロッキング電圧以上の時の等電位面図。
【図９】好ましい第２実施例の電気的特性図であって、
ａは図７のＶＦＥＴの対するＩ−Ｖ特性図、ｂはソース
とドレインが交換されたＶＦＥＴの対するＩ−Ｖ特性
図。
【図１０】好ましい第３実施例の横断面図。
【図１１】好ましい第４実施例の立体図。
【図１２】好ましい第５実施例の横断面図。
【図１３】好ましい第６実施例の横断面図。
【符号の説明】
１００、７００ 垂直形電界効果トランジスタ １０４、７０４ ゲート １０６、７０６ チヤンネル １０８、７０８ ドレイン
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年７月２７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 エピタクシャル過剰成長の方法と垂直
形電界効果トランジスタ
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【産業上の利用分野】政府契約本発明は、海軍省から授
与された契約番号第Ｎ６６００１−９１−Ｃ−６００８
号により、政府からの支援を得て行われた。本発明に関
して、政府は一定の権利を有する。
【０００２】関連する出願の相互参照下記出願中特許
は、本出願と関連しており、かつ、本出願の譲渡人に譲
渡されている。すなわち、１９９２年４月３０日受付の
シリアル番号第０７／８７６，２５２号、１９９３年３
月２４日受付のシリアル番号第０８／０３６，５８４
号。
【０００３】
【従来の技術およびその問題点】本発明は、半導体電子
装置および半導体電子回路に関する。さらに詳細にいえ
ば、本発明は、エピタクシャル成長による製造の方法、
および、その方法で製造された装置に関する。
【０００４】種々の半導体処理工程において、基板の上
にエピタクシャル層を作成する段階がある。このような
エピタクシャル層では、不純物添加濃度の変化や、基板
の結晶に左右されない結晶、または、ヘテロ接合装置の
ためのヒ化アルミニウム・ガリウム（ＡｌｘＧａ１−ｘ
Ａｓ）エピタクシャル層を備えたヒ化ガリウム（ＧａＡ
ｓ）基板のような、材料の変化をさえ得ることができ
る。｛１００｝方位のＧａＡｓ基板の上に、金属有機物
化学蒸気沈着（ＭＯＣＶＤ）によるエピタクシャル層の
成長は、基板の方位が｛１１０｝方向の中で２°傾いて
いる時、滑らかな表面を得ることができる。産業界で用
いられる標準的なＧａＡｓウエハは、このような方位の
傾斜を有している。この傾斜はわずかにテラス状になっ
た表面（テラスの幅は１００オングストローム〜２００
オングストロームの程度）が得られ、このことは、見か
け上、滑らかなエピタクシャル層の成長を保証する。
【０００５】ある処理工程では、平らでない構造体のエ
ピタクシャル過剰成長が行われる。特に、シリコン・バ
イポーラ・トランジスタ処理工程では、基板表面の下に
酸化駆動サイクルにより押し込まれた不純物添加領域の
エピタクシャル過剰成長により作成された、埋込み層を
有することが多い。しかし、さらに重要なことは、ヘテ
ロ接合バイポーラ・トランジスタ（ＨＢＴ）および自己
整合構造体（ＳＡＳ）レーザを、ＧａＡｓ層の中のステ
ップの上に、エピタクシャル成長させて作成することが
できることである。Ｐｌｕｍｔｏｎほか名の、Ｐｌａｎ
ａｒ ＡｌＧａＡｓ／ＧａＡｓ ＨＢＴ Ｆａｂｒｉｃ
ａｔｅｄ ｂｙ ＭＯＣＶＤ Ｏｖｅｒｇｒｏｗｔｈ
ｗｉｔｈ Ｇｒｏｗｎ Ｂａｓｅ、３７、ＩＥＥＥ
Ｔｒａｎｓ．Ｅｌｅｃ．Ｄｅｖ．１１８（１９９０）
（ＨＢＴに対しＰ形ＧａＡｓベース・メサの上にＮ形Ａ
ｌｘＧａ１−ｘＡｓエミッタの成長）、および、Ｎｏｄ
ａほか名の、Ｅｆｆｅｃｔｓ ｏｆ ＧａＡｓ／ＡｌＡ
ｓ ｓｕｐｐｅｒｌａｔｔｉｃ ｂｕｆｆｅｒ ｌａｙ
ｅｒｓ ｏｎ ｓｅｌｅｃｔｉｖｅ ａｒｅａ ｒｅｇ
ｒｏｗｔｈ ｆｏｒ ＧａＡｓ／ＡｌＧａＡｓ ｓｅｌ
ｆ−ａｌｉｇｎｅｄｓｔｒｕｃｔｕｒｅ ｌａｓｅｒ
ｓ、４７ Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．１２０５
（１９８５）（ＳＡＳレーザに対しＮ形ＧａＡｓアンチ
ガイド・メサの上にＰ形ＡｌｘＧａ１−ｘＡｓの分子ビ
ーム・エピタクシャル成長）を見よ。けれども、ステッ
プ構造体の上のこのようなエピタクシャル過剰成長は、
装置の特性を増強するための成長条件を見出すことに関
して、種々の問題点を有する。
【０００６】電力を取り扱うために、種々の種類の半導
体装置が用いられている。すなわち、接合形電界効果ト
ランジスタ（ＪＦＥＴ）、電界制御ダイオード、電力用
金属酸化物・半導体電界効果トランジスタ、バイポーラ
・トランジスタ、ＭＯＳゲート・サイリスタ、および、
絶縁ゲート・トランジスタが用いられている。Ｂａｌｉ
ｇａ名の、Ｍｏｄｅｒｎ Ｐｏｗｅｒ Ｄｅｖｉｃｅｓ
ｃｈ．４（Ｗｉｌｅｙ−Ｉｎｔｅｒｓｃｉｅｎｃｅ
１９８７）を見よ。電力用装置は、理想的には、順方向
電圧降下が小さく、スイッチング速度が大きく、およ
び、制御のための電力の消費が少ないことが好ましい。
垂直形電界効果トランジスタ（ＶＦＥＴ）は、これらの
要請を満たすことができる。Ｓｚｅ名の、Ｐｈｙｓｉｃ
ｓ ｏｆＳｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅ
ｓ、ｐ．３５７（Ｗｉｌｅｙ−Ｉｎｔｅｒｓｃｉｅｎｃ
ｅ、２ｄ Ｅｄ．１９８７）、および、Ｃａｍｂｅｌｌ
ほか名の、１５０ Ｖｏｌｔ Ｖｅｒｔｉｃａｌ Ｃｈ
ａｎｎｅｌ ＧａＡｓ ＦＥＴ、ＩＥＤＭ Ｔｅｃｈ．
Ｄｉｇ．ｐ．２５８（１９８２）を見よ。これらの参考
文献には、平行な埋込みＰ＋形ゲート・フィンガと、こ
れらのゲート・フィンガの間に配置されたＮ形チヤンネ
ル領域を流れる垂直キャリア流とを有する装置が示され
ており、そして、この装置は、ゲートのバイアスが電流
を変調する。取り扱う電力が増大した場合、多重チヤン
ネル装置でそれらを処理するのが便利である。これらの
装置は、電流−電圧（Ｉ−Ｖ）特性が飽和しない領域で
動作することができる。半導体材料に対し、シリコンよ
りもヒ化ガリウムを用いることにより、その電子移動度
が大きいために、このようなＶＦＥＴのオン抵抗値が小
さくなる。Ｂａｌｉｇａ名の、４０ ＩＥＥＥ Ｅｌｅ
ｃ．Ｄｅｖ．Ｌｅｔｔ．４５５（１９８９）、および、
Ｓｈｅｎａｉほか名の、Ｏｐｔｉｍｕｍ ｓｅｍｉｃｏ
ｎｄｕｃｔｏｒｓ ｆｏｒ ｈｉｇｈ−ｐｏｗｅｒ ｅ
ｌｅｃｔｒｏｎｉｃｓ、１１ ＩＥＥＥ Ｅｌｅｃ．Ｄ
ｅｖ．Ｌｅｔｔ．５２０（１９９０）を見よ。
【０００７】押し込まれた表面ゲートを有する垂直形Ｆ
ＥＴの変更実施例は、Ｔａｎｔｒａｐｏｒｎほか名の、
米国特許第４，１２９，８９７号と、Ｆｒｅｎｓｌｅｙ
ほか名の、Ｄｅｓｉｇｎ ａｎｄ Ｆａｂｒｉｃａｔｉ
ｏｎ ｏｆ ａ ＧａＡｓＶｅｒｔｉｃａｌ ＭＥＳＦ
ＥＴ、３２ ＩＥＥＥ Ｔｒ．Ｅｌｅｃ．Ｄｅｖ．９５
２（１９８５）と、Ｃａｍｐｂｅｌｌほか名の、Ｔｒａ
ｐｅｚｏｉｄａｌ−Ｇｒｏｏｖｅ Ｓｃｈｏｔｔｋｙ−
Ｇａｔｅ Ｖｅｒｔｉｃａｌ−Ｃｈａｎｎｅｌ ＧａＡ
ｓ ＦＥＴ（ＧａＡｓ Ｓｔａｔｉｃ Ｉｎｄｕｃｔｉ
ｏｎ Ｔｒａｎｓｉｓｔｏｒ）、６ ＩＥＥＥ Ｅｌｅ
ｃ．Ｄｅｖ．Ｌｅｔｔ．３０４（１９８５）と、Ｍｏｒ
ｉほか名の、Ａ Ｈｉｇｈ Ｖｏｌｔａｇｅ Ｐｏｗｅ
ｒ Ｓｔａｔｉｃ Ｉｎｄｕｃｔｉｏｎ Ｔｒａｎｓｉ
ｓｔｏｒ，ＥｘｔｅｎｄｅｄＡｂｓｔｒａｃｔｓ ｏｆ
ｔｈｅ １９ｔｈ Ｃｏｎｆｅｒｅｎｃｅ ｏｎＳｏ
ｌｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅｓ ａｎｄ Ｍａｔ
ｅｒｉａｌｓ、Ｔｏｋｙｏ，２７９（１９８７）と、Ｈ
ｏｎｇほか名の、…２９ Ｊａｐ．Ｊ．Ａｐｐｌ．Ｐｈ
ｙｓ．Ｌ２４２７（１９９０）とに示されている。
【０００８】けれども、このようなＶＦＥＴは、製造の
困難さに関して、および、特性の増強に関して、問題点
を有している。
【０００９】
【問題点を解決するための手段】本発明により、基板表
面とほぼ等価な結晶面方位を有する側壁を備えた基板の
中のステップの上に、ＩＩＩ−Ｖ族化合物半導体（周期
律表のＩＩＩ族元素とＶ族元素との化合物）のエピタク
シャル過剰成長の方法が得られる。
【００１０】本発明により、チヤンネルの電界を制御す
るために変調されたゲート不純物添加を有し、かつ、チ
ヤンネル不純物添加濃度およびソース不純物添加濃度が
ドレイン不純物添加濃度より大きい、埋込みゲート電界
効果トランジスタが得られる。
【００１１】
【実施例】添付図面は、下記説明を明確に理解するため
に、概要図で示されている。
【００１２】好ましい第１実施例 ＶＦＥＴ 図１ａは、垂直形電界効果トランジスタ（ＶＦＥＴ）の
好ましい第１実施例の立体部分断面図である。この垂直
形電界効果トランジスタは、参照番号１００で全体的に
示されており、そして、ヒ化ガリウム（ＧａＡｓ）で作
成される。この垂直形電界効果トランジスタは、Ｎ形不
純物が添加されたソース領域１０２と、Ｐ＋形不純物が
添加されたゲート領域１０６と、Ｎ形不純物が添加され
たドレイン領域１０８とを有する。ゲート領域１０６は
平行なフィンガの形状を有し、そして、引き続くゲート
・フィンガの間に、Ｎ形不純物が添加されたチヤンネル
領域１０６が配置される。ドレイン領域１０８は、ドリ
フト領域を有する。図１ｂは、ＶＦＥＴの横断面図であ
る。図１ｂにはまた、ソース接触体１１２と、金属ゲー
ト接触体１１４と、底部ドレイン接触体１１８とを有す
る。金属ゲート接触体１１４は、Ｐ＋形領域１１５を通
して、ゲート１０４に接続される。図１ｃは実践的な平
面図である。図１ｃに示されているように、平行なゲー
ト・フィンガとチヤンネルのアレイが繰り返されて、ゲ
ートとチヤンネルの全体の幅を増大させることができ、
一方、繰り返されたセル１５０のおのおのの周りのゲー
ト金属により、ゲート抵抗値が小さく保たれたままであ
る。または、ドレイン接触体は、垂直形バイポーラ・ト
ランジスタ構造体のコレクタと同様に、上側表面に配置
することができる。このことによりまた、高抵抗率基板
の使用と、共通ドレインを用いないで他の装置を集積す
ること、が可能になる。図面を分かりやすくするため
に、図１ｂ〜図１ｃでは、隣接する平行なＰ＋形領域１
１５の間に、７個のチヤンネル領域１０６だけが示され
ているけれども、典型的には、さらに多数個のチヤンネ
ル領域を配置することができ、例えば、隣接する平行な
Ｐ＋形領域の間に、約１００個〜２００個のチヤンネル
領域を配置することができ、そして、Ｐ＋形領域１１５
により取り囲まれた長方形の領域の全体の寸法は１００
μｍ×２００μｍにまですることができるであろう。Ｐ
＋形領域１１５の全体を取り付けるために金属ゲート接
触体１１４を用いることにより、高周波動作の場合、ゲ
ート抵抗値が低下する。
【００１３】ＶＦＥＴ１００は、図１ａ〜図１ｂにおい
て電流が垂直方向に流れる、平行な接合型電界効果トラ
ンジスタの構造を有する。ドレインからソースに正の電
圧ＶＤＳが加えらる場合、多数キャリアの電子は、ソー
ス１０２から、チヤンネル領域１０６を通って、ドレイ
ン１０８に流れる。ゲート１０４に加えられる電圧Ｖ
ＧＳ（ＰＮ接合の逆バイアス）は、チヤンネル領域１０
６の中のキャリアの量を変調することにより、この流れ
を制御する。ゲートの長さは、チヤンネルの長さと付随
するＰＮ欠乏領域の長さとの和であり、図１ｂに示され
た垂直距離である。チヤンネル開口部は、図１ｂに示さ
れたように、隣接するゲート・フィンガの間の距離であ
る。ＶＦＥＴ１００は、チヤンネルの不純物添加濃度が
３×１０１６原子／ｃｍ３の場合、のチヤンネルの長さ
が０．３μｍであり、そして、チヤンネル開口部の長さ
は０．５μｍである。
【００１４】図２ａは、ＶＦＥＴ１００の電気的特性を
示した図面である。ＶＧＳが０に等しい場合、ゲート１
０４とチヤンネル１０６とにより形成されるＰＮ接合の
欠乏領域は、チヤンネル１０６の約半分を占め、そし
て、ドレイン電流ＩＤは、ＶＤＳが小さい場合、ＶＤＳ
に比例し、かつ、チヤンネル１０６の欠乏状態にない中
性の中央部分を流れる。比ＩＤ／ＶＤＳはオン抵抗値Ｒ
ＯＮと呼ばれる。このオン抵抗値ＲＯＮは、チヤンネル
の材料と、チヤンネルの形状と、添加不純物の量と、基
板の抵抗値と、接触体の抵抗値とによって変わる。ＶＦ
ＥＴ１００に対するチヤンネルの材料の抵抗値は約２５
マイクロオームｃｍ２に等しいが、ＶＦＥＴ１００全体
に対しては約５０〜１００マイクロオームｃｍ２であ
る。
【００１５】ＶＧＳが負で、その大きさが大きくなる
時、中性の中央チヤンネル部分がピンチ・オフを開始
し、そして、ドレイン電流はピンチ・オフになる。この
ことは、垂直形ＶＦＥＴの標準的３極管形動作を表す。
電力スイッチングに対する応用では、ＶＦＥＴ１００の
ターン・オン状態およびターン・オフ状態のみを利用す
る。ＶＧＳ＝０（または、電流注入のためのゲート・チ
ヤンネル接合に対し、ＶＧＳは正）は、ＶＦＥＴ１００
をオンにするであろう。そして、ＩＤは大きく、およ
び、ＶＤＳは小さいであろう。一方、大きな（負）Ｖ
ＧＳは、ＶＦＥＴ１００をオフにするであろう。そし
て、ＩＤは漏洩電流であり、および、ＶＤＳは大きいで
あろう。したがって、ＪＦＥＴの５極管形動作の標準的
電流領域が、典型的には、用いられないであろう。
【００１６】ＶＧＳ＝２ボルトの場合、ゲート・チヤン
ネル接合欠乏領域はチヤンネル１０６を埋め尽くす。こ
のことにより、ＶＤＳが一定の最小値（ブロッキング電
圧）に到達するまで、漏洩ドレイン電流ＩＤのみが流れ
ることができる。ＶＤＳがブロッキング電圧を越えてさ
らに増大する時、ドレイン電流が急速に増加する。ドレ
イン電流はＶＤＳに対し空間電荷制限の依存性を示し、
したがって、ＶＦＥＴ１００は３極管形動作を示す。｜
ＶＧＳ｜が増加すると、ブロッキング電圧が増大する。
｜ＶＧＳ｜に対するブロッキング電圧の比は、直流ブロ
ッキング利得である。ＶＤＳが５ボルトないし５０ボル
トの範囲内にある場合、ＶＦＥＴ１００の直流ブロッキ
ング利得は、約３ないし２０である。非常に大きなブロ
ッキング電圧は、長いゲートと、大きな開口チヤンネル
（開口に対するチヤンネルの大きな比）とを必要とし、
および、チヤンネル欠乏領域に及ぼすＶＤＳの影響を制
限するために、かつ、空間電荷制限電流を防止するため
に、チヤンネルの不純物添加濃度が小さいことが必要で
ある。また、大きなブロッキング電圧は、雪崩絶縁破壊
を生ずることなく大きな電位降下を保持するために、小
さな不純物添加濃度を有する大きなドレイン領域（ドリ
フト領域）を必要とする。図２ｂ〜図２ｃは、ＶＤＳが
ブロッキング電圧以下である場合とＶＤＳがブロッキン
グ電圧以上である場合とのおのおのに対し、ＶＧＳが−
３ボルトに等しい場合、欠乏状態にないチヤンネル・キ
ャリアのパーセントとしてのチヤンネル・キャリアの濃
度を、実践的に示した図面である。
【００１７】ＶＦＥＴの応用 ＶＦＥＴ１００は、ゲートの大きな不純物添加濃度およ
びチヤンネルの小さな不純物添加濃度と、それに加え
て、小さなゲート寸法とにより、小さなゲート静電容量
値と小さなゲート抵抗値とによって、高周波スイッチン
グが得られる。図３ａは、多数個のＶＦＥＴ１００を備
えた実践的な図面である。この場合の多数個のＶＦＥＴ
は、それらのドレインはすべて＋５ボルトの１つの電源
ＶＤＤに接続され、および、それらのソースは種々の装
置３０１、３０２、…、３１０に接続され、および、そ
れらのゲートは制御装置３２０により駆動される。制御
装置３２０は、装置３０１、３０２、…、３１０のおの
おのに対する電源を制御する。ＶＦＥＴ１００はそれを
オフにするために負のゲート電圧を必要とするから、制
御装置３２０は、−３ボルトを供給するための電荷ポン
プ装置３３０を有する。制御装置３２０と電荷ポンプ装
置３３０はいずれも、ＣＭＯＳ回路であることができ
る。図３ａの構成体は、携帯形コンピュータのような、
電池を電源とする装置に用いることができるであろう。
この場合には、装置３０１、３０２、…、３１０は、デ
ィスク駆動装置、キーボード、スクリーン、ＣＰＵ、モ
デム、などのような装置であることができ、この制御装
置のソフトウエアは、使用していない装置をすべて中断
してオフにし、しかし、使用命令を受けた装置を直ちに
オンに駆動するように制御する。このような電源構成体
は、携帯形コンピュータを動作させる電池の寿命を長く
するであろう。そして、低い電圧値（例えば、３．３ボ
ルト程度、または、さらに１．５ボルトのように低い電
圧値）は、低いＲＯＮを必要とし、および、高いＣＰＵ
周波数（ＭＨｚ）は速い電源スイッチングを必要とす
る。
【００１８】図３ｂは、ＰチヤンネルＦＥＴ３４０と、
インダクタ３４２とキャパシタ３４４とで作成された低
域フィルタと、フリー・ホイーリング・ダイオード３４
６と、ＶＦＥＴ１００と、パルス幅変調器および制御装
置３４８とを有する、スイッチング電圧制御装置の１つ
の好ましい実施例の図面である。この制御装置は「バッ
ク（ｂｕｃｋ）」トポロジを有し、そして、基本的に
は、下記のように動作する。制御装置３４８は、固定さ
れた周波数（例えば、１００ＫＨｚ）でＦＥＴ３４０を
スイッチし、そして、その出力電圧を検出して、ＦＥＴ
３４０のスイッチングのデューティ・サイクルを制御す
る。このフィードバックは、出力直流電圧を設定する。
低域フィルタは、ＦＥＴ３４０から生ずる方形波にフィ
ルタ作用を行い、リップルのない直流出力を生ずる。制
御装置３４８は電荷ポンプ装置を有し、それにより、Ｖ
ＦＥＴ１００に対し負のゲート電圧を発生し、そして、
ＦＥＴ３４０がオフである時、ＶＦＥＴ１００をオンに
する。このように、ＶＦＥＴ１００により、抵抗値の小
さなアースへの経路が得られる。そして、スイッチング
・サイクルの一部分でＦＥＴ３４０がオフである期間
中、ＦＥＴ３４０の出力接続点が負に進むことが防止さ
れる。フリー・ホイーリング・ダイオード３４６がＶＦ
ＥＴ１００と並列に接続され、そして、同じ機能が得ら
れる。けれども、ＶＦＥＴがない場合、平均出力直流電
流がフリー・ホイーリング・ダイオードを流れて、電力
損失を生ずる。ＶＦＥＴ１００により、平均直流電流に
対する抵抗値の小さな経路が得られ、そして、ダイオー
ドの電圧降下と、それに付随する電力損失とがなくな
る。
【００１９】図３ｃは、整流のためのショットキ・ダイ
オード３５０を備えた、周知の直流・直流変換器の図面
である。この変換器は、図３ｂの制御装置とやや類似の
方式で動作する。パルス幅変調器は、ＮチヤンネルＦＥ
Ｔをスイッチする。トランス３５８は、得られた方形波
の電圧を上昇（または、降下）させる。インダクタ３５
６とコンデンサ３５８で作成された低域フィルタは、整
流された方形波に対しフィルタ作用を行う。フリー・ホ
イーリング・ダイオード３５９は、フィルタの入力接続
点が過大に負になることを防止する。図３ｄは直流・直
流変換器の１つの好ましい実施例の図面であって、ＦＥ
Ｔ３６０のスイッチングと同期するために、および、Ｖ
ＦＥＴ３７０と並列接続されたフリー・ホイーリング・
ダイオード３６９と同期するために、駆動器３６１によ
り駆動されるＶＦＥＴ３６０による同期整流を有する。
図３ｄの変換器は、図３ｃの変換器と同じように動作す
るが、整流用ダイオード３５０が同期ＶＦＥＴ３６０で
置き換えられており、それにより、ダイオードの電圧降
下とそれに付随する電力損失とが避けられる。また、並
列接続されたフリー・ホイーリング・ダイオード３６９
（ダイオード３５９と類似のダイオード）の小さな抵抗
値を有する経路でもって、その電力損失が避けられる。
【００２０】好ましい製造法の第１実施例 低電圧動作（ゲート・ソース・バイアスの−３ボルトに
対し、ブロッキング電圧が２０ボルト）に対するＶＦＥ
Ｔ１００の製造の方法の１つの好ましい実施例は、小さ
な抵抗率の基板と、裏側ドレイン接触体とを使用する。
この好ましい実施例は、下記の段階を有する。
【００２１】（イ）厚さが０．６４ミリメートル（２５
ミル）で（±０．５°の程度に）（１００）方位を有
し、そして、シリコン不純物が約２×１０１８〜４×１
０１８原子／ｃｍ３の程度の濃度に添加された、Ｎ＋＋
形ＧａＡｓウエハから出発する。この基板は（１００）
方位を真に有し、そして、滑らかなエピタクシャル層成
長を確実に得るために典型的な場合に行われるように、
（１００）から２°傾いた方位を有することはない。金
属有機物化学蒸気沈着（ＭＯＣＶＤ）により、ＧａＡｓ
の下記の層が成長する。
【００２２】
【表１】
【００２３】このＭＯＣＶＤは、トリメチル・ガリウム
（または、トリエチル・ガリウムのような、同等な物
質）と、ヒ素（または、第３級ブチル・ヒ素、または、
トリメチル・ヒ素のような、同等な物質）と、それらに
加えて、Ｎ形不純物添加の場合にはジシラン（または、
それと同等な物質）を、Ｐ形不純物添加の場合にはＣＣ
ｌ４（または、それと同等な物質）を、使用する。図４
ａは横断面図であって、基板４０２と、Ｎ＋＋形エピタ
クシャル層４０４と、Ｎ−形エピタクシャル層４０６
と、Ｐ＋＋形ゲート層４０８と、が示されている。
【００２４】（ロ）５０個のゲート・フィンガ４０９を
定めるために、フォトレジストをスピン・オンし、そし
て、それをパターンに作成する。その後、このパターン
に作成されたフォトレジストをエッチング・マスクとし
て用いて、塩素を基本とする電子サイクロトロン共鳴
（ＥＣＲ）プラズマ・エッチングにより、エッチングが
行われる。図４ｂを見よ。隣接するゲート・フィンガ４
０９の間のチヤンネル領域は、エピタクシャル層４０８
の中の一連の平行な溝に似た形状である。このゲート・
フィンガは、長さが０．３μｍ、厚さが０．５μｍ、幅
が５０μｍ〜１００μｍで、隣接するゲート・フィンガ
の間のチヤンネル開口部は０．５μｍである。これらの
ゲート・フィンガの全部は、Ｐ＋＋形層４０８の中の周
りの領域に接続される。過剰エッチングにより、Ｎ−形
層４０６の約０．１μｍが除去される。製造の方法のこ
の好ましい実施例では、ゲート側壁が、特定の結晶面と
整合する。図５ａ〜図５ｂとそれらの説明は、この整合
を詳細に示している。ゲート・フィンガの厚さの最小値
は、層４０８の抵抗率に応じて定まり、および、チヤン
ネル領域開口部の最大値は、最大ブロッキング電圧に対
するゲート・バイアスと、チヤンネル領域の添加不純物
濃度と、から得られる。ブレークダウン電圧がさらに高
い（約５０ボルト）タイプのＶＦＥＴ１００は、チヤン
ネル開口部は０．７μｍで、１×１０１６／ｃｍ３のＮ
−形不純物添加濃度を有する。ゲート・フィンガの間の
局所的なトレンチはまた、下にある平面の上のゲート・
フィンガ・ペデスタルとして見ることができる。チヤン
ネルの長さがさらに大きければ、ブロッキング電圧がブ
レークダウン限界まで増大するであろう。チヤンネルの
長さは、０．１μｍから１μｍ以上まで変えることがで
きる。
【００２５】（ハ）ゲート・フィンガの間の空間（チヤ
ンネル領域４１０）を満たすためと、厚さ１．０μｍの
ソース４１２の形成を持続するためとの両方のために、
Ｎ−形ＧａＡｓ層がエピタクシャルに成長される。ゲー
ト・フィンガの間の空間は、空間（層４０６）の底から
と、垂直な側壁からとの両方から、成長により満たされ
る。もちろん、この満たす工程の期間中、層４０８の上
部からの成長が起こり、そして、ゲート・フィンガのパ
ターンが失われ、そして、軸方位により異なるが約０．
５μｍの成長の後、表面は事実上平面になる。このエピ
タクシャル層は、シリコン不純物が３×１０１６原子／
ｃｍ３の濃度に、その場で添加される。図４ｃを見よ。
基板４０２の方位が傾斜していないことは、最初のゲー
ト側壁と、新規に成長したＧａＡｓ材料で満たされるチ
ヤンネル領域との間の、界面の品質に影響する。図６ａ
〜図６ｂと、それらに関する下記説明は、この傾斜効果
を示している。
【００２６】（ニ）Ｐ＋＋形接続領域４２０を作成する
ために、エッチングされたＰ＋＋形エピタクシャル層４
０８から、図４ｄに示されているようなエピタクシャル
層の表面まで、Ｂｅの注入が行われる。（Ｐ＋＋形注入
の代わりに、層４０８までのメサ・エッチングを行うこ
とができる。）また、Ｎ−形ソース４１２に対する接触
体を作成するために、Ｎ＋＋形エピタクシャル層４２２
を成長させ、および、パターンに作成する。金属接触体
に加えて、封止とパッケージングとにより、低電圧電力
制御に対し適切である、基本的な個別のＶＦＥＴが完成
する。図４ｄは、完全な構造体を示す。ソースおよびド
レインのためのＮ＋形ＧａＡｓに対する金属接触体は、
（もし層４２２がＮ＋＋形ＩｎＧａＡｓであるならば）
ＰｄＧｅＩｎ、ＡｕＧｅＮｉ、ＰｄＧｅ、ＴｉＰｔＡｕ
などのような合金で作成することができ、そして、Ｐ＋
＋形金属接触体は、ＡｕＺｎ、ＡｕＢｅ、および、Ａｕ
Ｍｎのような合金であることができる。
【００２７】ゲートの方位 図５ａは、標準的な（１００）方位のＧａＡｓウエハの
平面図である。図５ａには、［０１０］方向および［０
０１］方向に対し４５°傾いた、主平面および従平面が
示されており、これらは（０１１）方位および（０１−
１）方位の劈開面を表す。Ｈ２ＳＯ４、Ｈ２Ｏ２、Ｈ２
Ｏを１：８：４０の比で含むような異方的湿式エッチン
グ剤は、（１１１）Ｇａ面を優先してエッチングするこ
とはない。したがって、正方形のエッチング・マスクを
有するＧａＡｓウエハに異方的湿式エッチングを行う
と、図面に示されているような面方位を有する、盛り上
がったメサ状体が得られる。このウエハの表面の方位
は、厚いエピタクシャル層の良好な成長のために、典型
的には、精密な（１００）から２°の傾きを有すること
を断っておく。
【００２８】基板４０２の主平面または従平面のいずれ
かに平行な細長い領域として作成されたゲート・フィン
ガ４０９をゲート層４０８が有する時（ゲート・フィン
ガ側壁がこの図の面に垂直である図５ｂを見よ）、プラ
ズマ・エッチングにより、｛１１０｝面のようなゲート
側壁が得られる。これらは劈開面であり、そして、典型
的な方位を有する。けれども、この方位のゲート・フィ
ンガ側壁の場合、不純物をその場で添加する側壁からの
ＭＯＣＶＤ成長は、｛１１０｝面またはさらに高次の指
数の面の成長の期間中、シリコン不純物を取り込む。こ
のことにより、特性の悪いＶＦＥＴが得られる。その原
因は、アクセプタとしても作用するシリコン（シリコン
は両性の不純物である）によるものであろう。それによ
り、｛１１０｝面またはさらに高次の指数の面の上に、
Ｐ形チヤンネルの不純物添加または成長が起こり、その
際、｛１００｝面の上での成長に比べて、はるかに大き
い結晶の欠陥が生ずるであろう。ゲートに隣接するチヤ
ンネル部分の中にこのような正しくない不純物添加また
は高い濃度の欠陥は、ＰＮ接合を不明確にし、または、
漏洩電流路を発生させ、そして、欠乏領域の制御を低下
させ、および、電圧利得を低下させる（または、直流ブ
ロッキング電圧利得を低下させる）。
【００２９】図５ｃに示されているように、好ましい実
施例のゲート・フィンガ側壁の（０１０）方位または
（００１）方位により、｛１００｝面成長の期間中、そ
の場でのシリコン不純物の取り込みと、チヤンネル領域
にわたってのドナー不純物の添加とを生ずる。側壁は、
実質的に、最初の基板と同じ方位を有する。もちろん、
エッチングの不規則性のために、表面の方位を５°以内
に制御することは側壁に対して困難であるが、｛１０
０｝に近いことは、ちょうど傾斜した｛１００｝面であ
ることであり、そして、正しいドナー・シリコン不純物
の取り込みが得られる。
【００３０】基板の傾斜 図６ａは、エピタクシャル成長のために、ＧａＡｓ基板
の原子レベルのテラス形成を有する、典型的に２°傾斜
した（１００）方位の横断面図である。原子レベルのテ
ラス形成は、平らな表面の上に滑らかなエピタクシャル
層の成長を増進させるが、一方、傾斜していない（１０
０）表面の上にエピタクシャル層を成長させることは、
比較的均一でない成長核が発生し、そして、１μｍ〜２
μｍのエピタクシャル層成長の後、数１００オングスト
ローム程度の高さのわずかのリップルが生ずる。精密に
（１００）方位を有するＧａＡｓに対する表面の粗さ
は、約５μｍまで、エピタクシャル層の厚さと共に増大
し、その後は飽和する傾向がある。結晶の単位胞の寸法
が約５．６５オングストロームである場合、２°の傾斜
は、約１００オングストローム〜２００オングストロー
ムのテラス幅を生ずることを断っておく。
【００３１】けれども、ゲート・フィンガの間の空間を
満たす段階（ハ）の成長に対し、２°の傾斜は避けなけ
ればならない。実際、トレンチを満たすためのエピタク
シャル成長と、２°傾いた（１００）表面の上に過剰成
長されたペデスタルは、図６ｂの横断面図に示されたよ
うな小面を生ずる。特に、深さが０．５μｍで幅が４μ
ｍのトレンチ６１０と、高さが０．５μｍで幅が４μｍ
のペデスタル６２０と（これらのトレンチとペデスタル
の両方は、前節で説明されたように、事実上（１００）
方位を有する側壁を持つ）、を有する基板６００の上に
成長された厚さが０．７μｍのエピタクシャル層は、ト
レンチ６１０の中に棚部分６１２を生じ、および、ペデ
スタル６２０のところに棚部分６２２を生ずることが分
かった。表面方位ベクトルが（１０−１）方向の中で傾
斜している（１００）方位の基板の場合、これらの棚部
分はまた（１０−１）の方位を有する。ＶＦＥＴのチヤ
ンネル領域の中に棚部分が成長することは、特性を劣化
させることになる。この特性の劣化は、側壁の方位の節
で説明したように、高い指数の面の成長（棚部分の上で
の成長）により、または、不正な不純物の添加により、
結晶内に欠陥が導入されることにより生ずる。また、後
でのエッチング・マスクを整合するための整合マーク
（トレンチまたはペデスタル）が、棚部分により、エピ
タクシャル層６３０の中で移動を起こすように見える。
このことは、製造工程を複雑にする。
【００３２】したがって、好ましい実施例では、過剰成
長の期間中の棚部分を避けるために、正確に（許容度
０．５°の範囲内で）（１００）方位を有する基板を使
用する。このことにより、ゲート・フィンガの間のチヤ
ンネルの均一な充填と、チヤンネルの中の均一な種類形
の不純物の添加とが得られる。好ましい実施例の傾斜の
ない（１００）方位の基板を用いることにより、整合用
マスクの移動をまた避けることができる。
【００３３】ＶＦＥＴの好ましい第２実施例 図７は、ＶＦＥＴの好ましい第２実施例の横断面図であ
る。このＶＦＥＴは、参照番号７００で全体的に示され
ている。このＶＦＥＴはＧａＡｓで作成され、そして、
Ｎ形不純物が添加されたソース７０２と、平行なフィン
ガの形状のＰ＋＋／Ｐ−形不純物が添加された層状ゲー
ト７０４と、引き続くゲート・フンガの間に配置された
Ｎ形不純物が添加されたチヤンネル領域７０６と、ドリ
フト領域を有するＮ形不純物が添加されたドレイン７０
８と、Ｎ＋形不純物が添加されたソース接触体７１０
と、Ｎ＋形不純物が添加されたドレイン接触体７１２と
を有する。ＶＦＥＴ７００は、Ｐ＋＋形不純物が添加さ
れた層とＰ−形不純物が添加された層とが交代した層に
なっている層状ゲート７０４以外の点では、ＶＦＥＴ１
００に類似している。ＶＦＥＴ７００は、下記の寸法を
有する。すなわち、ゲート領域の長さおよびチヤンネル
領域の長さは０．４μｍ、ゲート・フィンガの幅は０．
５μｍ、チヤンネル領域の開口部の大きさは０．５μ
ｍ、ソースの長さは１μｍ、ドレインの長さは１μｍで
ある。ソース７０２と、チヤンネル領域７０６と、ドレ
イン７０８と、のＮ−形不純物の添加濃度は、約３×１
０１６シリコン原子／ｃｍ３である。ゲート７０４を作
成するための炭素不純物の添加濃度は、ドレインに隣接
する０．０７μｍ層の場合、下記のように変化する。
【００３４】
【表２】
【００３５】炭素不純物は、ＧａＡｓの中では、非常に
小さな拡散係数を有する。したがって、このような薄い
複数個の層は、焼き鈍しでさえ、層状体作成を圧倒して
しまう添加不純物の拡散を起こさずに、ＭＯＣＶＤによ
り作成することができる。
【００３６】ゲート７０４の長さに沿って層状体を作成
することにより、ゲート・バイアスが加えられない時チ
ヤンネル領域７０６の中に小さな電界が得られ（したが
って、オン抵抗値ＲＯＮが小さい）、および、高いブロ
ッキング電圧と大きなブロッキング利得とを持つよう
に、逆ゲート・バイアスで大きな電界が得られる。図８
ａ〜図８ｂは、ゲート・バイアスが−２ボルトの場合、
チヤンネルの中の等電位線を実践的に示した図面であっ
て、図８ａはドレイン・ソース間電圧ＶＤＳがブロッキ
ング電圧のすぐ下である場合の図面、および、図８ｂは
ドレイン・ソース間電圧ＶＤＳがブロッキング電圧のす
ぐ上である場合の図面である。端部のＰ−形層は、コー
ナの電界の大きさを小さくし、それで、ゲート・ドレイ
ンのブレークダウン電圧が増大し、および、ゲート静電
容量値が小さくなる。中央部のＰ−形層では、等電位表
面がチヤンネル領域の中で平らになり、そして、高電界
のサドル領域がドレインに向かって広がる。この平らな
等電位表面により、良好なドレイン電位ブロッキングが
得られる。もちろん、中央部のＰ−形層は簡単な製造法
では省略することができ、そしてなお、ブレークダウン
電圧の増大を保持することができる。または、端部のＰ
−形層の一方または両方を省略することができ、そして
なお、等電位表面の平坦化を保持することができる。
【００３７】図９ａ〜図９ｂは、ゲート・バイアスが−
２ボルトの場合のＩ−Ｖ特性のグラフである。図９ａ
は、図７に示されたＶＦＥＴに対するグラフであり、そ
して、図９ｂは、ソースとドレインが交換された場合の
グラフである。
【００３８】ゲート７０４は、等電位表面をさらに平坦
にするために、および、ブロッキング電圧をさらに改善
するために、特にさらに長いゲートに対し、さらに多数
個の層を有することができる。それに加えて、これらの
ゲート層はＮ−形層により分離することができる。そし
て、これらのゲート層に個々の接触体を用いることによ
り、ＶＦＥＴに対し５極管形特性を生成することができ
る。
【００３９】さらに、側壁方位を備えないで、または、
傾斜した基板を備えて、層状ゲートを用いることができ
る。最後に、水平形電界効果トランジスタの中に、その
長さ方向に添加不純物濃度が変化するゲートを用いるこ
とができる。このような水平形電界効果トランジスタで
は、埋込みゲート領域は、別々の添加不純物濃度を有す
る一連の部分領域であることができる。
【００４０】ＶＦＥＴの好ましい第３実施例 図１０は、ＶＦＥＴの好ましい第３実施例の図面であ
る。図１０において、ＶＦＥＴは参照番号１０００で全
体的に示されている。ＶＦＥＴはヒ化ガリウム（ＧａＡ
ｓ）で作成され、そして、Ｎ形不純物が添加されたソー
ス１００２と、平行なフィンガの形状のＰ＋形不純物が
添加されたゲート１００４と、引き続くゲート・フィン
ガの間に配置されたＮ形不純物が添加されたチヤンネル
領域１００６と、Ｎ形不純物が添加されたドレイン１０
０８とを有する。ＶＦＥＴ１０００は、ソース／ドレイ
ン添加不純物濃度に関して、ＶＦＥＴ１００とは異な
る。特に、下記のように、ＶＦＥＴ１０００は小さな添
加不純物濃度を有する。
【００４１】
【表３】
【００４２】ドレイン１００８の添加不純物濃度が小さ
いと、チヤンネル欠乏領域がドレインの中にさらに深く
広がり、それで、チヤンネルの長さが実効的に増加する
ことにより、ゲート／基板のブレークダウン電圧が高く
なり、ゲート／基板の静電容量値が小さくなり、およ
び、ブロッキング電圧が高くなる。また、集積された電
荷が基板側で少ないので、ドレイン・ソース電圧の効果
がゲート・ブロッキングに関して変化することが減少す
る。さらに、チヤンネル添加不純物濃度が１×１０１６
／ｃｍ３の程度で寸法が０．８μｍのチヤンネル開口部
は、チヤンネル添加不純物濃度が３×１０１６／ｃｍ３
〜４×１０１６／ｃｍ３で寸法が０．４μｍのチヤンネ
ル開口部と、同じゲート電圧でほぼ同じブロッキング電
圧を有する。けれども、チヤンネル不純物添加濃度が大
きくてチヤンネル開口部が小さい程、オン抵抗値ＲＯＮ
は小さくなる。したがって、チヤンネル添加不純物濃度
とドレイン添加不純物濃度との差は、よりよい特性のＶ
ＦＥＴを生ずる。Ｐ＋形ゲート層１００４はまた、静電
容量値を最小にするために、ソース側とドレイン側との
両方に、Ｐ−形層を有することができる。
【００４３】ＶＦＥＴの好ましい第４実施例 ＶＦＥＴの好ましい第４実施例は、ＶＦＥＴ７００のゲ
ート７０４と、ＶＦＥＴ１０００の少量の不純物が添加
されたドレイン１００２とを組み合わせて用いる。低周
波数に適合したＶＦＥＴの好ましい第４実施例は、図１
１の実践的立体図に示された、簡単な配置設計を有する
ことができる。図１１には、Ｐ＋形ゲート層１１２４が
示されている。Ｐ＋形ゲート層１１２４は、集積回路ダ
イの不純物が添加された隅の１個の通路１１１５によ
り、層１１２４の中に作成されたゲート・フィンガ１１
０４の間に配置されたチヤンネル１１０６の全部と共
に、金属ゲート接触体１１１４に接続される。ゲート・
フィンガは、約５０μｍ平方の繰り返される面積領域の
中に作成される。この５０μｍ平方の面積領域は、ゲー
ト・フィンガの幅と、ゲート抵抗値とを制限する。１個
のゲート接触体１１１４を用いることにより、接触体に
使用されるダイ面積領域が小さくなり、そして、ゲート
層１１２４の大部分を、ゲート・フィンガおよびチヤン
ネルとしてパターンに作成することができる。
【００４４】ＶＦＥＴおよびＨＢＴのヘテロ構造体 図１２は、ＶＦＥＴの好ましい第５実施例の一部分の横
断面図である。図１２において、ＶＦＥＴは参照番号１
２００で全体的に示されている。ＶＦＥＴ１２００は、
ソース１２０２と、ゲート・フィンガ１２０４と、チヤ
ンネル１２０６と、ドレイン１２０８とを有する。これ
らの領域の全部はＧａＡｓで作成される。ただし、ゲー
ト・フィンガ１２０４は、厚さが０．３μｍのＰ＋形Ｇ
ａＡｓ部分層１２２４と、厚さが０．０５μｍのＰ＋形
Ａｌ０．３Ｇａ０．７Ａｓ部分層１２２５とで作成され
る。部分層１２２５を組み込むことにより、ゲート１２
０４からドレイン１２０８に対するヘテロ接合が得ら
れ、それにより、ゲート・ドレインのブレークダウン電
圧が増大し、そして、漏洩電流が減少する。
【００４５】または、ゲート１２０４は、ソースおよび
チヤンネルを作成するＮ−形ＧａＡｓの過剰成長を助成
するために、全部がＰ＋形Ａｌ０．３Ｇａ０．７Ａｓ
（厚さ０．０３μｍ）である、または、薄いＧａＡｓの
上側部分層を備えたＰ＋形Ａｌ０．３Ｇａ０．７Ａｓで
あることができる。Ａｌ０．３Ｇａ０．７Ａｓゲートは
またチヤンネルに対しヘテロ接合を形成し、そして、ゲ
ート・チヤンネル接合の漏洩を小さくする。
【００４６】ＶＦＥＴ１２００およびその変更実施例の
製造では、Ｐ＋形Ａｌ０．３Ｇａ０．７Ａｓ層を付加し
た場合のＶＦＥＴ１００と同じように工程が進行する。
ゲート・フィンガを作成するためのプラズマ・エッチン
グはまた、Ａｌ０．３Ｇａ０．７Ａｓをもエッチングす
る。再び、製造の工程では、ウエハの正確な（１００）
方位から、および、ゲート・フィンガ側壁の（０１０）
方位および（００１）方位から、利益を受ける。もちろ
ん、ＶＦＥＴ１２００は、ＶＦＥＴ７００のように変調
されたゲート不純物添加濃度を有することができ、およ
び、ＶＦＥＴ１０００のように少量の不純物が添加され
たドレインを有することができる。
【００４７】図１３は、好ましい第６実施例のヘテロ接
合バイポーラ・トランジスタ（ＨＢＴ）１３００の一部
分の横断面図である。ヘテロ接合バイポーラ・トランジ
スタ（ＨＢＴ）１３００は、Ｎ＋形Ａｌ０．３Ｇａ
０．７Ａｓエミッタ１３０２と、Ｐ＋形ＧａＡｓ真性ベ
ース１３０４と、Ｐ＋形外因性ベース１３０６と、Ｎ−
形ＧａＡｓコレクタ１３０８とを有する。外因性ベース
１３０６は、ＶＦＥＴ１００のゲート・フィンガと類似
のフィンガ構造体を有する。ただし、フィンガの総数は
さらに少ないことができ、および、フィンガの寸法はさ
らに大きいことができる。特に、外因性ベース・フィン
ガ１３０６は、ベースの抵抗値をできるだけ小さくする
ために、横断面が２μｍ×２μｍであることができ、一
方、真性ベース１３０４は、０．１μｍの厚さを有する
ことができ、および、隣接する外因性ベース・フィンガ
の間に３μｍの距離を有することができる。
【００４８】ＨＢＴ１３００の製造は、ＶＦＥＴ１００
の製造と類似の工程で進行することができるが、チヤン
ネルおよびソースを作成するＮ−形ＧａＡｓの過剰成長
を、エミッタを作成するために、Ｐ＋形ＧａＡｓ（その
場で、炭素不純物を添加する）を０．０５μｍの厚さに
成長することと、その後、Ｎ＋形Ａｌ０．３Ｇａ０．７
Ａｓ（その場で、シリコン不純物を添加する）を１．０
μｍの厚さに成長することで置き換えることができる。
真性ベースを作成するためのＰ＋形ＧａＡｓの過剰成長
は、すべての棚部分の生成が始まることを避けるための
ウエハの正確な（１００）方位から、利点を得ることが
でき、そして、ベース・フィンガ側壁の（０１０）方位
および（００１）方位がちょうど複製される。Ｎ＋形Ａ
ｌ０．３Ｇａ０．７Ａｓの過剰成長は、Ｎ−形ＧａＡｓ
の場合のように、これらの方位から利点を得ることがで
きる。この場合には、ウエハの方位は、棚部分の生成
と、外因性ベース・フィンガの間にエミッタの不均一な
充填を避けることができ、および、外因性ベース側壁方
位は、Ｎ形エミッタ不純物添加を確実に行うことができ
る。シリコン不純物は、ＧａＡｓおよびＡｌ０．３Ｇａ
０．７Ａｓの中で、非常に小さな拡散係数を有すること
に注目されたい。したがって、ベース側壁方位をあまり
重視しないＮ形不純物添加に対し、シリコンの代わりに
ゲルマニウムまたはスズを用いることは、不純物拡散の
問題点を生ずるであろう。
【００４９】変更実施例および利点 これらの好ましい実施例は、基板表面とほぼ同じ結晶面
方位を有する垂直側壁の上の過剰成長と、傾斜していな
い基板の中のトレンチおよびペデスタルの過剰成長と、
ゲートの長さに沿って変化するＶＦＥＴ埋込みゲート不
純物添加と、ＶＦＥＴソース／ドレインの変化する不純
物添加と、の特徴の１つまたはいくつかを保持したま
ま、多くの方法で変更することができる。
【００５０】例えば、種々の部品の寸法を変更すること
ができる。また、ＶＦＥＴのチヤンネルの形状またはＨ
ＢＴのエミッタの形状を変更することができる。また、
ＧａＰ、ＩｎＰ、ＧａｘＩｎ１−ｘＰ、ＩｎｘＧａ
１−ｘ Ａｓ、ＡｌＡｓ、ＡｌｘＧａ１−ｘＡｓなどの
ような他のＩＩＩ−Ｖ族材料はまた、ＧａＡｓと同じ閃
亜鉛鉱構造および過剰成長特性を有する。ＧａＡｓは、
シリコン・ウエハの凹部の中のに成長される材料の島状
体である。埋込みゲートに対する接続体を作成するため
のＢｅによるＰ＋＋形不純物の添加は、Ｚｎ不純物の添
加によって置き換えることができる。この場合、金属接
触体は、ＴｉＰｔＡｕのような合金であることができ
る。また、ダイアモンドおよび炭化ケイ素は、ＶＦＥＴ
およびＨＢＴに対する可能な材料である。
【００５１】本発明は、ＩＩＩ−Ｖ族基板の中のステッ
プの上にエピタクシャル成長を、改良された方法で実行
するという技術上の利点を有する。
【００５２】以上の説明に関して更に以下の項を開示す
る。 （１）（イ）平らな表面を有し、および、前記表面にほ
ぼ等価な結晶方位を有しかつ前記表面に垂直な側壁を有
する、半導体層を備える段階と、（ロ）前記表面の上お
よび前記側壁の上に同時に半導体材料のエピタクシャル
層をエピタクシャルに成長させる段階と、（ハ）前記層
が第１ＩＩＩ−Ｖ族化合物で作成されること、および、
前記エピタクシャル層が第２ＩＩＩ−Ｖ族化合物で作成
されることと、を有する、ＩＩＩ−Ｖ族半導体エピタク
シャル過剰成長の方法。 （２）第１項記載の方法において、（イ）前記第１ＩＩ
Ｉ−Ｖ族化合物が添加不純物を含有するヒ化ガリウムで
あり、（ロ）前記第２ＩＩＩ−Ｖ族化合物が添加不純物
を含有するヒ化ガリウムである、前記方法。
【００５３】（３）第１項記載の方法において、（イ）
前記表面が（１００）方位を有し、（ロ）前記側壁が前
記表面から前記層の中に延長されたトレンチの側壁であ
る、前記方法。 （４）第１項記載の方法において、（イ）前記層が前記
表面に隣接した位置にＰ形不純物を有しおよび前記表面
から離れた位置にＮ形不純物を有し、かつ、前記トレン
チの底部において前記Ｎ形添加不純物が露出する、前記
方法。
【００５４】（５）（イ）第１ＩＩＩ−Ｖ族半導体材料
で作成され、かつ、第１結晶面方位を備えた表面を有す
る、ドレインと、（ロ）前記ドレインの上に配置され、
かつ、第２ＩＩＩ−Ｖ族半導体材料で作成され、かつ、
前記表面に事実上垂直な側壁を有しおよび等価な結晶方
位を有する、ゲート・フィンガと、（ハ）前記フィンガ
の間に配置され、かつ、第３ＩＩＩ−Ｖ族半導体材料で
作成された、チヤンネル領域と、（ニ）前記ゲート・フ
ィンガの上および前記チヤンネル領域の上に配置され、
かつ、第４ＩＩＩ−Ｖ族半導体材料で作成された、ソー
スと、を有する、垂直形電界効果トランジスタ。 （６）第５項記載のトランジスタにおいて、（イ）前記
第１ＩＩＩ−Ｖ族半導体材料と、前記第２ＩＩＩ−Ｖ族
半導体材料と、前記第３ＩＩＩ−Ｖ族半導体材料と、前
記第４ＩＩＩ−Ｖ族半導体材料とが添加不純物を含有す
るヒ化ガリウムであり、（ロ）前記第１結晶面方位が
（１００）である、前記トランジスタ。
【００５５】（７）（イ）第１ＩＩＩ−Ｖ族半導体材料
で作成され、かつ、（１００）の第１結晶面方位を０．
５°の範囲内で備えた表面を有する、コレクタと、
（ロ）前記コレクタの上に配置され、かつ、第２ＩＩＩ
−Ｖ族半導体材料で作成され、かつ、前記表面に事実上
垂直な側壁を有しおよび等価な結晶方位を有する、外因
性ベース・フィンガと、（ハ）前記フィンガの間に配置
され、かつ、第３ＩＩＩ−Ｖ族半導体材料で作成され
た、真性ベース領域と、（ニ）前記フィンガの上および
前記真性ベース領域の上に配置され、かつ、第４ＩＩＩ
−Ｖ族半導体材料で作成された、エミッタと、（ホ）前
記第４ＩＩＩ−Ｖ族半導体材料のバンド・ギャップが前
記第３ＩＩＩ−Ｖ族半導体材料のバンド・ギャップより
も大きいこと、を有する、ヘテロ接合バイポーラ・トラ
ンジスタ。 （８）（イ）（１００）に等しい結晶方位を０．５°の
範囲内で備えた平らな表面を有し、かつ、前記表面に垂
直な側壁を有する、半導体層を備える段階と、（ロ）前
記表面の上および前記側壁の上に同時に第２半導体材料
のエピタクシャル層をエピタクシャルに成長させる段階
と、（ハ）前記層が第１ＩＩＩ−Ｖ族化合物で作成さ
れ、かつ、前記エピタクシャル層が第２ＩＩＩ−Ｖ族化
合物で作成されることと、を有する、エピタクシャル過
剰成長の方法。
【００５６】（９）第８項記載の方法において、（イ）
前記側壁が前記表面から前記層の中に延長されたトレン
チの側壁である、前記方法。 （１０）（イ）第１ＩＩＩ−Ｖ族半導体材料で作成さ
れ、かつ、（１００）の結晶面方位を０．５°の範囲内
で備えた表面を有する、ドレインと、（ロ）前記ドレイ
ンの上に配置され、かつ、第２ＩＩＩ−Ｖ族半導体材料
で作成され、かつ、前記表面に事実上垂直な側壁を有す
る、ゲート・フィンガと、（ハ）前記フィンガの間に配
置され、かつ、第３ＩＩＩ−Ｖ族半導体材料で作成され
た、チヤンネル領域と、（ニ）前記ゲート・フィンガの
上および前記チヤンネル領域の上に配置され、かつ、第
４ＩＩＩ−Ｖ族半導体材料で作成された、ソースと、を
有する、垂直形電界効果トランジスタ。
【００５７】（１１）（イ）半導体層の中のソース領域
と、（ロ）前記半導体層の中のドレイン領域と、（ハ）
前記半導体層の中に配置され、かつ、前記ソース領域と
前記ドレイン領域との間に配置された、ゲート領域と、
（ニ）前記半導体層の中に配置され、かつ、前記ソース
領域と前記ドレイン領域との間に配置され、かつ、前記
ゲート領域に隣接して配置された、チヤンネル領域と、
（ホ）前記ゲート領域が前記ソース領域から前記ドレイ
ン領域に向かう方向に変化する添加不純物濃度を有する
ことと、を有する、電界効果トランジスタ。 （１２）第１１項記載のトランジスタにおいて、（イ）
前記ゲート領域が前記ドレインに隣接する位置に第１
部分領域を有し、かつ、前記ゲート領域が前記ドレイン
から離れた位置に第２部分領域を有し、かつ、前記第１
部分領域に添加された不純物濃度が前記第２部分領域に
添加された不純物濃度よりも小さい、前記トランジス
タ。
【００５８】（１３）第１１項記載のトランジスタにお
いて、（イ）前記ソース領域から前記チヤンネル領域を
通り前記ドレイン領域に向けて流れるキャリア流が前記
半導体層の表面に事実上垂直である、前記トランジス
タ。 （１４）第１３項記載のトランジスタにおいて、（イ）
前記ゲート領域が複数個の平行なフィンガを有し、か
つ、前記平行なフィンガの中の引き続くフィンガの間に
前記チヤンネル領域の各部分が配置される、前記トラン
ジスタ。
【００５９】（１５）（イ）第１添加不純物形を有する
半導体ドレイン層を備える段階と、（ロ）前記ドレイン
層の上に、前記第１添加不純物形と反対の添加不純物形
を有する第１ゲート層を作成する段階と、（ハ）前記第
１ゲート層の上に、前記第１添加不純物形と反対の添加
不純物形を有しかつ前記第１ゲート層の添加不純物濃度
とは異なる添加不純物濃度を有する第２ゲート層を作成
する段階と、（ニ）ゲート・フィンガを定めるために、
前記第１ゲート層の一部分および前記第２ゲート層の一
部分を除去する段階と、（ホ）前記ゲート・フィンガの
間にチヤンネル領域を作成する段階、および、前記ゲー
ト領域および前記チヤンネル領域の上にソース領域を作
成する段階と、を有する、垂直形電界効果トランジスタ
の製造法。 （１６）（イ）半導体層の中のソース領域と、（ロ）前
記半導体層の中のドレイン領域と、（ハ）前記半導体層
の中に配置され、かつ、前記ソース領域と前記ドレイン
領域との間に配置された、ゲート領域と、（ニ）前記半
導体層の中に配置され、かつ、前記ソース領域と前記ド
レイン領域との間に配置され、かつ、前記ゲート領域に
隣接して配置された、チヤンネル領域と、（ホ）前記ド
レイン領域および前記チヤンネル領域が同じ添加不純物
形を有し、かつ、前記ドレイン領域の添加不純物濃度が
前記チヤンネル領域の添加不純物濃度よりも大きいこと
と、を有する、電界効果トランジスタ。
【００６０】（１７）第１６項記載のトランジスタにお
いて、（イ）前記層がヒ化ガリウムで作成され、（ロ）
前記ゲート領域に炭素のＰ形不純物が添加され、（ハ）
前記ソース領域と、前記ドレイン領域と、前記チヤンネ
ル領域とに、シリコンのＮ形不純物が添加された、前記
トランジスタ。 （１８）第１６項記載のトランジスタにおいて、（イ）
前記ソース領域から前記チヤンネル領域を通り前記ドレ
イン領域に向けて流れるキャリア流が、前記半導体層の
表面に事実上垂直であり、（ロ）前記ゲート領域が複数
個の平行なフィンガを有し、かつ、前記平行なフィンガ
の中の引き続くフィンガの間に前記チヤンネル領域の各
部分が配置される、前記トランジスタ。
【００６１】（１９）（イ）Ｎ形不純物が添加された半
導体材料で作成されたドレイン層と、（ロ）前記ドレイ
ン層の上に、前記材料で作成されかつＰ形不純物が添加
された、複数個のゲート・フィンガと、（ハ）前記ドレ
イン層の上に配置され、かつ、前記ゲート・フィンガの
間に配置され、かつ、前記材料で作成されかつＮ形不純
物が添加された、チヤンネル領域と、（ニ）前記ゲート
・フィンガおよび前記チヤンネル領域の上に配置され、
かつ、前記材料で作成されかつＮ形不純物が添加され
た、ソース領域と、（ホ）前記チヤンネル領域の添加不
純物濃度と前記ソース領域の添加不純物濃度が等しく、
かつ、前記チヤンネル領域と前記ソース領域の添加不純
物濃度が前記ドレイン領域の添加不純物濃度よりも大き
いことと、を有する、垂直接合形電界効果トランジス
タ。 （２０）（イ）第１添加不純物形を有する半導体ドレイ
ン層を備える段階と、（ロ）前記ドレイン層の上に、前
記第１添加不純物形と反対の添加不純物形を有するゲー
ト層を作成する段階と、（ハ）ゲート・フィンガを定め
るために、前記ゲート層の一部分を除去する段階と、
（ニ）前記ゲート・フィンガの間にチヤンネル領域を作
成する段階、および、前記ゲート領域および前記チヤン
ネル領域の上にソース領域を作成する段階とであって、
前記チヤンネル領域および前記ソース領域が前記第１添
加不純物形を有しかつそれらの添加不純物濃度が前記ド
レイン層の添加不純物濃度よりも大きい、前記各段階
と、を有する、垂直形電界効果トランジスタの製造の方
法。
【００６２】（２１）第２０項記載の方法において、
（イ）前記ドレイン層と、前記ゲート層と、前記チヤン
ネル領域と、前記ソース領域とが、不純物が添加された
ヒ化ガリウムで作成される、前記方法。 （２２）基板表面と同じ結晶方位のゲート側壁を有し、
かつ、大きな指数の方向に対し傾斜していない小さな指
数の基板方位を有する、埋込みゲート７０４を備えた垂
直形電界効果トランジスタ７００とその製造法が得られ
る。ゲート７０４は、チヤンネル７０６に沿って変調さ
れた添加不純物濃度を有し、および、ドレイン７０８
は、チヤンネルよりも、小さな添加不純物濃度を有す
る。これらのことは、ゲート７０４のエピタクシャル過
剰成長によりチヤンネル７０６を作成することによっ
て、達成される。
【図面の簡単な説明】
【図１】垂直形電界効果トランジスタの好ましい第１実
施例の図面であって、ａは立体図、ｂは横断面図、ｃは
平面図。
【図２】好ましい第１実施例の特性図であって、ａ図は
電気的特性図、ｂ図はＶＤＳがブロッキング電圧以下の
時のチヤンネル・キャリア濃度の図、ｃ図はＶＤＳがブ
ロッキング電圧以上の時のチヤンネル・キャリア濃度の
図。
【図３】好ましい第１実施例の応用図であって、ａは複
数個のＶＦＥＴを使用した応用図、ｂは電圧制御装置へ
の応用図、ｃは整流のためのショトッキ・ダイードを備
えた直流−直流変換器への応用図、ｄはＶＦＥＴによる
同期整流を備えた直流−直流変換器への応用図。
【図４】好ましい第１実施例の製造法の説明図であっ
て、ａ〜ｄは製造の逐次の段階の図。
【図５】好ましい第１実施例の製造法の説明図であっ
て、ａ〜ｃは製造の１つの段階の半導体基板の平面図。
【図６】一定の方位を有する基板とエピタクシャル成長
を示した図であって、ａは基板の図、ｂはエピタクシャ
ル成長を示した図。
【図７】好ましい第２実施例の横断面図。
【図８】好ましい第２実施例の等電位面図であって、ａ
はＶＤＳがブロッキング電圧以下の時の等電位面図、ｂ
はＶＤＳがブロッキング電圧以上の時の等電位面図。
【図９】好ましい第２実施例の電気的特性図であって、
ａは図７のＶＦＥＴの対するＩ−Ｖ特性図、ｂはソース
とドレインが交換されたＶＦＥＴの対するＩ−Ｖ特性
図。
【図１０】好ましい第３実施例の横断面図。
【図１１】好ましい第４実施例の立体図。
【図１２】好ましい第５実施例の横断面図。
【図１３】好ましい第６実施例の横断面図。
【符号の説明】 １００、７００ 垂直形電界効果トランジスタ １０４、７０４ ゲート １０６、７０６ チヤンネル １０８、７０８ ドレイン
───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 ０５６６８２ (32)優先日 1993年４月30日 (33)優先権主張国 米国（ＵＳ） (72)発明者 ハン − ツォング ユアン アメリカ合衆国テキサス州ダラス，ダート ムアー ドライブ 3230

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】（イ）平らな表面を有し、および、前記表
    面にほぼ等価な結晶方位を有しかつ前記表面に垂直な側
    壁を有する、半導体層を備える段階と、 （ロ）前記表面の上および前記側壁の上に同時に半導体
    材料のエピタクシャル層をエピタクシャルに成長させる
    段階と、 （ハ）前記層が第１ＩＩＩ−Ｖ族化合物で作成されるこ
    と、および、前記エピタクシャル層が第２ＩＩＩ−Ｖ族
    化合物で作成されることと、 を有する、ＩＩＩ−Ｖ族半導体エピタクシャル過剰成長
    の方法。
  2. 【請求項２】（イ）第１ＩＩＩ−Ｖ族半導体材料で作成
    され、かつ、第１結晶面方位を備えた表面を有する、ド
    レインと、 （ロ）前記ドレインの上に配置され、かつ、第２ＩＩＩ
    −Ｖ族半導体材料で作成され、かつ、前記表面に事実上
    垂直な側壁を有しおよび等価な結晶方位を有する、ゲー
    ト・フィンガと、 （ハ）前記フィンガの間に配置され、かつ、第３ＩＩＩ
    −Ｖ族半導体材料で作成された、チヤンネル領域と、 （ニ）前記ゲート・フィンガの上および前記チヤンネル
    領域の上に配置され、かつ、第４ＩＩＩ−Ｖ族半導体材
    料で作成された、ソースと、 を有する、垂直形電界効果トランジスタ。
JP6126717A 1993-04-30 1994-04-28 エピタクシャル過剰成長の方法と垂直形電界効果トランジスタ Pending JPH07142415A (ja)

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