JPH0713971B2 - Bipolar transistor manufacturing method - Google Patents
Bipolar transistor manufacturing methodInfo
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- JPH0713971B2 JPH0713971B2 JP13376088A JP13376088A JPH0713971B2 JP H0713971 B2 JPH0713971 B2 JP H0713971B2 JP 13376088 A JP13376088 A JP 13376088A JP 13376088 A JP13376088 A JP 13376088A JP H0713971 B2 JPH0713971 B2 JP H0713971B2
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Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明はバイポーラトランジスタの製造方法に関する。DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention] (Field of Industrial Application) The present invention relates to a method for manufacturing a bipolar transistor.
（従来の技術） 従来のnpn型バイポーラトランジスタの製造方法につい
て、その工程を表わした第３図を用いて説明する。まず
第３図（ａ）に示されるように、ｐ型シリコン基板１に
選択的にn+埋込み層２を形成し、その上部にｎ型エピタ
キシャル領域３を成長させる。このｎ型エピタキシャル
領域３の表面部分に素子分離領域４を選択的に形成す
る。さらにコレクタ領域の引出し配線としてn+埋込み層
２に接続されるようにn+型拡散層５を形成する。そして
マスク材12aをマスクとしてべース電極の引出配線用の
外部べース領域６を形成する。(Prior Art) A conventional npn-type bipolar transistor manufacturing method will be described with reference to FIGS. First, as shown in FIG. 3A, an n + buried layer 2 is selectively formed on a p-type silicon substrate 1, and an n-type epitaxial region 3 is grown on the n + buried layer 2. Element isolation regions 4 are selectively formed on the surface of the n-type epitaxial region 3. Further, an n + type diffusion layer 5 is formed so as to be connected to the n + buried layer 2 as a lead wire for the collector region. Then, using the mask material 12a as a mask, the outer base region 6 for the lead wiring of the base electrode is formed.
次に第３図（ｂ）示されるように、外部べース領域６に
隣接して、マスク材12bをマスクとして内部べース領域1
7を形成する。その後第３図（ｃ）に示されるように、
エミッタ領域形成予定部にエミッタ領域18を形成する。Next, as shown in FIG. 3 (b), the inner base region 1 is formed adjacent to the outer base region 6 using the mask material 12b as a mask.
Form 7. Then, as shown in FIG. 3 (c),
An emitter region 18 is formed in a portion where an emitter region will be formed.
（発明が解決しようとする課題） しかし上述のような製造方法では、内部べース領域17を
形成するためにイオン注入を行う際、ボロン等のｐ型イ
オンのチャネリングが起こるためべースの深さを浅く制
御することが困難である。この結果べースの深さが深く
なりすぎて、動作の高速化が妨げられるなど、トランジ
スタとしての性能の低下を招くという問題があった。(Problems to be Solved by the Invention) However, in the above-described manufacturing method, when ion implantation is performed to form the inner base region 17, channeling of p-type ions such as boron occurs, so that the base It is difficult to control the depth shallowly. As a result, there is a problem in that the performance of the transistor is deteriorated, such that the base becomes too deep and the operation speed is hindered.
またｐ型イオンがシリコンウェーハ面内に注入される際
の入射角は、場所によって異なる。このためチャネリン
グの起き方も場所によって異なり、べースの深さが不均
一になって電流増幅率の制御が困難になり、増幅率が低
下するという問題があった。Further, the incident angle when p-type ions are implanted into the surface of the silicon wafer varies depending on the location. For this reason, how channeling occurs also differs depending on the location, and the depth of the base becomes non-uniform, making it difficult to control the current amplification factor, and there is a problem that the amplification factor decreases.
本発明は上記事情に鑑み、内部べース領域を形成する際
のチャネリングを防止し、べースの深さを浅くかつ均一
に形成することによって、動作の高速化、増幅率の増大
等性能が向上したバイポーラトランジスタを製造する方
法を提供することを目的とする。In view of the above circumstances, the present invention prevents channeling when forming an internal base region and forms a shallow and uniform base depth to speed up the operation and increase the amplification factor. It is an object of the present invention to provide a method of manufacturing a bipolar transistor having improved characteristics.
（課題を解決するための手段） 上記目的は、半導体基板の表面部分に一導電型イオンを
注入拡散して非結晶化したエミッタ領域を形成し、その
後、前記エミッタ領域の下方に前記エミッタ領域を介し
て逆導電型イオンを注入拡散し、べース領域を形成する
ことを特徴とするバイポーラトランジスタの製造方法に
よって達成される。(Means for Solving the Problems) The above-mentioned object is to form an emitter region in which a single conductivity type ion is implanted and diffused in a surface portion of a semiconductor substrate to be non-crystallized, and thereafter, the emitter region is formed below the emitter region. This is achieved by a method of manufacturing a bipolar transistor, characterized in that ions of opposite conductivity type are implanted and diffused through the base region to form a base region.
（作用） 半導体基板の表面部分に先に一導電型イオンを注入拡散
して非結晶化したエミッタ領域を形成することによっ
て、このエミッタ領域の下部にエミッタ領域を介して注
入される逆導電型イオンのチャネリングが防止され、深
さが浅く均一なべース領域が形成される。(Function) Reverse conductivity type ions implanted under the emitter region by implanting and diffusing one conductivity type ion in the surface portion of the semiconductor substrate to form a non-crystallized emitter region. Channeling is prevented, and a shallow and uniform base region is formed.
（実施例） 本発明の一実施例によるバイポーラトランジスタの製造
方法について、第１図を参照して説明する。まず第１図
（ａ）に示されるように、従来の場合と同様にｐ型シリ
コン基板１に選択的にn+埋込み層２を形成し、その上部
にｎ型エピタキシャル領域３を成長させる。このｎ型エ
ピタキシャル領域３の表面部分に素子分離領域４を選択
的に形成する。さらにコレクタ領域の引出し配線として
n+埋込み層領域２に接続されるようにn+型拡散層５を形
成するとともに、レジストパターン等をマスク材9aとし
てべース電極の引出配線として外部べース領域６を形成
する。(Embodiment) A method for manufacturing a bipolar transistor according to an embodiment of the present invention will be described with reference to FIG. First, as shown in FIG. 1A, an n + buried layer 2 is selectively formed on a p-type silicon substrate 1 as in the conventional case, and an n-type epitaxial region 3 is grown on the n + buried layer 2. Element isolation regions 4 are selectively formed on the surface of the n-type epitaxial region 3. Furthermore, as a lead wire for the collector area
An n + type diffusion layer 5 is formed so as to be connected to the n + buried layer region 2, and an outer base region 6 is formed as a lead wire for a base electrode by using a resist pattern or the like as a mask material 9a.
次に第１図（ｂ）に示されるように、マスク材9bをマス
クとしてエミッタ領域形成予定部に、例えばヒ素等の高
ドーズ量のn+イオンを注入してエミッタ領域８を形成す
る。Next, as shown in FIG. 1 (b), a high dose amount of n + ions such as arsenic is implanted into the intended emitter region formation portion using the mask material 9b as a mask to form the emitter region 8.
さらに第１図（ｃ）に示されるように、マスク材9cをマ
スクとして、外部べース領域６に隣接して例えばボロン
等のｐ型不純物をイオン注入し、内部べース領域７を形
成する。Further, as shown in FIG. 1C, a p-type impurity such as boron is ion-implanted adjacent to the outer base region 6 using the mask material 9c as a mask to form the inner base region 7. To do.
その後第１図（ｄ）のように、層間絶縁膜10を形成し、
これにコンタクトホールを形成してさらにアルミニウム
配線11を形成する。After that, as shown in FIG. 1D, an interlayer insulating film 10 is formed,
A contact hole is formed in this and aluminum wiring 11 is further formed.
このようにして先に形成されたエミッタ領域８のシリコ
ンは、高ドーズ量のn+イオンが注入されたことにより非
結晶化している。この状態のエミッタ領域８の下方にｐ
型イオンを注入することにより、チャネリングを防ぐこ
とができる。これにより、第１図（ｃ）に示されるよう
に、内部べース領域７のべースの深さを浅くかつ均一に
することができる。従って動作が高速化され、さらに電
流増幅率の制御が容易であるバイポーラトランジスタを
得ることができる。The silicon of the emitter region 8 previously formed in this way is non-crystallized by the implantation of a high dose amount of n + ions. P below the emitter region 8 in this state
By implanting type ions, channeling can be prevented. Thereby, as shown in FIG. 1C, the depth of the base of the internal base region 7 can be made shallow and uniform. Therefore, it is possible to obtain a bipolar transistor which operates at high speed and whose current amplification factor is easy to control.
尚、本実施例は一例であって本発明を限定するものでは
ない。また本発明はイオン注入エミッタ型bi-CMOSに対
しても、ＮチャンネルMOSトランジスタのソースドレイ
ンのN+イオン注入とバイポーラトランジスタのエミッタ
領域用N+イオン注入を兼ねることにより起用することが
できる。The present embodiment is an example and does not limit the present invention. Further, the present invention can be applied to an ion implantation emitter type bi-CMOS by also performing N + ion implantation for the source and drain of an N-channel MOS transistor and N + ion implantation for the emitter region of a bipolar transistor.
次に、本発明のバイポーラトランジスタの製造方法を用
いて実験を行った結果について説明する。n+イオンとし
てヒ素を使用し、ドーズ量を５×1015／cm2、加速電圧
を40KeVとしてエミッタ領域を形成した。その後シート
抵抗を下げるために、このエミッタ領域内にBF2を打込
み量を１×1013／cm2、加速電圧を30KeVとして浅く注入
した。そしてエミッタ領域の下部にＢを打込み量を5.6
×1013／cm2、加速電圧を25KeVとして深く注入して、内
部べース領域７を形成した。Next, the results of experiments conducted using the method for manufacturing a bipolar transistor of the present invention will be described. Arsenic was used as n + ions, the dose amount was 5 × 10 15 / cm 2 , and the acceleration voltage was 40 KeV to form an emitter region. Then, in order to reduce the sheet resistance, BF 2 was shallowly injected into the emitter region with an implantation amount of 1 × 10 13 / cm 2 and an acceleration voltage of 30 KeV. And implant B in the lower part of the emitter area to 5.6
An internal base region 7 was formed by deeply implanting with an acceleration voltage of 25 KeV at × 10 13 / cm 2 .
上述のようなイオン注入条件により本発明の製造方法を
用いて製造されたバイポーラトランジスタの電流増幅率
hFEと、内部べース領域の形成を先に行う従来の製造方
法により製造されたバイポーラトランジスタの電流増幅
率hFEとを比較した結果を第２図に示す。これよりコレ
クタ電流の変化に対する電流増幅率hFEの最大値は、従
来の製造方法によるトランジスタが約40であるのに対
し、本発明の製造方法によるトランジスタは約70と増大
していることがわかる。即ち、本発明のバイポーラトラ
ンジスタの製造方法には、チャネリングを防ぐことによ
ってべースの深さを薄くかつ均一化させて、トランジス
タの性能を向上させる結果があることがわかる。The current amplification factor of the bipolar transistor manufactured by the manufacturing method of the present invention under the ion implantation conditions as described above.
and h FE, the result of comparison between the current amplification factor h FE of the bipolar transistor manufactured by the conventional manufacturing method for performing the previously formed internal base over scan region shown in Figure 2. From this, it is understood that the maximum value of the current amplification factor h FE with respect to the change in the collector current is about 40 for the transistor manufactured by the conventional manufacturing method, while it is increased to about 70 for the transistor manufactured by the manufacturing method of the present invention. . That is, it can be understood that the bipolar transistor manufacturing method of the present invention has the result of improving the transistor performance by preventing the channeling to make the base depth thin and uniform.
以上説明したように本発明のバイポーラトランジスタの
製造方法は、半導体基板の表面部分に先に一導電型イオ
ンを注入して非結晶化したエミッタ領域を形成した後、
そのエミッタ領域の下部に逆導電型イオンを注入してチ
ャネリングの発生を防止するため、これにより形成され
たべース領域のべースの深さは浅くしかも均一なものと
なり、動作の高速化、電流増幅率の増大等、トランジス
タの性能を向上させることができる。As described above, the manufacturing method of the bipolar transistor of the present invention, after forming a non-crystallized emitter region by first implanting ions of one conductivity type into the surface portion of the semiconductor substrate,
In order to prevent the occurrence of channeling by injecting ions of the opposite conductivity type into the lower part of the emitter region, the depth of the base of the base region formed by this becomes shallow and uniform, speeding up the operation, The performance of the transistor can be improved by increasing the current amplification factor.
第１図は本発明の一実施例によるバイポーラトランジス
タの製造方法の工程別素子断面図、第２図は同製造方法
により製造されたバイポーラトランジスタの電流増幅率
と従来の製造方法により製造されたバイポーラトランジ
スタの電流増幅率とを示す図、第３図は従来のバイポー
ラトランジスタの製造方法の工程別素子断面図である。 １……ｐ型シリコン基板、２……n+埋込み層、３……ｎ
型エピタキシャル領域、４……素子分離領域、５……n+
型拡散層、６……外部べース領域、7,17……内部べース
領域、8,18……エミッタ領域、9a,9b,9c,12a,12b,12c…
…マスク材、10……層間絶縁膜、11……アルミニウム配
線。FIG. 1 is a sectional view of elements in each step of a method for manufacturing a bipolar transistor according to an embodiment of the present invention, and FIG. 2 is a current amplification factor of a bipolar transistor manufactured by the manufacturing method and a bipolar transistor manufactured by a conventional manufacturing method. FIG. 3 is a view showing a current amplification factor of a transistor, and FIG. 3 is a sectional view of elements in each step of a conventional method for manufacturing a bipolar transistor. 1 ... p-type silicon substrate, 2 ... n + buried layer, 3 ... n
Type epitaxial region, 4 ... element isolation region, 5 ... n +
Type diffusion layer, 6 ... External base region, 7,17 ... Internal base region, 8,18 ... Emitter region, 9a, 9b, 9c, 12a, 12b, 12c ...
… Mask material, 10 …… Interlayer insulating film, 11 …… Aluminum wiring.
Claims (1)
注入拡散して非結晶化したエミッタ領域を形成し、その
後、前記エミッタ領域の下方に前記エミッタ領域を介し
て逆導電型イオンを注入拡散し、ベース領域を形成する
ことを特徴とするバイポーラトランジスタの製造方法。1. A non-crystallized emitter region is formed by implanting and diffusing ions of one conductivity type into a surface portion of a semiconductor substrate, and then ions of opposite conductivity type are implanted below the emitter region through the emitter region. A method for manufacturing a bipolar transistor, which comprises diffusing to form a base region.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13376088A JPH0713971B2 (en) | 1988-05-31 | 1988-05-31 | Bipolar transistor manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13376088A JPH0713971B2 (en) | 1988-05-31 | 1988-05-31 | Bipolar transistor manufacturing method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01302860A JPH01302860A (en) | 1989-12-06 |
| JPH0713971B2 true JPH0713971B2 (en) | 1995-02-15 |
Family
ID=15112308
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13376088A Expired - Lifetime JPH0713971B2 (en) | 1988-05-31 | 1988-05-31 | Bipolar transistor manufacturing method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0713971B2 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8893046B2 (en) | 2001-10-15 | 2014-11-18 | Apple Inc. | Method of managing user-selectable elements in a plurality of directions |
| US8984417B2 (en) | 2008-09-12 | 2015-03-17 | 9224-5489 Quebec Inc. | Method of associating attributes with documents |
| US9058093B2 (en) | 2011-02-01 | 2015-06-16 | 9224-5489 Quebec Inc. | Active element |
-
1988
- 1988-05-31 JP JP13376088A patent/JPH0713971B2/en not_active Expired - Lifetime
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8893046B2 (en) | 2001-10-15 | 2014-11-18 | Apple Inc. | Method of managing user-selectable elements in a plurality of directions |
| US8904281B2 (en) | 2001-10-15 | 2014-12-02 | Apple Inc. | Method and system for managing multi-user user-selectable elements |
| US8954847B2 (en) | 2001-10-15 | 2015-02-10 | Apple Inc. | Displays of user select icons with an axes-based multimedia interface |
| US8984417B2 (en) | 2008-09-12 | 2015-03-17 | 9224-5489 Quebec Inc. | Method of associating attributes with documents |
| US9058093B2 (en) | 2011-02-01 | 2015-06-16 | 9224-5489 Quebec Inc. | Active element |
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH01302860A (en) | 1989-12-06 |
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