JPH01302860A - Manufacture of bipolar transistor - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 19
- 150000002500 ions Chemical class 0.000 claims abstract description 19
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 239000004065 semiconductor Substances 0.000 claims abstract description 5
- 230000003321 amplification Effects 0.000 abstract description 12
- 239000010410 layer Substances 0.000 abstract description 12
- 238000003199 nucleic acid amplification method Methods 0.000 abstract description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 6
- 229910052710 silicon Inorganic materials 0.000 abstract description 6
- 239000010703 silicon Substances 0.000 abstract description 6
- 238000002955 isolation Methods 0.000 abstract description 4
- 238000000034 method Methods 0.000 abstract description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 3
- 229910052782 aluminium Inorganic materials 0.000 abstract description 3
- 238000000605 extraction Methods 0.000 abstract description 3
- 239000011229 interlayer Substances 0.000 abstract description 3
- 238000009792 diffusion process Methods 0.000 abstract description 2
- 230000005465 channeling Effects 0.000 description 7
- 239000000463 material Substances 0.000 description 6
- 238000002513 implantation Methods 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- -1 boron occurs Chemical class 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
Landscapes
- Bipolar Transistors (AREA)
Abstract
Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明はバイポーラトランジスタの製造方法に関する。[Detailed description of the invention] [Purpose of the invention] (Industrial application field) The present invention relates to a method for manufacturing a bipolar transistor.
（従来の技術）
従来のｎｐｎ型バイポーラトランジスタの製造方法につ
いて、その工程を表わした第３図を用いて説明する。ま
ず第３図（ａ）に示されるように、ｐ型シリコン基板１
に選択的にｎ 埋込み層２を形成し、その上部にｎ型エ
ピタキシャル領域３を成長させる。このｎ型エピタキシ
ャル領域３の“表面部分に素子分離領域４を選択的に形
成する。さらにコレクタ領域の引出し配線としてｎ＋埋
込み層２に接続されるようにｎ＋型型数散層５形成する
。そしてマスク材１２ａをマスクとしてベース電極の引
出配線用の外部ベース領域６を形成する。(Prior Art) A conventional method for manufacturing an npn-type bipolar transistor will be described with reference to FIG. 3 showing its steps. First, as shown in FIG. 3(a), a p-type silicon substrate 1
An n-type buried layer 2 is selectively formed on the substrate, and an n-type epitaxial region 3 is grown on top of the n-type buried layer 2. An element isolation region 4 is selectively formed on the surface portion of this n-type epitaxial region 3. Furthermore, an n+-type scattered layer 5 is formed so as to be connected to the n+-buried layer 2 as an extraction wiring for the collector region. Using the mask material 12a as a mask, an external base region 6 for lead wiring of the base electrode is formed.
次に第３図（ｂ）示されるように、外部ベース領域６に
隣接して、マスク材１２ｂをマスクとして内部ベース領
域１７を形成する。その後第３図（Ｃ）に示されるよう
に、エミッタ領域形成予定部にエミッタ領域１８を形成
する。Next, as shown in FIG. 3(b), an inner base region 17 is formed adjacent to the outer base region 6 using the mask material 12b as a mask. Thereafter, as shown in FIG. 3(C), an emitter region 18 is formed in the portion where the emitter region is to be formed.
（発明が解決しようとする課題）
しかし上述のような製造方法では、内部ベース領域１７
を形成するためにイオン注入を行う際、ボロン等のｐ型
イオンのチャネリングが起こるためベースの深さを浅く
制御することが困難である。(Problem to be Solved by the Invention) However, in the above manufacturing method, the internal base region 17
When performing ion implantation to form a base, channeling of p-type ions such as boron occurs, making it difficult to control the depth of the base to be shallow.
この結果ベースの深さが深くなりすぎて、動作の高速化
が妨げられる、など、トランジスタとしての性能の低下
を招くという問題があった。As a result, the depth of the base becomes too deep, resulting in problems such as impeding high-speed operation and deteriorating the performance of the transistor.
またｐ型イオンがシリコンウェーハ面内に注入される際
の入射角は、場所によって異なる。このためチャネリン
グの起き方も場所によって異なり、ベースの深さが不均
一になって電流増幅率の制御が困難になり、増幅率が低
下するという問題があった。Furthermore, the angle of incidence when p-type ions are implanted into the silicon wafer surface varies depending on the location. For this reason, the way channeling occurs varies depending on the location, and the depth of the base becomes uneven, making it difficult to control the current amplification factor, resulting in a problem that the amplification factor decreases.
本発明は上記事情に鑑み、内部ベース領域を形成する際
のチャネリングを防止し、ベースの深さを浅くかつ均一
に形成することによって、動作の高速化、増幅率の増大
等性能が向上したバイポーラトランジスタを製造する方
法を提供することを目的とする。In view of the above circumstances, the present invention prevents channeling when forming the internal base region and forms the base depth shallowly and uniformly, thereby improving performance such as faster operation and increased amplification factor. An object of the present invention is to provide a method for manufacturing a transistor.
（課題を解決するための手段）
上記目的は、半導体基板の表面部分に一導電型イオンを
注入拡散してエミッタ領域を形成し、その後前記エミッ
タ領域よりも深くなるように逆導電型イオンを注入拡散
することにより、前記エミッタ領域の存在によって深さ
の浅いベース領域を形成することを特徴とするバイポー
ラトランジスタの製造方法によって達成される。(Means for Solving the Problem) The above purpose is to form an emitter region by implanting and diffusing ions of one conductivity type into the surface portion of a semiconductor substrate, and then implanting ions of the opposite conductivity type to a depth deeper than the emitter region. This is achieved by a method of manufacturing a bipolar transistor characterized in that a shallow base region is formed by diffusion due to the presence of the emitter region.
（作 用）
半導体基板の表面部分に先に一導電型イオンを注入して
エミッタ領域を形成することによって、そのエミッタ領
域の下部に注入される逆導電型イオンのチャネリングが
防止される。これにより形成されたベース領域のベース
は深さが浅＜、シかも均一なものとなる。(Function) By first implanting ions of one conductivity type into the surface portion of the semiconductor substrate to form an emitter region, channeling of ions of the opposite conductivity type implanted below the emitter region is prevented. The base region thus formed has a shallow and uniform base depth.
（実施例）
本発明の一実施例によるバイポーラトランジスタの製造
方法について、第１図を参照して説明する。まず第１図
（ａ）に示されるように、従来の場合と同様にｐ型シリ
コン基板１に選択的にｎ＋埋込み層２を形成し、その上
部にｎ型エピタキシャル領域３を成長させる。このｎ型
エピタキシャル領域３の表面部分に素子分離領域４を選
択的に形成する。さらにコレクタ領域の引出し配線とし
てｎ＋埋込み層領域２に接続されるようにｎ＋型型数散
層５形成するとともに、レジストパターン等をマスク材
９ａとしてベース電極の引出配線として外部ベース領域
６を形成する。(Example) A method of manufacturing a bipolar transistor according to an example of the present invention will be described with reference to FIG. First, as shown in FIG. 1(a), as in the conventional case, an n+ buried layer 2 is selectively formed in a p-type silicon substrate 1, and an n-type epitaxial region 3 is grown on top of the n+ buried layer 2. An element isolation region 4 is selectively formed in the surface portion of this n-type epitaxial region 3. Further, an n+ type scattered layer 5 is formed to be connected to the n+ buried layer region 2 as a lead wire for the collector region, and an external base region 6 is formed as a lead wire for the base electrode using a resist pattern or the like as a mask material 9a. .
次に第１図（ｂ）に示されるように、マスク材９ｂをマ
スクとしてエミッタ領域形成予定部に、例えばヒ素等の
高ドーズ量のｎ＋イオンを注入してエミッタ領域８を形
成する。Next, as shown in FIG. 1B, the emitter region 8 is formed by implanting a high dose of n+ ions, such as arsenic, into the portion where the emitter region is to be formed, using the mask material 9b as a mask.
さらに第１図（Ｃ）に示されるように、マスク材９Ｃを
マスクとして、外部ベース領域６に隣接して例えばボロ
ン等のｐ型不純物をイオン注入し、内部ベース領域７を
形成する。Further, as shown in FIG. 1C, using the mask material 9C as a mask, p-type impurities such as boron are ion-implanted adjacent to the external base region 6 to form the internal base region 7.
その後第１図（ｄ）のように、層間絶縁膜１０を形成し
、これにコンタクトホールを形成してさらにアルミニウ
ム配線１１を形成する。Thereafter, as shown in FIG. 1(d), an interlayer insulating film 10 is formed, a contact hole is formed therein, and an aluminum wiring 11 is further formed.
このようにして先に形成されたエミッタ領域８のシリコ
ンは、高ドーズ量のｎ＋イオンが注入されたことにより
非結晶化している。この状態のエミッタ領域８の下方に
ｐ型イオンを注入することにより、チャネリングを防ぐ
ことができる。これにより、第１図（Ｃ）に示されるよ
うに、内部ベース領域７のベースの深さを浅くかつ均一
にすることができる。従って動作が高速化され、さらに
電流増幅率の制御が容易であるバイポーラトランジスタ
を得ることができる。The silicon of the emitter region 8 previously formed in this manner has become amorphous due to the implantation of a high dose of n+ ions. Channeling can be prevented by implanting p-type ions below emitter region 8 in this state. Thereby, as shown in FIG. 1(C), the depth of the base of the internal base region 7 can be made shallow and uniform. Therefore, it is possible to obtain a bipolar transistor that operates at high speed and whose current amplification factor can be easily controlled.
尚、本実施例は一例であって本発明を限定するものでは
ない。また本発明はイオン注入エミッタ型ｂｉ−ＣＭＯ
Ｓに対しても、ＮチャネルＭＯＳトランジスタのソース
ドレインのＮ＋イオン注入とバイポーラトランジスタの
エミッタ領域用Ｎ＋イオン注入を兼ねることにより起用
することができる。It should be noted that this example is an example and does not limit the present invention. Further, the present invention is an ion implantation emitter type bi-CMO.
S can also be used by implanting N+ ions into the source and drain of an N-channel MOS transistor and implanting N+ ions into the emitter region of a bipolar transistor.
次に、本発明のバイポーラトランジスタの製造方法を用
いて実験を行った結果について説明する。Next, the results of experiments conducted using the bipolar transistor manufacturing method of the present invention will be described.
ｎ＋イオンとしてヒ素を使用し、ドーズ量を５×１０１
５／ｃシ、加速電圧を４０ＫｃＶとしてエミッタ領域を
形成した。その後シート抵抗を下げるために、このエミ
ッタ領域内にＢ Ｆ ２を打込み瓜をｌＸｌ０１３／ｃ
ｄ、加速電圧を３０ ＫｅＶとして浅く注入した。そし
てエミッタ領域の下部にＢを打込み量を５． ６ Ｘ
１０１３／ｃｌ、加速電圧を２５ ＫｅＶとして深く注
入して、内部ベース領域７を形成した。Arsenic is used as n+ ion, and the dose is 5×101
The emitter region was formed with an acceleration voltage of 40 KcV. After that, in order to lower the sheet resistance, B F 2 was implanted into this emitter region.
d. Shallow implantation was performed at an accelerating voltage of 30 KeV. Then, implant B into the lower part of the emitter region with an amount of 5. 6 X
The internal base region 7 was formed by deep implantation at 1013/cl and an accelerating voltage of 25 KeV.
上述のようなイオン注入条件により本発明の製造方法を
用いて製造されたバイポーラトランジスタの電流増幅率
ｈＰＥと、内部ベース領域の形成を先に行う従来の製造
方法により製造されたバイポーラトランジスタの電流増
幅率ｈ ｐ−を比較した結果を第２図に示す。これより
コレクタ電流の変化に対する電流増幅率ｈＦＥの最大値
は、従来の製造方法によるトランジスタが約４０である
のに対し、本発明の製造方法によるトランジスタは約７
０と増大していることがわかる。即ち、本発明のバイポ
ーラトランジスタの製造方法には、チャネリングを防ぐ
ことによってベースの深さを薄くかつ均一化させて、ト
ランジスタの性能を向上させる結果があることがわかる
。Current amplification factor hPE of a bipolar transistor manufactured using the manufacturing method of the present invention under the above-mentioned ion implantation conditions and current amplification of a bipolar transistor manufactured by a conventional manufacturing method in which the internal base region is formed first. The results of comparing the ratio h p- are shown in FIG. From this, the maximum value of the current amplification factor hFE with respect to a change in collector current is approximately 40 for the transistor manufactured using the conventional manufacturing method, whereas the maximum value of the current amplification factor hFE with respect to the change in collector current is approximately 7 for the transistor manufactured using the manufacturing method of the present invention.
It can be seen that it is increasing to 0. That is, it can be seen that the method for manufacturing a bipolar transistor of the present invention has the effect of making the base depth thinner and more uniform by preventing channeling, thereby improving the performance of the transistor.
以上説明したように本発明のバイポーラトランジスタの
製造方法は、半導体基板の表面部分に先に一導電型イオ
ンを注入してエミッタ領域を形成した後、そのエミッタ
領域の下部に逆導電型イオンを注入してチャネリングの
発生を防ＩＬするため、これにより形成されたベース領
域のベースの深さは浅くしかも均一なものとなり、動作
の高速化、電流増幅率の増大等、トランジスタの性能を
向上させることができる。As explained above, in the method of manufacturing a bipolar transistor of the present invention, ions of one conductivity type are first implanted into the surface portion of a semiconductor substrate to form an emitter region, and then ions of the opposite conductivity type are implanted below the emitter region. In order to prevent the occurrence of channeling, the base depth of the formed base region is shallow and uniform, which improves the performance of the transistor such as faster operation and increased current amplification factor. I can do it.
第１図は本発明の一実施例によるバイポーラトランジス
タの製造方法の工程別素子断面図、第２図は同製造方法
により製造されたバイポーラトランジスタの電流増幅率
と従来の製造方法により製造されたバイポーラトランジ
スタの電流増幅率とを示す図、第３図は従来のバイポー
ラトランジスタの製造方法の工程別素子断面図である。
１・・・ｐ型シリコン基板、２・・・ｎ＋埋込み層、３
・・・ｎ型エピタキシャル領域、４・・・素子分離領域
、５・・・ｎ＋型型数散層６・・・外部ベース領域、７
゜１７・・・内部ベース領域、８，１８・・・エミッタ
領域、９ａ、９ｂ、９ｃ、１２ａ、１２ｂ、１２ｃｍ・
・マスク材、１０・・・層間絶縁膜、１１・・・アルミ
ニウム配線。
出願人代理人 佐 藤 −雄
ｎ＋ ９２
ｐ ど−−１
一、２
ｐ ど−一１処３図FIG. 1 is a cross-sectional view of each step of a bipolar transistor manufacturing method according to an embodiment of the present invention, and FIG. 2 shows a current amplification factor of a bipolar transistor manufactured by the same manufacturing method and a bipolar transistor manufactured by a conventional manufacturing method. FIG. 3 is a diagram showing the current amplification factor of a transistor, and is a cross-sectional view of each step of a conventional bipolar transistor manufacturing method. 1...p-type silicon substrate, 2...n+ buried layer, 3
... n-type epitaxial region, 4 ... element isolation region, 5 ... n+ type scattering layer 6 ... external base region, 7
゜17... Internal base region, 8, 18... Emitter region, 9a, 9b, 9c, 12a, 12b, 12cm.
・Mask material, 10... Interlayer insulating film, 11... Aluminum wiring. Applicant's agent Sato -o n+ 92 p Do-1 1, 2 p Do-1 1 Place 3 Figure
Claims (1)
てエミッタ領域を形成し、その後前記エミッタ領域より
も深くなるように逆導電型イオンを注入拡散することに
より、前記エミッタ領域の存在によって深さの浅いベー
ス領域を形成することを特徴とするバイポーラトランジ
スタの製造方法。By implanting and diffusing ions of one conductivity type into the surface of the semiconductor substrate to form an emitter region, and then implanting and diffusing ions of the opposite conductivity type to a depth deeper than the emitter region, the depth is increased due to the presence of the emitter region. A method of manufacturing a bipolar transistor, comprising forming a shallow base region.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13376088A JPH0713971B2 (en) | 1988-05-31 | 1988-05-31 | Bipolar transistor manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13376088A JPH0713971B2 (en) | 1988-05-31 | 1988-05-31 | Bipolar transistor manufacturing method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01302860A true JPH01302860A (en) | 1989-12-06 |
| JPH0713971B2 JPH0713971B2 (en) | 1995-02-15 |
Family
ID=15112308
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13376088A Expired - Lifetime JPH0713971B2 (en) | 1988-05-31 | 1988-05-31 | Bipolar transistor manufacturing method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0713971B2 (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7606819B2 (en) | 2001-10-15 | 2009-10-20 | Maya-Systems Inc. | Multi-dimensional locating system and method |
| US8607155B2 (en) | 2008-09-12 | 2013-12-10 | 9224-5489 Quebec Inc. | Method of managing groups of arrays of documents |
| US9122374B2 (en) | 2011-02-01 | 2015-09-01 | 9224-5489 Quebec Inc. | Expandable and collapsible arrays of documents |
-
1988
- 1988-05-31 JP JP13376088A patent/JPH0713971B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0713971B2 (en) | 1995-02-15 |
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