KR0143171B1 - Bipolar Transistor Manufacturing Method - Google Patents
Bipolar Transistor Manufacturing MethodInfo
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- KR0143171B1 KR0143171B1 KR1019940013839A KR19940013839A KR0143171B1 KR 0143171 B1 KR0143171 B1 KR 0143171B1 KR 1019940013839 A KR1019940013839 A KR 1019940013839A KR 19940013839 A KR19940013839 A KR 19940013839A KR 0143171 B1 KR0143171 B1 KR 0143171B1
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Abstract
본 발명은 바이폴라 트랜지스터의 동작속도 향상을 위한 소자 제조방법에 관한 것으로, 베이스 형성을 위한 불순물로서 BF2를 사용하고, 상기 베이스 하부 에지와 콜렉터의 계면에 SIC 층을 형성시킴으로써 종래 공정에서의 보론테일 현상을 방지하는 동시에, 상기 SIC 층에 의해 베이스의 폭과 콜렉터 저항이 감소하게 됨으로써 바이폴라 집적회로의 속도특성을 개선시킬 수 있다.The present invention relates to a device manufacturing method for improving the operation speed of a bipolar transistor, using a BF 2 as an impurity for forming a base, and forming a SIC layer at the interface between the base lower edge and the collector boron tail in the conventional process While preventing the phenomenon, the width of the base and the collector resistance are reduced by the SIC layer, thereby improving the speed characteristic of the bipolar integrated circuit.
Description
제A도의 내지 제1E도는 종래의 바이폴라 트랜지스터 제조공정 단면도,Figures 1 to 1E is a cross-sectional view of a conventional bipolar transistor manufacturing process,
제2A도 내지 제2F도는 본 발명의 바이폴라 트랜지스터 제조공정 단면도이다.2A to 2F are cross-sectional views of a bipolar transistor manufacturing process of the present invention.
본 발명은 트랜지스터 제조방법에 관한 것으로, 특히 SIC(Selectively Ion Implanted Collecter)를 이용하여 베이스폭을 감소시키는 것을 바이폴라 트랜지스터 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a transistor, and more particularly, to a method for manufacturing a bipolar transistor by reducing a base width using a selective ion implanted collector (SIC).
오늘날 바이폴라 집적회로의 고집적화와 고속화에 따라, 이를 실현하기위한 새로운 공정개발에 대한 필요성이 대두되고 있다. 바이폴라 트랜지스터는 저전력 고소조사로서 고속 고집적 메모리와 I2L(Integrated Injection Logic) 등과 같은 논리 회로에 응용된다.Today, with the higher integration and higher speed of bipolar integrated circuits, there is a need for new process development to realize this. Bipolar transistors are low-power, high-density irradiation applications in logic circuits such as high-speed highly integrated memories and integrated injection logic (I 2 L).
종래의 바이폴라 트랜지스터에서는 스위칭 속도를 증가시키기 위해서 베이스폭(WB)을 줄여 베이스를 통과하는 소수캐리어 확산시간이 보다 짧게 함으로서 베이스 전송시간(TB)을 감소시키거나, 에피층의 불순물 농도를 증가시켜 콜렉터 저항(RC)을 감소시키는 방법을 이용하였다.In the conventional bipolar transistor, the base width W B is reduced to increase the switching speed, thereby shortening the minority carrier diffusion time passing through the base, thereby reducing the base transfer time T B or increasing the impurity concentration of the epi layer. To reduce the collector resistance (R C ).
상기와 같이 베이스폭을 감소시키기 위해서는 열처리 혹은 베이스 이온주입량과 주입에너지를 감소시켜야 하는데, 이런 경우 베이스내의 전하농도(QB)를 감소시켜 콜렉터-베이스 접합에 역방향 바이어스가 인가될 때 펀치드로우를 발생하며, 과도한 전류이득을 나타내거나, 에미터-콜렉터간의 펀치드로우성 브레이크다운(breakdown)을 유발한다.In order to reduce the base width as described above, the amount of heat treatment or base ion implantation and implantation energy must be reduced. In this case, the charge concentration (Q B ) in the base is reduced to generate a punch draw when a reverse bias is applied to the collector-base junction. Excessive current gain or cause punch-draw breakdown between the emitter and collector.
무엇보다도, 베이스영역에서 기생직렬 커패시턴스는 낮은 베이스 도핑농도에서 문제가 된다. 따라서 좁아진 베이스폭이 소자의 동작에 영향을 미치지 않도록 하기 위해서는 도핑레벨을 펀치드로우를 방지할 수 있을 정도로 높여주어야 한다. 또한, 콜렉터 저항(RC)의 감소를 위해 에피층의 농도를 증가시키면 이로인해 기생커패시턴스가 증가하여 소자의 스위칭 속도를 저하시킨다.First of all, parasitic capacitance in the base region becomes a problem at low base doping concentrations. Therefore, in order to prevent the narrowed base width from affecting the operation of the device, the doping level should be increased to prevent punch draw. In addition, increasing the concentration of the epi layer in order to reduce the collector resistance (R C ) causes the parasitic capacitance to increase, thereby lowering the switching speed of the device.
바이폴라 집적회로의 제조이 있어 수율의 감소를 유발하는 가장 심각한 요인은 에미터-콜렉터간의 누설전류 혹은 쇼트이다. 이러한 에미터-콜렉터간의 누선전류와 쇼트의 발생은 결정학적 결함이 바이폴라 접적회로의 단일 트랜지스터의 에미터에서 발생하여 회로의 고장을 유발한다.With the manufacture of bipolar integrated circuits, the most serious contributor to yield reduction is the leakage current or short between emitter and collector. The occurrence of leakage currents and shorts between the emitter and the collector causes crystallographic defects to occur in the emitter of a single transistor of a bipolar integrated circuit, causing a circuit failure.
이는 에미터가 베이스로 침투하거나 에미터와 베이스가 결합하는 것에 의해 발생하는 것으로 베이스 전류가 제로(Zero)일 때 에미터-콜렉터에 인가되는 전압에 의해 수밀리 암페어의 콜렉터 전류가 흐를 수 있다. 즉 에미터 불순물이 부분적으로 베이스에 침투하여, 콜렉터-에미터사이의 전압(VCE)값이 낮을 때 펀지드로우가 발생한다.This is caused by the penetration of the emitter into the base or the coupling of the emitter and the base, and the collector current of several milliamps can flow by the voltage applied to the emitter-collector when the base current is zero. That is, when the emitter impurities partially penetrate the base, and the voltage V CE between the collector and the emitter is low, the punch draw occurs.
또한, 에미터-콜렉터간의 쇼트는 변위(dislocation)와 같은 물질결함의 영역에서 베이스에 도핑하는 에미터 불순물의 국부적인 확산증가에 의해 유발될 수 있으며, 이러한 쇼트는 좁은 베이스와 얕은 접합구조의 경우 더욱 심각한 문제이다.In addition, the short between the emitter-collector may be caused by the local diffusion of emitter impurities doping the base in the region of material defects such as dislocation, such short for the narrow base and shallow junction structure. It is a more serious problem.
따라서, 바이폴라 트랜지스터의 고속화를 위해서는 베이스폭을 줄임과 동시에 기생커패시턴스, 콜렉터 저항의 감소 및 콜렉터-에미터간의 누설(leakage) 및 쇼트를 방지하여야 한다.Therefore, in order to increase the speed of the bipolar transistor, it is necessary to reduce the base width and to prevent parasitic capacitance, collector resistance, and leakage between the collector and the emitter.
또한 종래의 바이폴라 집적회로 제조공정에서 베이스형성을 위해 불순물로서 보론(Boron)을 주입한 후, 베이스 형성을 위한 열처리시 베이스의 하부에지와 콜렉터와의 계면에서 보론이 콜렉터측으로 침투하는 접합테일링(Tailing)이 발생하여 베이스-콜렉터간의 접합커패시턴스를 증가시킴으로서 소자의 스위칭 속도를 감소시키는 문제가 있었다. 이는 보론의 작은 원자량에 기인하는 것으로, 바이폴라 집적회로를 고속화하기위해서는 이렇나 접합테일링을 방지하여야 한다.In addition, after injecting boron as an impurity to form a base in a conventional bipolar integrated circuit manufacturing process, bonding tailing in which boron penetrates into the collector side at the interface between the lower edge of the base and the collector during heat treatment for forming the base. ) Increases the junction capacitance between the base and the collector, thereby reducing the switching speed of the device. This is due to the small atomic weight of boron, and in order to speed up the bipolar integrated circuit, junction tailing should be prevented.
바이폴라 트랜지스터의 고집적화와 고속화를 위한 개선된 공정방법으로는 더블폴리 자기정합구조가 트랜지스터의 얕은 접함과 베이스폭의 감소를 위해 이용되고 있다.As an improved process method for high integration and high speed of bipolar transistors, a double poly self-aligning structure is used to reduce the shallow contact and the base width of the transistor.
그러나 더블폴리 자기정합구조를 이용한 트랜지스터 제조방법은 공정이 복잡하여 생산성이 낮은 단점이 있다. 특히, BiCMOS(Bipolat CMOS) 소자내에서 더블폴리 자기정합구조를 적용하는 것은 포토-마스크의 숫자증가로 이를 적용하기 어려운 난점이 있다.However, the transistor manufacturing method using the double poly self-aligned structure has a disadvantage of low productivity due to the complicated process. In particular, the application of the double poly self-aligned structure in BiCMOS (Bipolat CMOS) devices is difficult to apply due to the increase in the number of photo-masks.
따라서, 바이폴라 트랜지스터의 고속화를 위해, 콜렉터 저항, 콜렉터-베이스 접합커패시턴스, 블레이크다운 전압 등의 파라미터에 영향을 미치지 않으면서도 베이스폭을 줄임와 동시에 에미터-콜렉터의 누설을 방지할 수 있는 새로운 바이폴라 트랜지스터 제조방법이 요구된다.Therefore, in order to speed up the bipolar transistor, a new bipolar transistor is manufactured that can reduce the base width and prevent the emitter-collector leakage while not affecting the parameters such as the collector resistance, the collector-base junction capacitance, and the breakdown voltage. Method is required.
제1A도 내지 제1E도는 종래의 바이폴라 트랜지스터 제조공정 단면도를 도시한 것이다.1A to 1E show cross-sectional views of a conventional bipolar transistor manufacturing process.
제1A도는 매립층(2) 및 에피층(3) 형성공정을 도시한 것으로서, 저농도(~ 1015atoms/㎠)의 제1도전형 불순물이 도핑된 반도체 기판(1) 전면에 산화막을 형성하고 상기 산화막상에 매립층 마스크를 적용하여 개구부를 형성한 후, 상기 개부구를 통해 제2도전형 불순물로서 아세닉 또는 안티몬을 주입하여 반도체 기판의 소정 영역에 고농도의 매립층(2)을 형성한다. 이어서, 상기 산화막을 제거한 후 상기 매립층이 형성된 반도체 기판이 전면에 저농도의 제2도전형 불순물이 도핑된 에피층(3)을 형성한다.FIG. 1A illustrates a process of forming the buried layer 2 and the epi layer 3, wherein an oxide film is formed over the entire surface of the semiconductor substrate 1 doped with a low concentration (˜10 15 atoms / cm 2) of the first conductive type impurity. After forming an opening by applying a buried layer mask on the oxide film, a high concentration of buried layer 2 is formed in a predetermined region of the semiconductor substrate by injecting acenic or antimony as a second conductive impurity through the opening. Subsequently, after the oxide layer is removed, the semiconductor substrate on which the buried layer is formed forms an epitaxial layer 3 doped with a low concentration of the second conductive impurity on the entire surface.
제1B도를 참조하면, 패드산화막(4) 및 감광막 패턴(5) 형성공정을 도시한 것으로서, 반도체 기판 전면에 이온주입시 기판표면의 손상을 방지하기 위한 패드산화막(4)을 대략 500Å이 두깨로 형성한 후 상기 패드산화막 전면에 베이스 이온주입 마스킹(Masking)물질로서, 감광막을 도포하고, 베이스 이온주입 마스크를 이용하여 상기 감광막을 패터닝하므로 제1감광막 패턴(5)을 형성한다.Referring to FIG. 1B, the pad oxide film 4 and the photoresist pattern 5 are formed, and the pad oxide film 4 is approximately 500 mm thick to prevent damage to the surface of the substrate when ions are implanted into the entire surface of the semiconductor substrate. After forming the photoresist film as a base ion implantation masking material on the entire surface of the pad oxide layer, the photoresist layer is patterned by using a base ion implantation mask, thereby forming a first photoresist layer pattern 5.
이어서, 상기 감광막 패턴을 베이스 이온주입 마스크를 이용하여 제1도전형 불순물로서 보론(Boron)을 이온주입하므로 상기 감광막 패턴에 의해 노출된 패드산화막(4)을 통해 기판내부로 주입하여 에피층(3)의 소정영역에 베이스 도핑영역)6)을 형성한다.Subsequently, the photoresist pattern is implanted into the substrate through the pad oxide layer 4 exposed by the photoresist pattern because boron is implanted as a first conductivity type impurity using a base ion implantation mask. A base doped region 6) is formed in a predetermined region.
제1C도를 참조하면, 에미터 접촉부(10) 형성공정을 도시한 것으로서, 제1B도를 공정에서의 상기 제1감광막 패턴(5) 및 패트산화막(4)을 제거한 후 반도체 기판 전면에 층간절연막으로서 산화막(7)과 질화막(8)을 연속 증착한다.Referring to FIG. 1C, the process of forming the emitter contact portion 10 is shown. In FIG. 1B, the interlayer insulating film is formed on the entire surface of the semiconductor substrate after removing the first photosensitive film pattern 5 and the pat oxide film 4 from the process. As an example, the oxide film 7 and the nitride film 8 are continuously deposited.
이어서, 상기 질화막 전면에 감광막을 도포한 후 에미커 콘택마스크를 이용하여 상기 감광막을 패터닝하므로 제2감광막 패턴(9)을 형성한다. 그다음 상기 제2감광막 패턴(9)에 의해 노출된 질화막(8)과 산화막(7)을 차례로 제거하므로 에피층(3)의 소정영역의 드러나는 에미터 접촉구(10)를 형성한다.Subsequently, after the photoresist is coated on the entire surface of the nitride layer, the photoresist layer is patterned using an emitter contact mask to form a second photoresist layer pattern 9. Next, the nitride film 8 and the oxide film 7 exposed by the second photoresist pattern 9 are sequentially removed, thereby forming an emitter contact hole 10 exposed in a predetermined region of the epitaxial layer 3.
제1D도를 참조하면, 에미터폴리(11) 및 접합형성공정을 도시한 것으로서, 상기 제1C도를 공정후 잔존하는 제2감광막 패턴(9)을 제거한 후, 반도체 기판 전면에 상기 에미터 접촉구를 통하여 에피층(3)의 표면과 접촉되는 에미터 전극 형성용 도전체로서 예컨데, 제2도전형 불순물이 고농도로 도핑된 폴리실리콘을 형성한 후 이를 소정의 폭으로 패터닝하여 에미터폴리(11)를 형성한다.Referring to FIG. 1D, the emitter poly 11 and the junction forming process are illustrated, and after the second photosensitive film pattern 9 remaining after the process of FIG. 1C is removed, the emitter contacts the entire surface of the semiconductor substrate. As a conductor for forming an emitter electrode contacting the surface of the epi layer 3 through a sphere, for example, a polysilicon doped with a high concentration of second conductive impurities is formed and then patterned to a predetermined width to emitter poly ( 11) form.
이어서, 상기 에미터폴리가 형성된 반도체 기판 전면에 에미터 접합형성을 위한 열처리 공정시 상기 에미터폴리에 도핑된 분순물이 외부로 방출되는 것을 방지하기 위하여 제1저온산화막(12)을 형성한다. 그다음 에미터를 형성하기 위해 반도체 기판을 산화분위기에서 소정이 온도로 열처리하여 상기 에미터폴리의 접촉영역하부에 에미터(13)를 형성한다.Subsequently, the first low temperature oxide film 12 is formed to prevent the impurities doped in the emitter poly from being discharged to the outside during the heat treatment process for forming the emitter junction on the entire surface of the semiconductor substrate on which the emitter poly is formed. The semiconductor substrate is then heat-treated at a predetermined temperature in an oxidizing atmosphere to form an emitter to form an emitter 13 under the contact area of the emitter poly.
이때 베이스 도핑영역(6)의 불순물이 수직 및 측면확산되어 에미터(13) 하부와 외측에지(Edge)를 둘러싸는 내부베이스(14)와 상기 내부베이스의 에지에 접하여 형성되는 외부베이스(15)가 형성된다. 이때 상기 내부베이스의 하단에서 보론이 콜렉터측으로 침투하여 보론테일(tail)(16)이 발생한다. 상기 보론테일은 베이스와 콜렉터의 접합거캐시턴스와 베이스폭(WB)를 증가시켜 트랜지스터의 스위칭 속도를 저하시킨다.At this time, the impurities of the base doped region 6 are vertically and side-diffused so that the inner base 14 surrounding the emitter 13 and the outer edge and the outer base 15 formed in contact with the edge of the inner base are formed. Is formed. At this time, the boron penetrates into the collector side from the lower end of the inner base, so that the boron tail 16 is generated. The boron tail decreases the switching speed of the transistor by increasing the junction capacitance of the base and the collector and the base width W B.
제1E도를 참조하면, 금속배선 형성공정을 도시한 것으로서, 제1D도를 공정후, 제1저온산화막(12)을 제거하고, 반도체 기판 전면에 제2저온산화막(17)을 형성한다.Referring to FIG. 1E, a metal wiring forming process is illustrated. After the process of FIG. 1D, the first low temperature oxide film 12 is removed, and the second low temperature oxide film 17 is formed on the entire surface of the semiconductor substrate.
이어서, 상기 에미터 전극에 접촉되는 에미터 배선과 외부베이스에 접촉되는 베이스 전극을 형성하기 위해 상기 에미터 폴리의 소정영역의 노출되도록 제2저온산화막(17)을 선택적으로 제거하여 또한 외부베이스가 드러나도록 상기 제2저온산화막, 질화막, 산화막을 제거하므로 접촉구(18)을 형성한다.Subsequently, the second low temperature oxide film 17 is selectively removed so as to expose a predetermined region of the emitter poly so as to form an emitter wire in contact with the emitter electrode and a base electrode in contact with the external base. The contact hole 18 is formed by removing the second low temperature oxide film, nitride film, and oxide film so as to be exposed.
이어서, 반도체 기판 전면에 상기 접촉구를 통해서 에미터 폴리(11) 및 외부베이스(15)와 접촉되는 금속층을 형성한 후, 상기 금속층을 소정의 폭으로 패터닝하여 금속배선(19)을 형성한다.Subsequently, after forming a metal layer in contact with the emitter poly 11 and the outer base 15 through the contact hole on the front surface of the semiconductor substrate, the metal layer is patterned to a predetermined width to form the metal wiring 19.
상기와 같은 종래의 기술에 의한 바이폴라 트랜지스터의 제조방법은 접합을 형성하기 위한 열처리 공정시 베이스를 형성하기 위해 도핑된 보론이 베이스의 하부에서 콜렉터측으로 침투하여 보론테일이 형성됨으로서 에미터 하단에서 콜렉터 상부까지의 베이스폭(WB)을 증가시키며 베이스-콜렉터간의 접합커패시턴스를 증가시켜 바이폴라 트랜지스터의 스위칭 속도를 저하시키는 문제점이 있다.In the conventional method of manufacturing a bipolar transistor as described above, the doped boron penetrates to the collector side from the bottom of the base to form the base during the heat treatment process for forming the junction, so that the boron tail is formed so that the top of the collector is located at the bottom of the emitter. There is a problem of decreasing the switching speed of the bipolar transistor by increasing the base width (W B ) to and increasing the junction capacitance between the base and the collector.
본 발명의 목적은 바이폴라 집적회로의 스위칭 속도를 향상시키는 바이폴라 트랜지스터 제조방법을 제공함에 있다.It is an object of the present invention to provide a bipolar transistor manufacturing method for improving the switching speed of a bipolar integrated circuit.
상기 목적을 실현하기 위한 본 발명은 매립층, 에피층, 격리산화막이 형성된 반도체 기판 전면에 제1패드산화막을 형성하는 단계; 상기 제1패드산화막 전면에 베이스 이온주입 마스크로서 제1감광막 패턴을 형성하는 단계; 반도체 기판 전면에 제1도전형 불순물을 이온주입하여 베이스 도핑영역을 형성하는 단계; 상기 제1감광막 패턴을 제거하는 단계; 반도체 기판 전면에 제2패드산화막, 질화막, 감광막을 차례로 형성하는 단계; 상기 감광막을 에미터 콘택마스크를 이용하여 패터닝하므로 제2감광막 패턴을 형성하는 단게; 상기 제2감광막 패턴에 의해 노출된 질화막을 제거하는 단계; 반도체 기판 전면에 제2도전형 불순물을 제2감광막 패턴을 이온주입 마스크로 이용하여 고에너지로 이온주입하므로 상기 베이스도피 영역하부에 SIC 도핑영역을 형성하는 단계; 상기 제2감광막 패턴을 제거하는 단계; 상기 질화막에 의해 노출된 제2패드산화막을 제거하므로 에미터 접촉구를 형성하는 단계; 반도체 기판 전면에 제2도전형 불순물이 고농도로 도핑된 폴리실리콘을 증착한 후, 소정의 폭으로 패터닝하여 에미터 폴리를 형성하는 단계; 반도체 기판 전면에 제1저온산화막을 형성하는 단계; 및 반도체 기판으 소정이 온도에서 열처리하여 에미터, 내부베이스 SIC층, 외부베이스를 형성하는 단계를 포함한다.The present invention for realizing the above object comprises the steps of: forming a first pad oxide film on the entire surface of the semiconductor substrate having the buried layer, the epi layer, the isolation oxide film; Forming a first photoresist pattern on the entire surface of the first pad oxide layer as a base ion implantation mask; Forming a base doped region by implanting first conductive impurities into the entire surface of the semiconductor substrate; Removing the first photoresist pattern; Sequentially forming a second pad oxide film, a nitride film, and a photosensitive film on the entire surface of the semiconductor substrate; Forming a second photoresist pattern by patterning the photoresist using an emitter contact mask; Removing the nitride film exposed by the second photoresist pattern; Forming an SIC doped region under the base-doped region because ion implanted with high energy using a second photoresist pattern as an ion implantation mask on the entire surface of the semiconductor substrate; Removing the second photoresist pattern; Forming an emitter contact hole by removing the second pad oxide film exposed by the nitride film; Depositing polysilicon doped with a high concentration of second conductive impurities on the entire surface of the semiconductor substrate, and then patterning the polysilicon to a predetermined width to form an emitter poly; Forming a first low temperature oxide film on the entire surface of the semiconductor substrate; And heat-treating the semiconductor substrate at a predetermined temperature to form an emitter, an inner base SIC layer, and an outer base.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention;
제2A도 내지 제2F도는 본 발명의 바이폴라 트랜지스터 제조공정 단면도를 도시한 것이다.2A to 2F show cross-sectional views of a bipolar transistor manufacturing process of the present invention.
제2A도를 참조하면, 매립층(22) 및 에피층(24) 형성공정을 도시한 것으로서, 제1도전형 반도체 기판(20) 전면에 산화막을 형성하고, 상기 산화막이 전면에 소정영역이 선택적으로 제거된 매립층 형성용 마스크 패턴을 형성한 후, 고농도의 제2도 전형 불순물을 반도체 기판의 내부에 주입한다. 이어서, 상기 주입 불순물의 농도 분포를 균일하게 하기 위해 드리이브-인 확산공정을 수행하여 서브콜렉터로서 매립층(22)을 형성한다.Referring to FIG. 2A, the buried layer 22 and the epitaxial layer 24 are formed in a process in which an oxide film is formed over the entire surface of the first conductive semiconductor substrate 20, and a predetermined region is selectively formed over the entire surface of the oxide film. After the removed buried layer forming mask pattern is formed, a high concentration of second conductivity typical impurities is implanted into the semiconductor substrate. Subsequently, in order to make the concentration distribution of the implanted impurity uniform, a dry-in diffusion process is performed to form the buried layer 22 as a sub-collector.
이어서, 상기 산화막과 마스크 패턴을 제거한 후, 반도체 기판 전면에 저농도의 제2도전형의 불순물이 도핑되어 비저항 ρ = 0.3 ~ 0.8Ω㎝인 에피층(24)을 1 ~ 2μm 두께로 형성한다. 이어, 반도체 기판이 소정영역에 격리산화막(도시되지 않음)을 형성하여 활성영역과 비활성영역을 정의한다.Subsequently, after the oxide film and the mask pattern are removed, a low concentration of the second conductive type dopant is doped on the entire surface of the semiconductor substrate to form an epitaxial layer 24 having a specific resistance p = 0.3 to 0.8? Cm of 1 to 2 μm. Subsequently, an insulating oxide film (not shown) is formed in the semiconductor substrate to define an active region and an inactive region.
재2B도를 참조하면, 베이스 도핑영역(30) 형성공정을 도시한 것으로서, 반도체 기판 전면에 200 ~ 600Å이 두께를 갖는 제1패드산화막(26)을 형성한 후, 상기 제1패드산화막 전면에 이온주입 마스킹(Masking)물질로서 감광막을 도포하고 베이스 이온주입 마스크를 이용하여 상기 감광막을 패터닝하므로 상기 제1패드산화막의 소정부위가 노출되도록 제1감광막 패턴(28)을 형성한다.Referring to FIG. 2B again, it illustrates a process of forming the base doped region 30. After forming the first pad oxide layer 26 having a thickness of 200 to 600 에 on the entire surface of the semiconductor substrate, the entire surface of the first pad oxide layer is formed. Since the photoresist is coated as an ion implantation masking material and the photoresist is patterned using a base ion implantation mask, the first photoresist pattern 28 is formed to expose a predetermined portion of the first pad oxide film.
이어서, 상기 제1감광막 패턴을 베이스 이온주입 마스크로 하여 제1도전형의 불순물 원으로서 BF2를 이용하여 80 ~ 120Kev의 주입에너지와 4 ~ 10×1013atom/㎠의 도즈로 이온주입하여 기판이 소정영역에 베이스 도핑영역(30)을 형성한다. 이때, 상기 제1패드산화막은 반도체 기판이 데미지(demage)를 방지하기 위해 형성되는 막이다.Subsequently, using the first photoresist pattern as a base ion implantation mask, ion implantation was performed using an implantation energy of 80 to 120 Kev and a dose of 4 to 10 x 10 13 atom / cm 2 using BF 2 as an impurity source of a first conductivity type. The base doped region 30 is formed in this predetermined region. In this case, the first pad oxide film is a film formed to prevent damage to the semiconductor substrate.
제2C도를 참조하면, SIC 도핑영역(30) 형성공정을 도시한 것으로서, 제2B도 공정후, 상기 제1감광막 패턴(28)을 제거하고, 상기 제1패드 산화막의 전면에 후속열처리 공정시 반도체 기판의 산화를 방지하기 위해 질화막(30)을 800 ~ 1,200Å이 두께로 형성된다. 이어서, 상기 질화막 전면에 감광막을 도포한 후, 이를 에미터 콘택마스크로 패터닝하여 제2감광막 패턴(36)을 형성한다.Referring to FIG. 2C, a process of forming the SIC doped region 30 is illustrated. After the process of FIG. 2B, the first photoresist layer pattern 28 is removed, and a subsequent heat treatment process is performed on the entire surface of the first pad oxide layer. In order to prevent oxidation of the semiconductor substrate, the nitride film 30 is formed to a thickness of 800 to 1,200 Å. Subsequently, after the photoresist is coated on the entire surface of the nitride layer, the photoresist layer is patterned using an emitter contact mask to form a second photoresist layer pattern 36.
그리고 상기 제2감광막 패턴에 의해 노출된 질화막(34)을 제거한 후, 상기제2감광막 패턴을 이온주입마스크로 이용하여, 상기 질화막 제거에 의해 노출된 제1패드산화막(26)을 이온주입용 버퍼(buffer)막으로 이용하여 고에너지로 제2도전형 불순물을 이온주입하므로 상기 베이스 도핑영역(30)의 하부에 SIC(Selectively Ion Implanted Collector) 도핑영역(38)을 형성한다.After removing the nitride film 34 exposed by the second photoresist layer pattern, the second pad photoresist pattern is used as an ion implantation mask, and the first pad oxide layer 26 exposed by removing the nitride layer is used as an ion implantation buffer. Since the second conductive type impurity is ion implanted using a buffer film, a SIC (Selectively Ion Implanted Collector) doped region 38 is formed under the base doped region 30.
이때, 상기 SIC 도핑영역 이온주입은 인(Phosphorus)을 160 ~ 250 Kev의 에너지와 1 ~ 3×1012atom/㎠의 도즈로 주입하거나, 아세닉(Asenic)을 320 ~ 420 Kev의 주에너지와 1 ~ 3×1012atom/㎠의 도즈로 주입한다.In this case, the SIC doped region ion implantation may be performed by injecting phosphorous (Phosphorus) with an energy of 160 to 250 Kev and a dose of 1 to 3 × 10 12 atom / cm 2, or generating an ascetic as a main energy of 320 to 420 Kev. Inject with a dose of 1 to 3 × 10 12 atoms / cm 2.
제2D도를 참조하면, 에미터 접촉구(40) 형성공정을 도시한 것으로서, 상기제2감광막 패턴(36)을 제거한 후 이온주입시 버퍼막으로 이용된 제1패드산화막(26)을 상기 질화막(34)을 식각마스크로 이용하여 제거하므로 에미터 접촉구(40)를 형성한다.Referring to FIG. 2D, the process of forming the emitter contact hole 40 is shown. The nitride film is formed by removing the second photoresist layer pattern 36 and using the first pad oxide layer 26 used as a buffer layer during ion implantation. Emitter contact hole 40 is formed by removing 34 using the etching mask.
제2E도를 참조하면, 에미터 폴리(42) 제1저온산화막(44) 및 접합 형성공정을 도시한 것으로서, 에미터 전극을 형성하기 위해 반도체 기판 표면에 제2도전형 분순물이 고농도로 도핑된 에미처 폴리실리콘을 상기 에미터 접촉구를 통해 에피층(22)과 접촉되도록 형성한 후, 이를 소정의 폭으로 패터닝하므로 에미터폴리(42)를 형성한다.Referring to FIG. 2E, the emitter poly 42 first low temperature oxide film 44 and the junction formation process are shown, in which the second conductive impurities are heavily doped on the surface of the semiconductor substrate to form the emitter electrode. The emitter polysilicon is formed to be in contact with the epi layer 22 through the emitter contact hole, and then patterned to a predetermined width to form the emitter poly 42.
이어서, 접합형성을 위한 열처리 공정시 상기 에미터폴리에 도핑된 불순물이 아웃디퓨젼(Out Diffusion)되는 것을 방지하기 위해 반도체 기판 전면에 제1저온산화막(44)을 형성한다.Subsequently, the first low temperature oxide layer 44 is formed on the entire surface of the semiconductor substrate in order to prevent the impurities doped out of the emitter poly in the heat treatment process for forming the junction.
이어, 트랜지스터의 접합을 형성하기 위해 반도체 기판을 소정의 온도를 열처리하므로 상기 에미터폴리와의 접촉영역의 에피층(24) 내부에 에미터(46)가 형성되고, 상기 에미터를 둘러싸는 내부베이스(48)와 상기 내부베이스의 하부에지에 SIC 층(52)이 형성되며, 상기 내부베이스의 일측에 접하여 외부베이스(50)가 형성된다.Subsequently, the semiconductor substrate is heat-treated to a predetermined temperature to form a junction of the transistor, so that the emitter 46 is formed inside the epi layer 24 in the contact region with the emitter poly, and the inside surrounding the emitter is formed. The SIC layer 52 is formed on the base 48 and the lower edge of the inner base, and the outer base 50 is formed in contact with one side of the inner base.
상기 접합형성공정에서 내부베이스(48)로부터 내부로 확산되는 불순물은 상기 SIC 도핑영역(38)에 의해 확산이 저지되므로 베이스폭이 감소하게 된다.In the junction forming process, impurities diffused from the inner base 48 to the inside are reduced by the SIC doped region 38, thereby reducing the base width.
또한 본 발명에서 베이스 형성을 위한 도핑불순물로서 BF2를 이용하였으므로 보론을 이용하여 베이스를 형성하는 경우 발생하는 보론테일링 현상을 제거할 수 있다.In addition, since the BF 2 is used as a doping impurity for forming the base in the present invention, it is possible to eliminate the boron tailing phenomenon generated when the base is formed using boron.
제2F도를 참조하면, 금속배선(58) 형성공정을 도신한 것으로서, 상기 제1저온산화막(44)을 제거한 후, 반도체 기판 전면에 층간절연막으로서 제2저온산화막(54)을 형성한다.Referring to FIG. 2F, the process of forming the metal wiring 58 is carried out. After the first low temperature oxide film 44 is removed, a second low temperature oxide film 54 is formed on the entire surface of the semiconductor substrate as an interlayer insulating film.
이어서, 상기 에미터 폴리(42)가 드러나도록 제2저온산화막(54)을 제1저온산화막(54)을 패터닝하고, 상기 외부베이스가 드러나도록 상기 제2저온산화막(54), 질화막(34), 제1패드산화막(26)을 패터닝하므로 접촉구(56)을 형성한 후 반도체 기판상에 도전체를 증착하고 이를 패터닝하여 금속배선(58)을 형성한다.Subsequently, the second cryogenic oxide film 54 is patterned so that the emitter poly 42 is exposed, and the first cryogenic oxide film 54 is patterned, and the second cryogenic oxide film 54 and the nitride film 34 are exposed to expose the outer base. Since the first pad oxide layer 26 is patterned, the contact hole 56 is formed, and then a conductor is deposited on the semiconductor substrate and patterned to form the metal wiring 58.
상기와 같은 본 발명은 베이스의 하부에 제2도전형 불순물을 이온주입하여 콜렉터와의 계면에 SIC 층을 형성시킴으로서 에피층의 농도를 증가시키지 않으면서도 베이스폭을 줄일 수 있었다.In the present invention as described above, the base width can be reduced without increasing the concentration of the epi layer by forming an SIC layer at the interface with the collector by ion implanting the second conductive impurity in the lower portion of the base.
또한, 베이스 형성을 위한 이온주입 불순물 원(Source)으로서 BF2를 사용함으로써 브론테일링 현상을 억제할 수 있었으며, BF2를 사용함으로써 베이스의 접합깊이가 감소하여 이온주입깊이가 작은 아세닉(As)을 SIC 층 현상을 위한 불순물로 사용 가능하였다.In addition, the use of BF 2 as an ion implantation impurity source for the formation of the base was able to suppress the brontailing phenomenon, and by using BF 2 the junction depth of the base was reduced, resulting in a small ion implantation depth (As). Was used as an impurity for SIC layer development.
따라서, 종래기술에서 바이폴라 트랜지스터의 고속화를 저해하였던 넓은 베이스폭, 베이스-콜렉터의 접합커패시턴스 및 출력 저항이 감소함으로서 바이폴라 트랜지스터의 동작속도를향상시킬 수 있다.Therefore, the operation speed of the bipolar transistor can be improved by reducing the wide base width, the junction capacitance of the base-collector, and the output resistance, which have prevented the high speed of the bipolar transistor in the prior art.
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940013839A KR0143171B1 (en) | 1994-06-20 | 1994-06-20 | Bipolar Transistor Manufacturing Method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940013839A KR0143171B1 (en) | 1994-06-20 | 1994-06-20 | Bipolar Transistor Manufacturing Method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR0143171B1 true KR0143171B1 (en) | 1998-07-01 |
Family
ID=71783156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940013839A KR0143171B1 (en) | 1994-06-20 | 1994-06-20 | Bipolar Transistor Manufacturing Method |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0143171B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102800671A (en) * | 2011-05-24 | 2012-11-28 | 半导体元件工业有限责任公司 | Semiconductor device and method of manufacturing the same |
-
1994
- 1994-06-20 KR KR1019940013839A patent/KR0143171B1/en not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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