JPH07135447A - ディジタル処理装置 - Google Patents
ディジタル処理装置Info
- Publication number
- JPH07135447A JPH07135447A JP28238993A JP28238993A JPH07135447A JP H07135447 A JPH07135447 A JP H07135447A JP 28238993 A JP28238993 A JP 28238993A JP 28238993 A JP28238993 A JP 28238993A JP H07135447 A JPH07135447 A JP H07135447A
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- Japan
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- digital
- processing
- circuit
- fpga
- filter processing
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- Pending
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Abstract
(57)【要約】
【目的】 ハードウェア規模の縮小化および製造コスト
の低下を図れる複数の種類のディジタルフィルタ処理を
選択的に行うディジタル処理装置を提供する。 【構成】 ユーザによるキーボード２０の操作に応じた
操作信号Ｓ２０がＣＰＵ１０に出力され、ＣＰＵ１０か
らの制御信号に基づいて、選択された例えばＬＰＦデー
タ１４がＦＰＧＡ８に出力される。そして、ＦＰＧＡ８
において、ＬＰＦデータ１４に応じたディジタル回路が
構築される。そして、この構築されたディジタル回路に
よって、Ａ／Ｄ変換回路４からディジタル信号がローパ
スフィルタ処理され、処理されたディジタル信号がＦＰ
ＧＡ８から出力される。
の低下を図れる複数の種類のディジタルフィルタ処理を
選択的に行うディジタル処理装置を提供する。 【構成】 ユーザによるキーボード２０の操作に応じた
操作信号Ｓ２０がＣＰＵ１０に出力され、ＣＰＵ１０か
らの制御信号に基づいて、選択された例えばＬＰＦデー
タ１４がＦＰＧＡ８に出力される。そして、ＦＰＧＡ８
において、ＬＰＦデータ１４に応じたディジタル回路が
構築される。そして、この構築されたディジタル回路に
よって、Ａ／Ｄ変換回路４からディジタル信号がローパ
スフィルタ処理され、処理されたディジタル信号がＦＰ
ＧＡ８から出力される。
Description
【０００１】
【産業上の利用分野】本発明は、複数の種類のフィルタ
処理を選択的に行う、ハードウェアの構成がプログラム
可能なディジタル処理装置に関する。
処理を選択的に行う、ハードウェアの構成がプログラム
可能なディジタル処理装置に関する。
【０００２】
【従来の技術】複数の種類のディジタル演算処理を、条
件に応じて選択的にハードウェアで行うディジタル処理
装置がある。このようなディジタル処理装置では、例え
ば、処理Ａ、Ｂ、Ｃを条件に応じて選択的に行う場合に
は、図３（Ａ）に示すように、処理Ａ、Ｂ、Ｃのそれぞ
れに応じた回路Ａ、Ｂ、Ｃが設けられている。このディ
ジタル演算回路では、アナログ入力信号がＡ／Ｄ変換回
路にて、ディジタル信号に変換され、このディジタル信
号に応じた処理Ａ、Ｂ、Ｃが回路Ａ、Ｂ、Ｃにおいてハ
ードウェア的に行われ、処理結果が、条件に応じてスイ
ッチ回路によって選択的にＤ／Ａ変換回路に出力され、
Ｄ／Ａ変換回路にてＤ／Ａ変換され出力信号として出力
される。
件に応じて選択的にハードウェアで行うディジタル処理
装置がある。このようなディジタル処理装置では、例え
ば、処理Ａ、Ｂ、Ｃを条件に応じて選択的に行う場合に
は、図３（Ａ）に示すように、処理Ａ、Ｂ、Ｃのそれぞ
れに応じた回路Ａ、Ｂ、Ｃが設けられている。このディ
ジタル演算回路では、アナログ入力信号がＡ／Ｄ変換回
路にて、ディジタル信号に変換され、このディジタル信
号に応じた処理Ａ、Ｂ、Ｃが回路Ａ、Ｂ、Ｃにおいてハ
ードウェア的に行われ、処理結果が、条件に応じてスイ
ッチ回路によって選択的にＤ／Ａ変換回路に出力され、
Ｄ／Ａ変換回路にてＤ／Ａ変換され出力信号として出力
される。
【０００３】例えば、ローパスフィルタ（ＬＰＦ）処
理、バンドパスフィルタ（ＢＰＦ）処理およびハイパス
フィルタ（ＨＰＦ）処理を選択的に行う場合には、従来
のディジタル処理装置は、は図３（Ｂ）に示すように、
ＬＰＦ回路、ＢＰＦ回路およびＨＰＦ回路を内蔵する構
成となる。このディジタル処理装置では、ＬＰＦ回路に
よってＬＰＦ処理されたディジタル信号、ＢＰＦ回路に
よってＢＰＦ処理されたディジタル信号およびＨＰＦ回
路によってＨＰＦ処理されたディジタル信号が、スイッ
チ回路によって、選択的にＤ／Ａ変換回路を介して出力
される。このとき、例えば、ＬＰＦ処理を行っている際
には、ＢＰＦ回路およびＨＰＦ回路は使用されていな
い。
理、バンドパスフィルタ（ＢＰＦ）処理およびハイパス
フィルタ（ＨＰＦ）処理を選択的に行う場合には、従来
のディジタル処理装置は、は図３（Ｂ）に示すように、
ＬＰＦ回路、ＢＰＦ回路およびＨＰＦ回路を内蔵する構
成となる。このディジタル処理装置では、ＬＰＦ回路に
よってＬＰＦ処理されたディジタル信号、ＢＰＦ回路に
よってＢＰＦ処理されたディジタル信号およびＨＰＦ回
路によってＨＰＦ処理されたディジタル信号が、スイッ
チ回路によって、選択的にＤ／Ａ変換回路を介して出力
される。このとき、例えば、ＬＰＦ処理を行っている際
には、ＢＰＦ回路およびＨＰＦ回路は使用されていな
い。
【０００４】また、複数の種類のディジタル演算処理
を、各処理の種類に応じた複数のプログラムを選択的に
ＤＳＰ（Digital Signal Processor) によってソフトウ
ェア的に処理することも可能である。
を、各処理の種類に応じた複数のプログラムを選択的に
ＤＳＰ（Digital Signal Processor) によってソフトウ
ェア的に処理することも可能である。
【０００５】
【発明が解決しようとする課題】しかし、上述したよう
に、複数の種類のディジタル演算処理を各処理に応じた
回路を選択的に用いて行うと、処理の種類に応じた数の
回路をディジタル処理装置は内蔵しなければならず、デ
ィジタル処理装置のハードウェア規模が大きくなり、ま
た、製造コストが高くなるという問題がある。例えば、
上述した図３（Ｂ）に示すディジタル処理装置では、各
フィルタ回路が１万ゲート規模とすると、少なくとも３
万ゲート規模と非常に大規模な回路となる。さらに、こ
のディジタル処理装置では、一般的に、特定の処理に専
用の回路を用いているため、処理内容に変更が生じた場
合に回路機能の変更が困難であり、また、生産台数が少
ない場合には製造コストが高くなるという問題もある。
特に、フィルタ処理を行うディジタル処理装置では、条
件に応じてフィルタの特性を変更する場合が多く、図３
（Ｂ）に示すディジタル処理装置には、装置完成後にフ
ィルタ特性の変更に応じてフィルタ回路の変更を行うこ
とは通常できないという問題がある。
に、複数の種類のディジタル演算処理を各処理に応じた
回路を選択的に用いて行うと、処理の種類に応じた数の
回路をディジタル処理装置は内蔵しなければならず、デ
ィジタル処理装置のハードウェア規模が大きくなり、ま
た、製造コストが高くなるという問題がある。例えば、
上述した図３（Ｂ）に示すディジタル処理装置では、各
フィルタ回路が１万ゲート規模とすると、少なくとも３
万ゲート規模と非常に大規模な回路となる。さらに、こ
のディジタル処理装置では、一般的に、特定の処理に専
用の回路を用いているため、処理内容に変更が生じた場
合に回路機能の変更が困難であり、また、生産台数が少
ない場合には製造コストが高くなるという問題もある。
特に、フィルタ処理を行うディジタル処理装置では、条
件に応じてフィルタの特性を変更する場合が多く、図３
（Ｂ）に示すディジタル処理装置には、装置完成後にフ
ィルタ特性の変更に応じてフィルタ回路の変更を行うこ
とは通常できないという問題がある。
【０００６】また、上述したＤＳＰを使用する場合に
は、ハードウェア規模および製造コストの面での問題は
解消されるが、ソフトウェア的に処理を行うため、ハー
ドウェア的に処理を行う場合に比べて処理速度が遅いと
いう問題がある。特に、画像処理などに用いられるビデ
オ信号などをディジタル方式でフィルタリングする場合
のように、高速な信号処理が要求される場合には、ＤＳ
ＰあるいはＣＰＵを用いたソフトウェアによる信号処理
では、処理速度が表示速度に追従できないという問題が
ある。
は、ハードウェア規模および製造コストの面での問題は
解消されるが、ソフトウェア的に処理を行うため、ハー
ドウェア的に処理を行う場合に比べて処理速度が遅いと
いう問題がある。特に、画像処理などに用いられるビデ
オ信号などをディジタル方式でフィルタリングする場合
のように、高速な信号処理が要求される場合には、ＤＳ
ＰあるいはＣＰＵを用いたソフトウェアによる信号処理
では、処理速度が表示速度に追従できないという問題が
ある。
【０００７】ところで、一般のロジックゲートアレイよ
りゲート数が少ないが、特定用途向け半導体デバイス
（ＡＳＩＣ）として数千ゲート以上の規模を持ち、ユー
ザがフィールドでプログラム可能なゲートアレイである
ＦＰＧＡ（Field ProgrammableGate Array)が知られて
いる。しかし、従来のＦＰＧＡを用いた処理では、通
常、単一の処理に応じたプログラムに基づいてをＦＰＧ
Ａの設定を行い、単一の機能のゲートアレイアの置き換
えとしてＦＰＧＡを使用しており、一般的に、その機能
の変更についての効果的な対策は施されていない。
りゲート数が少ないが、特定用途向け半導体デバイス
（ＡＳＩＣ）として数千ゲート以上の規模を持ち、ユー
ザがフィールドでプログラム可能なゲートアレイである
ＦＰＧＡ（Field ProgrammableGate Array)が知られて
いる。しかし、従来のＦＰＧＡを用いた処理では、通
常、単一の処理に応じたプログラムに基づいてをＦＰＧ
Ａの設定を行い、単一の機能のゲートアレイアの置き換
えとしてＦＰＧＡを使用しており、一般的に、その機能
の変更についての効果的な対策は施されていない。
【０００８】本発明は上述した従来技術の問題に鑑みて
なされ、複数の種類のディジタルフィルタ処理を選択的
に行うことができ、ハードウェア規模の縮小化および製
造コストの低下を図ることができるディジタル処理装置
を提供することを目的とする。また、本発明は、ディジ
タルフィルタ処理の内容の変更に伴い、回路構成を簡単
に変更することができるディジタル処理装置を提供する
ことを目的とする。さらに、本発明は、ディジタルフィ
ルタ処理を高速に行うことができるディジタル処理回路
を提供することを目的とする。
なされ、複数の種類のディジタルフィルタ処理を選択的
に行うことができ、ハードウェア規模の縮小化および製
造コストの低下を図ることができるディジタル処理装置
を提供することを目的とする。また、本発明は、ディジ
タルフィルタ処理の内容の変更に伴い、回路構成を簡単
に変更することができるディジタル処理装置を提供する
ことを目的とする。さらに、本発明は、ディジタルフィ
ルタ処理を高速に行うことができるディジタル処理回路
を提供することを目的とする。
【０００９】
【課題を解決するための手段】上述した従来技術の問題
点を解決するためのに、本発明のディジタル処理装置
は、プログラムに応じたディジタル演算回路を構成する
ゲートアレイと、前記複数の種類のフィルタ処理を行う
ディジタル演算回路の構成をそれぞれ記述した複数のプ
ログラムを記憶する記憶手段と、前記記憶手段に記憶さ
れた複数のプログラムを選択的に前記ゲートアレイに出
力する制御手段とを有し、フィールドで希望するディジ
タルフィルタ処理回路を構成する。
点を解決するためのに、本発明のディジタル処理装置
は、プログラムに応じたディジタル演算回路を構成する
ゲートアレイと、前記複数の種類のフィルタ処理を行う
ディジタル演算回路の構成をそれぞれ記述した複数のプ
ログラムを記憶する記憶手段と、前記記憶手段に記憶さ
れた複数のプログラムを選択的に前記ゲートアレイに出
力する制御手段とを有し、フィールドで希望するディジ
タルフィルタ処理回路を構成する。
【００１０】また、本発明のディジタル処理回路におけ
る前記複数の種類のフィルタ処理は、例えば、ローパス
フィルタ処理、バンドパスフィルタ処理およびハイパス
フィルタ処理である。
る前記複数の種類のフィルタ処理は、例えば、ローパス
フィルタ処理、バンドパスフィルタ処理およびハイパス
フィルタ処理である。
【００１１】さらに、本発明のディジタル処理装置にお
ける前記ゲートアレイは、ＦＰＧＡ（Field Programmab
le Gate Array)である。
ける前記ゲートアレイは、ＦＰＧＡ（Field Programmab
le Gate Array)である。
【００１２】
【作用】本発明のディジタル処理装置では、例えば、予
め記憶手段にはローパスフィルタ処理、バンドパスフィ
ルタ処理およびハイパスフィルタ処理を行うディジタル
演算回路の構成をそれぞれ記述した複数のプログラムが
記憶されている。そして、ユーザからの指示に応じた制
御手段からの制御信号に基づいて、記憶手段に記憶され
た例えばローパスフィルタ処理を行うディジタル演算回
路の構成を記述したプログラムが例えばゲートアレイと
してのＦＰＧＡに出力される。そして、ＦＰＧＡにおい
て、入力されたプログラムの記述に応じて、ブロック内
論理と相互配線とが決定され、ローパスフィルタ処理を
行うディジタル演算回路が構成される。そして、ＦＰＧ
Ａにおいて構成されたディジタル演算回路を用いて、デ
ィジタル信号に対してローパスフィルタ処理がハードウ
ェア的に行われる。
め記憶手段にはローパスフィルタ処理、バンドパスフィ
ルタ処理およびハイパスフィルタ処理を行うディジタル
演算回路の構成をそれぞれ記述した複数のプログラムが
記憶されている。そして、ユーザからの指示に応じた制
御手段からの制御信号に基づいて、記憶手段に記憶され
た例えばローパスフィルタ処理を行うディジタル演算回
路の構成を記述したプログラムが例えばゲートアレイと
してのＦＰＧＡに出力される。そして、ＦＰＧＡにおい
て、入力されたプログラムの記述に応じて、ブロック内
論理と相互配線とが決定され、ローパスフィルタ処理を
行うディジタル演算回路が構成される。そして、ＦＰＧ
Ａにおいて構成されたディジタル演算回路を用いて、デ
ィジタル信号に対してローパスフィルタ処理がハードウ
ェア的に行われる。
【００１３】
【実施例】本発明の実施例に係わるディジタル処理装置
について説明する。図１は本実施例のディジタル処理装
置１を説明するための図である。ディジタル処理装置１
は、図１に示すように主に、ＦＰＧＡ８、ＣＰＵ１０お
よびメモリ１２で構成される。ＦＰＧＡ８はＡ／Ｄ変換
回路４からディジタル信号Ｓ４を入力し、Ｄ／Ａ変換回
路６にフィルタリング処理されたディジタル信号Ｓ８を
出力する。
について説明する。図１は本実施例のディジタル処理装
置１を説明するための図である。ディジタル処理装置１
は、図１に示すように主に、ＦＰＧＡ８、ＣＰＵ１０お
よびメモリ１２で構成される。ＦＰＧＡ８はＡ／Ｄ変換
回路４からディジタル信号Ｓ４を入力し、Ｄ／Ａ変換回
路６にフィルタリング処理されたディジタル信号Ｓ８を
出力する。
【００１４】Ａ／Ｄ変換回路４は、アナログ入力信号を
Ｓ０を入力し、これをディジタル変換して変換されたデ
ィジタル信号をＦＰＧＡ８に出力する。Ｄ／Ａ変換回路
６は、ＦＰＧＡ８からフィルタリングされたディジタル
信号Ｓ８を入力し、これをアナログ変換し、変換された
アナログ出力信号Ｓ６を出力する。
Ｓ０を入力し、これをディジタル変換して変換されたデ
ィジタル信号をＦＰＧＡ８に出力する。Ｄ／Ａ変換回路
６は、ＦＰＧＡ８からフィルタリングされたディジタル
信号Ｓ８を入力し、これをアナログ変換し、変換された
アナログ出力信号Ｓ６を出力する。
【００１５】メモリ１２には、ＦＰＧＡ８においてＬＰ
Ｆ回路、ＢＰＦ回路およびＨＰＦ回路を実現するための
ＬＰＦデータ１４、ＢＰＦデータ１６およびＨＰＦデー
タ１８が記憶されている。
Ｆ回路、ＢＰＦ回路およびＨＰＦ回路を実現するための
ＬＰＦデータ１４、ＢＰＦデータ１６およびＨＰＦデー
タ１８が記憶されている。
【００１６】ＣＰＵ１０は、ユーザによる操作に応じた
キーボード２０からの操作信号Ｓ２０に応じて、メモリ
１２に記憶されたＬＰＦデータ１４、ＢＰＦデータ１６
およびＨＰＦデータ１８を選択的にＦＰＧＡ８に出力す
る。
キーボード２０からの操作信号Ｓ２０に応じて、メモリ
１２に記憶されたＬＰＦデータ１４、ＢＰＦデータ１６
およびＨＰＦデータ１８を選択的にＦＰＧＡ８に出力す
る。
【００１７】ＦＰＧＡ８は、ＣＰＵ１０から入力したデ
ータに基づいて、比較的小規模な論理ブロックを規則的
に並べ、ブロック内論理と相互配線とを決定し、入力し
たデータに応じたハードウェア回路を構成する。本実施
例においてはＦＰＧＡ８が構成するハードウェアは、Ｌ
ＰＦデータ１４に応じたＬＰＦ回路、ＢＰＦデータ１６
に応じたＢＰＦ回路、あるいは、ＨＰＦデータ１８に応
じたＨＰＦ回路である。ＦＰＧＡ８は、Ａ／Ｄ変換回路
４から入力したディジタル信号Ｓ４を、上記構成された
ハードウェア回路によってフィルタ処理を行い、フィル
タリングされたディジタル信号Ｓ８をＤ／Ａ変換回路６
に出力する。ＦＰＧＡ８は、ＰＬＤと比べるとハードウ
ェアを実現できる論理の規模も大きく、構造はゲートア
レイに近い。
ータに基づいて、比較的小規模な論理ブロックを規則的
に並べ、ブロック内論理と相互配線とを決定し、入力し
たデータに応じたハードウェア回路を構成する。本実施
例においてはＦＰＧＡ８が構成するハードウェアは、Ｌ
ＰＦデータ１４に応じたＬＰＦ回路、ＢＰＦデータ１６
に応じたＢＰＦ回路、あるいは、ＨＰＦデータ１８に応
じたＨＰＦ回路である。ＦＰＧＡ８は、Ａ／Ｄ変換回路
４から入力したディジタル信号Ｓ４を、上記構成された
ハードウェア回路によってフィルタ処理を行い、フィル
タリングされたディジタル信号Ｓ８をＤ／Ａ変換回路６
に出力する。ＦＰＧＡ８は、ＰＬＤと比べるとハードウ
ェアを実現できる論理の規模も大きく、構造はゲートア
レイに近い。
【００１８】次に、ディジタル処理装置１の使用方法に
ついて説明する。 ステップＳ１：ユーザによるキーボード２０の操作に応
じた操作信号Ｓ２０がＣＰＵ１０に出力され、ＬＰＦデ
ータ１４、ＢＰＦデータ１６およびＨＰＦデータ１８が
メモリ１２に記憶される。 ステップＳ２：ユーザによるキーボード２０の操作に応
じて、例えばＬＰＦ処理が選択され、これに応じた操作
信号Ｓ２０がＣＰＵ１０に出力される。そして、ＣＰＵ
１０からの制御信号に基づいて、メモリ１２に記憶され
たＬＰＦデータ１４がＦＰＧＡ８に出力される。そし
て、ＬＰＦデータ１４に基づいて、ＦＰＧＡ８のブロッ
ク内論理と相互配線とが決定され、ＬＰＦ処理を行うフ
ィルタ回路が構成される。
ついて説明する。 ステップＳ１：ユーザによるキーボード２０の操作に応
じた操作信号Ｓ２０がＣＰＵ１０に出力され、ＬＰＦデ
ータ１４、ＢＰＦデータ１６およびＨＰＦデータ１８が
メモリ１２に記憶される。 ステップＳ２：ユーザによるキーボード２０の操作に応
じて、例えばＬＰＦ処理が選択され、これに応じた操作
信号Ｓ２０がＣＰＵ１０に出力される。そして、ＣＰＵ
１０からの制御信号に基づいて、メモリ１２に記憶され
たＬＰＦデータ１４がＦＰＧＡ８に出力される。そし
て、ＬＰＦデータ１４に基づいて、ＦＰＧＡ８のブロッ
ク内論理と相互配線とが決定され、ＬＰＦ処理を行うフ
ィルタ回路が構成される。
【００１９】ステップＳ３：アナログ入力信号Ｓ０がデ
ィジタル変換されたディジタル信号Ｓ４がＡ／Ｄ変換回
路４からＦＰＧＡ８に入力され、ＦＰＧＡ８に構成され
たフィルタ回路によってＬＰＦフィルタ処理が行われ、
ＬＰＦフィルタ処理されたディジタル信号がＤ／Ａ変換
回路６においてアナログ変換され、アナログ出力信号Ｓ
６として出力される。 ステップＳ４：ステップＳ３の実行結果に応じて、例え
ば、フィルタの特性を変更したい場合にはステップＳ５
を実行する。 ステップＳ５：ユーザによるキーボード２０の操作に応
じて、変更したフィルタの特性に応じたＬＰＦデータが
メモリ１２に記憶される。その後、変更したＬＰＦデー
タに応じたフィルタ処理が実行される。
ィジタル変換されたディジタル信号Ｓ４がＡ／Ｄ変換回
路４からＦＰＧＡ８に入力され、ＦＰＧＡ８に構成され
たフィルタ回路によってＬＰＦフィルタ処理が行われ、
ＬＰＦフィルタ処理されたディジタル信号がＤ／Ａ変換
回路６においてアナログ変換され、アナログ出力信号Ｓ
６として出力される。 ステップＳ４：ステップＳ３の実行結果に応じて、例え
ば、フィルタの特性を変更したい場合にはステップＳ５
を実行する。 ステップＳ５：ユーザによるキーボード２０の操作に応
じて、変更したフィルタの特性に応じたＬＰＦデータが
メモリ１２に記憶される。その後、変更したＬＰＦデー
タに応じたフィルタ処理が実行される。
【００２０】上述したように、本実施例のディジタル処
理装置１によれば、ローパスフィルタ処理、バンドパス
フィルタ処理およびハイパスフィルタ処理を選択的に行
うことができ、ハードウェア規模の縮小化および製造コ
ストの低下を図ることができる。また、本実施例のディ
ジタル処理装置１によれば、ディジタルフィルタ処理の
内容の変更に伴い、フィールドで希望するディジタルフ
ィルタ処理回路を簡単に構成することができる。さら
に、本実施例のディジタル処理装置１によれば、ディジ
タルフィルタ処理をハードウェアを用いて行うため、速
い処理速度を得ることができる。
理装置１によれば、ローパスフィルタ処理、バンドパス
フィルタ処理およびハイパスフィルタ処理を選択的に行
うことができ、ハードウェア規模の縮小化および製造コ
ストの低下を図ることができる。また、本実施例のディ
ジタル処理装置１によれば、ディジタルフィルタ処理の
内容の変更に伴い、フィールドで希望するディジタルフ
ィルタ処理回路を簡単に構成することができる。さら
に、本実施例のディジタル処理装置１によれば、ディジ
タルフィルタ処理をハードウェアを用いて行うため、速
い処理速度を得ることができる。
【００２１】
【発明の効果】上述したように、本発明のディジタル処
理装置によれば、ローパスフィルタ処理、バンドパスフ
ィルタ処理およびハイパスフィルタ処理などの複数のフ
ィルタ処理を選択的に行うことができ、ハードウェア規
模の縮小化および製造コストの低下を図ることができ
る。また、本発明のディジタル処理装置によれば、ディ
ジタルフィルタ処理の内容の変更に伴い、フィールドで
希望するディジタルフィルタ処理回路を簡単に構成する
ことができる。さらに、本発明のディジタル処理装置に
よれば、ディジタルフィルタ処理をハードウェアを用い
て行うため、速い処理速度を得ることができる。
理装置によれば、ローパスフィルタ処理、バンドパスフ
ィルタ処理およびハイパスフィルタ処理などの複数のフ
ィルタ処理を選択的に行うことができ、ハードウェア規
模の縮小化および製造コストの低下を図ることができ
る。また、本発明のディジタル処理装置によれば、ディ
ジタルフィルタ処理の内容の変更に伴い、フィールドで
希望するディジタルフィルタ処理回路を簡単に構成する
ことができる。さらに、本発明のディジタル処理装置に
よれば、ディジタルフィルタ処理をハードウェアを用い
て行うため、速い処理速度を得ることができる。
【図１】本発明の実施例に係わるディジタル処理装置の
構成図である。
構成図である。
【図２】図１に示すディジタル処理装置の使用方法を説
明するためのフローチャートである。
明するためのフローチャートである。
【図３】（Ａ）、（Ｂ）は従来技術を説明するための図
である。
である。
１・・・ディジタル処理装置 ４・・・Ａ／Ｄ変換回路４ ６・・・Ｄ／Ａ変換回路 ８・・・ＦＰＧＡ １０・・・ＣＰＵ １２・・・メモリ １４・・・ＬＰＦデータ １６・・・ＢＰＦデータ １８・・・ＨＰＦデータ ２０・・・キーボード
Claims (3)
- 【請求項１】プログラムに応じたディジタル演算回路を
構成するゲートアレイと、 前記複数の種類のフィルタ処理を行うディジタル演算回
路の構成をそれぞれ記述した複数のプログラムを記憶す
る記憶手段と、 前記記憶手段に記憶された複数のプログラムを選択的に
前記ゲートアレイに出力する制御手段とを有し、 フィールドで希望するディジタルフィルタ処理回路を構
成するディジタル処理装置。 - 【請求項２】前記複数の種類のフィルタ処理は、ローパ
スフィルタ処理、バンドパスフィルタ処理およびハイパ
スフィルタ処理である請求項１記載のディジタル処理装
置。 - 【請求項３】前記ゲートアレイは、ＦＰＧＡ（Field Pr
ogrammable Gate Array)である請求項１または請求項２
記載のディジタル処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28238993A JPH07135447A (ja) | 1993-11-11 | 1993-11-11 | ディジタル処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28238993A JPH07135447A (ja) | 1993-11-11 | 1993-11-11 | ディジタル処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07135447A true JPH07135447A (ja) | 1995-05-23 |
Family
ID=17651772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28238993A Pending JPH07135447A (ja) | 1993-11-11 | 1993-11-11 | ディジタル処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07135447A (ja) |
Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7116449B1 (en) | 1999-11-29 | 2006-10-03 | Minolta Co., Ltd. | Image processing apparatus |
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| US8886695B1 (en) | 2008-03-14 | 2014-11-11 | Altera Corporation | Normalization of floating point operations in a programmable integrated circuit device |
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