JPH07135270A - Manufacture of semiconductor integrated circuit device - Google Patents
Manufacture of semiconductor integrated circuit deviceInfo
- Publication number
- JPH07135270A JPH07135270A JP5282340A JP28234093A JPH07135270A JP H07135270 A JPH07135270 A JP H07135270A JP 5282340 A JP5282340 A JP 5282340A JP 28234093 A JP28234093 A JP 28234093A JP H07135270 A JPH07135270 A JP H07135270A
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- circuit device
- ceramic
- semiconductor integrated
- package
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、メタライズパターンが
形成されたセラミックパッケージによって半導体チップ
が封止された半導体集積回路装置の製造技術に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a technique for manufacturing a semiconductor integrated circuit device in which a semiconductor chip is sealed with a ceramic package having a metallized pattern.
【０００２】[0002]
【従来の技術】たとえば、リードレス・セラミック・チ
ップ・キャリア−ＬｅａｄｌｅｓｓＣｅｒａｍｉｃ Ｃ
ｈｉｐ Ｃａｒｒｉｅｒ−（以下、「ＬＣＣ」とい
う。）などのようなセラミックパッケージによる半導体
集積回路装置の製造においては、アルミナグリーンシー
トにメタライズパターンを形成して焼成し、多層構造と
したセラミックパッケージを、一個ごとに分離した状態
でキャリア（搬送治具）に複数個搭載して製造工程に流
している。2. Description of the Related Art For example, a leadless ceramic chip carrier-Leadless Ceramic C.
In manufacturing a semiconductor integrated circuit device using a ceramic package such as a hip carrier (hereinafter referred to as “LCC”), a metallized pattern is formed on an alumina green sheet and fired to form one ceramic package having a multilayer structure. Each of them is mounted on a carrier (conveying jig) in a separated state and sent to the manufacturing process.
【０００３】そして、この製造工程において半導体チッ
プをダイボンディングし、次に半導体チップとメタライ
ズリードとをワイヤボンディングし、メタルキャップな
どでこの半導体チップを気密封止をして完成品の半導体
集積回路装置としている。In this manufacturing process, the semiconductor chip is die-bonded, then the semiconductor chip and the metallized lead are wire-bonded, and the semiconductor chip is hermetically sealed with a metal cap or the like to complete the semiconductor integrated circuit device. I am trying.
【０００４】[0004]
【発明が解決しようとする課題】このような従来の半導
体集積回路装置の製造方法によれば、一個ごとに分離し
たセラミックパッケージをキャリアに搭載するために搬
送効率が悪化するのみならず、キャリアの製作費用が必
要であり、また、キャリアの保管や管理の手間が必要で
あるという問題があった。特に、製造する半導体集積回
路装置の外形が異なる場合には、異なる種類分のキャリ
アが必要になり、キャリアの製作費や保管等は一層大き
な問題となっている。According to such a conventional method for manufacturing a semiconductor integrated circuit device, not only the transport efficiency is deteriorated because the individual ceramic packages are mounted on the carrier, but also the carrier There is a problem that the manufacturing cost is required and the labor and storage of the carrier are required. In particular, when the semiconductor integrated circuit devices to be manufactured have different outer shapes, different types of carriers are required, and the manufacturing cost and storage of the carriers become a greater problem.
【０００５】さらに、ダイボンディングやワイヤボンデ
ィングの際にはボンディング位置を出すためにパターン
認識法を採用しているが、一個ごとに分離したセラミッ
クパッケージの場合には個々にパターン認識をする必要
があり、セラミックパッケージ１個につき２カ所程度の
認識場所を必要とする従来の方法では、多量の半導体集
積回路装置を製造するには多くの認識時間がかかるとい
う問題もある。Further, although a pattern recognition method is adopted in order to find a bonding position at the time of die bonding or wire bonding, it is necessary to individually recognize the pattern in the case of separate ceramic packages. The conventional method, which requires about two recognition places for each ceramic package, has a problem that it takes a lot of recognition time to manufacture a large amount of semiconductor integrated circuit devices.
【０００６】そこで、本発明の目的は、製造工程におけ
るセラミックパッケージの搬送効率を向上することので
きる半導体集積回路装置の製造に関する技術を提供する
ことにある。SUMMARY OF THE INVENTION Therefore, an object of the present invention is to provide a technique relating to the manufacture of a semiconductor integrated circuit device which can improve the transport efficiency of a ceramic package in the manufacturing process.
【０００７】本発明の他の目的は、セラミックパッケー
ジを製造工程に流す場合に、キャリアを必要としない半
導体集積回路装置の製造に関する技術を提供することに
ある。Another object of the present invention is to provide a technique relating to the manufacture of a semiconductor integrated circuit device which does not require a carrier when a ceramic package is passed through the manufacturing process.
【０００８】本発明の、さらに他の目的は、ダイボンデ
ィングやワイヤボンディングの際におけるパターン認識
時間を短縮することができる半導体集積回路装置の製造
に関する技術を提供することにある。Still another object of the present invention is to provide a technique relating to the manufacture of a semiconductor integrated circuit device capable of shortening the pattern recognition time at the time of die bonding or wire bonding.
【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
【００１０】[0010]
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を説明すれば、次の通
りである。The typical ones of the inventions disclosed in the present application will be outlined below.
【００１１】すなわち、本発明の半導体集積回路装置の
製造方法は、複数個のセラミックパッケージの相互間に
分割溝を設けてブロック状に形成して半導体チップをダ
イボンディングおよびワイヤボンディングし、気密封止
をした後に、前記の分割溝により個々のセラミックパッ
ケージに分割するものである。That is, according to the method of manufacturing a semiconductor integrated circuit device of the present invention, a dividing groove is provided between a plurality of ceramic packages to form a block shape, a semiconductor chip is die-bonded and wire-bonded, and hermetically sealed. After that, the individual grooves are divided into individual ceramic packages by the dividing grooves.
【００１２】また、本発明の半導体集積回路装置の製造
方法は、複数個のセラミックパッケージの裏面を貼着基
材に貼着してブロック状に形成し、半導体チップをダイ
ボンディングおよびワイヤボンディングし、気密封止を
した後に、このセラミックパッケージを貼着基材から剥
離するものである。Further, in the method for manufacturing a semiconductor integrated circuit device of the present invention, the back surfaces of a plurality of ceramic packages are adhered to an adhesive base material to form a block shape, and a semiconductor chip is die-bonded and wire-bonded, After hermetically sealing, this ceramic package is peeled off from the adhered substrate.
【００１３】[0013]
【作用】上記のような半導体集積回路装置の製造方法に
よれば、ブロック状に一体的に形成された複数のセラミ
ックパッケージをそのまま製造工程に流すことができる
ので、製造工程におけるセラミックパッケージの搬送効
率の向上を図ることができる。また、セラミックパッケ
ージを搭載するためのキャリアが不要になるので、キャ
リアの製作や保管や管理の必要がない。さらに、ブロッ
ク状の複数のセラミックパッケージを一単位としてパタ
ーン認識することができるので、ダイボンディングやワ
イヤボンディングの際におけるパターン認識時間を短縮
することが可能になる。According to the method of manufacturing a semiconductor integrated circuit device as described above, since a plurality of ceramic packages integrally formed in a block shape can be directly fed to the manufacturing process, the transport efficiency of the ceramic package in the manufacturing process can be improved. Can be improved. Further, since a carrier for mounting the ceramic package is not necessary, there is no need to manufacture, store or manage the carrier. Further, since pattern recognition can be performed by using a plurality of block-shaped ceramic packages as one unit, it becomes possible to shorten the pattern recognition time during die bonding or wire bonding.
【００１４】[0014]
【実施例】以下、本発明の実施例を、図面に基づいてさ
らに詳細に説明する。Embodiments of the present invention will now be described in more detail with reference to the drawings.
【００１５】（実施例１）図１は本発明の一実施例であ
る半導体集積回路装置の製造方法を示すブロック図、図
２はその半導体集積回路装置の製造方法によるセラミッ
クパッケージを示す斜視図、図３はその半導体集積回路
装置の製造方法により製造される半導体集積回路装置を
示す斜視図である。(Embodiment 1) FIG. 1 is a block diagram showing a method for manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention, and FIG. 2 is a perspective view showing a ceramic package according to the method for manufacturing a semiconductor integrated circuit device. FIG. 3 is a perspective view showing a semiconductor integrated circuit device manufactured by the method for manufacturing the semiconductor integrated circuit device.
【００１６】本実施例により製造される半導体集積回路
装置１は、図３に示すように面実装形のＬＣＣタイプで
あり、裏面に図示しないメタライズパッドが形成された
メタライズパターンを有するセラミックパッケージ２の
中央部に半導体チップ３がボンディングされ、半導体チ
ップ３とメタライズリード４とがネイルヘッド法によっ
てワイヤボンディングされて、たとえば金線５を介して
電気的に接続されているものである。また、半導体チッ
プ３はメタルキャップ６によって気密封止され、外部雰
囲気から遮断されている。A semiconductor integrated circuit device 1 manufactured according to this embodiment is a surface mount type LCC type as shown in FIG. 3, and a ceramic package 2 having a metallized pattern in which a metallized pad (not shown) is formed on the back surface. The semiconductor chip 3 is bonded to the central portion, and the semiconductor chip 3 and the metallized leads 4 are wire-bonded by the nail head method, and are electrically connected via, for example, a gold wire 5. Further, the semiconductor chip 3 is hermetically sealed by the metal cap 6 and is shielded from the external atmosphere.
【００１７】このセラミックパッケージ２は大型のセラ
ミック板（図示せず）を用いて製造されるもので、図２
に示すように、相互間に分割溝７ａが設けられてブロッ
ク化されたもの（以下、実施例１において「パッケージ
ブロック」という。）７であり、したがって、複数個の
セラミックパッケージ２が一体的になっている。The ceramic package 2 is manufactured by using a large ceramic plate (not shown).
As shown in FIG. 7, the divided grooves 7a are provided between each other to form a block (hereinafter, referred to as “package block” in the first embodiment) 7. Therefore, a plurality of ceramic packages 2 are integrally formed. Has become.
【００１８】図１に示すように、パッケージブロック製
造工程８で製造されたセラミックパッケージ２は、その
ままの状態、すなわち個々のセラミックパッケージ２に
分離されていないパッケージブロック７の状態で製造工
程に流され、半導体チップ３がその中央部にそれぞれダ
イボンディング９される。ここで、このダイボンディン
グ９においては、ボンディング位置を出すためにパター
ン認識法が採用されているが、パターン認識はパッケー
ジブロック７を一単位として行われるようになってい
る。As shown in FIG. 1, the ceramic package 2 manufactured in the package block manufacturing process 8 is flowed to the manufacturing process in the state as it is, that is, in the state of the package block 7 which is not separated into the individual ceramic packages 2. , The semiconductor chip 3 is die-bonded 9 to the central portion thereof. Here, in the die bonding 9, the pattern recognition method is adopted to obtain the bonding position, but the pattern recognition is performed by using the package block 7 as one unit.
【００１９】次に、ダイボンディング９された半導体チ
ップ３とセラミックパッケージ２のメタライズリード４
とが、たとえば金線５によってネイルヘッド法によりワ
イヤボンディング１０されて電気的に接続される。ネイ
ルヘッド法によりワイヤボンディング１０されるのは、
ウェッジボンディング法等と異なってボンディング時に
おける方向性がないためであり、したがってパッケージ
ブロック７側を回転させることなくワイヤボンディング
１０が可能となっている。また、ワイヤボンディング１
０においても位置検出のためにパターン認識法が採用さ
れており、パッケージブロック７を一単位としてパター
ン認識が行われる。Next, the die-bonded semiconductor chip 3 and the metallized leads 4 of the ceramic package 2 are bonded.
And are electrically connected by, for example, gold bonding 5 by wire bonding 10 by the nail head method. The wire bonding 10 performed by the nail head method is
This is because unlike the wedge bonding method or the like, there is no directionality at the time of bonding, and therefore wire bonding 10 is possible without rotating the package block 7 side. Also, wire bonding 1
Also in 0, the pattern recognition method is adopted for position detection, and pattern recognition is performed with the package block 7 as one unit.
【００２０】パッケージブロック７として一体となった
状態で半導体チップ３とメタライズリード４とがワイヤ
ボンディング１０されたセラミックパッケージ２は、半
導体チップ３を外部雰囲気から遮断するために、たとえ
ばメタルキャップ６でそれぞれ気密封止１１される。The ceramic package 2 in which the semiconductor chip 3 and the metallized leads 4 are wire-bonded 10 together as a package block 7 is provided with, for example, a metal cap 6 to shield the semiconductor chip 3 from the external atmosphere. It is hermetically sealed 11.
【００２１】そして、気密封止１１後に、形成された分
割溝７ａによりパッケージブロック７は個々のセラミッ
クパッケージ２に分割１２され、これによって半導体集
積回路装置１が完成することになる。After the hermetic sealing 11, the package block 7 is divided 12 into individual ceramic packages 2 by the formed dividing grooves 7a, whereby the semiconductor integrated circuit device 1 is completed.
【００２２】このように、本実施例に記載した製造方法
によれば、最終段階で分割溝７ａによって個々のセラミ
ックパッケージ２に分割することによって、ブロック状
に一体的に形成されたパッケージブロック７を製造工程
に流すことが可能となり、半導体集積回路装置１の製造
工程におけるセラミックパッケージ２の搬送効率の向上
を図ることができる。また、同様にパッケージブロック
７をそのまま製造工程に流すことで、セラミックパッケ
ージ２を搭載するためのキャリアが不要になり、キャリ
アの製作や保管や管理の必要がなくなる。As described above, according to the manufacturing method described in this embodiment, the package block 7 integrally formed in a block shape is obtained by dividing the individual ceramic packages 2 by the dividing grooves 7a at the final stage. It becomes possible to carry out the manufacturing process, and it is possible to improve the transport efficiency of the ceramic package 2 in the manufacturing process of the semiconductor integrated circuit device 1. Similarly, by passing the package block 7 as it is to the manufacturing process, a carrier for mounting the ceramic package 2 becomes unnecessary, and it becomes unnecessary to manufacture, store, or manage the carrier.
【００２３】さらに、ダイボンディング９やワイヤボン
ディング１０においてはパッケージブロック７、すなわ
ちブロック状の複数個のセラミックパッケージ２を一単
位としてパターン認識することができるので、パターン
の認識時間を短縮することが可能になる。Further, in the die bonding 9 and the wire bonding 10, the pattern can be recognized by using the package block 7, that is, the plurality of block-shaped ceramic packages 2 as one unit, so that the pattern recognition time can be shortened. become.
【００２４】（実施例２）図４は本発明の他の実施例で
ある半導体集積回路装置の製造方法を示すブロック図、
図５はその半導体集積回路装置の製造方法によるセラミ
ックパッケージを示す斜視図である。(Embodiment 2) FIG. 4 is a block diagram showing a method of manufacturing a semiconductor integrated circuit device according to another embodiment of the present invention.
FIG. 5 is a perspective view showing a ceramic package manufactured by the method for manufacturing a semiconductor integrated circuit device.
【００２５】本実施例による半導体集積回路装置の製造
方法では、図５に示すように、既に個々に分離された複
数個のセラミックパッケージ２の裏面を貼着基材１３に
貼着してブロック状に形成されたもの（以下、実施例２
において「パッケージブロック」という。）１７を製造
工程に流すものである。In the method of manufacturing a semiconductor integrated circuit device according to this embodiment, as shown in FIG. 5, the back surfaces of a plurality of ceramic packages 2 which have been already individually separated are attached to the attachment base material 13 to form a block shape. Formed in the following manner (hereinafter, referred to as Example 2).
In "Package block". ) 17 is supplied to the manufacturing process.
【００２６】図４に示すように、パッケージ貼着工程１
８でパッケージブロック１７とされたセラミックパッケ
ージ２は製造工程に流されて、半導体チップがそれぞれ
ダイボンディング１９され、方向性のないネイルヘッド
法によりワイヤボンディング２０される。このダイボン
ディング１９およびワイヤボンディング２０において
は、前記実施例１と同様に、パッケージブロック１７を
一単位としてパターン認識が行われる。そして、半導体
チップを外部雰囲気から遮断するための気密封止２１が
それぞれ行われる。As shown in FIG. 4, the package attaching step 1
The ceramic package 2 formed into the package block 17 in 8 is subjected to the manufacturing process, and the semiconductor chips are respectively die-bonded 19 and wire-bonded 20 by the directionless nail head method. In the die bonding 19 and the wire bonding 20, pattern recognition is performed with the package block 17 as one unit, as in the first embodiment. Then, hermetic sealing 21 is performed to shut off the semiconductor chip from the external atmosphere.
【００２７】気密封止２１後に、貼着基材１３に貼着さ
れパッケージブロック１７とされたセラミックパッケー
ジ２は、これを剥離２２することによって個々のセラミ
ックパッケージ２に分離されて完成品となる。After the hermetically sealing 21, the ceramic package 2 adhered to the adhesive base material 13 to form the package block 17 is separated 22 by separating the ceramic package 2 into a finished product.
【００２８】本実施例に記載した製造方法によっても、
最終段階で貼着基材１３から剥離して個々のセラミック
パッケージ２に分割することで、パッケージブロック１
７として製造工程に流すことが可能となり、セラミック
パッケージ２の搬送効率の向上を図ることができ、ま
た、キャリアの製作や保管や管理が不要となる。According to the manufacturing method described in this embodiment,
At the final stage, the package base 1 is separated from the adhesive base material 13 and divided into individual ceramic packages 2.
7, it is possible to improve the transport efficiency of the ceramic package 2, and it is not necessary to manufacture, store or manage the carrier.
【００２９】さらに、ブロック状の複数個のセラミック
パッケージ２を一単位としてパターン認識することがで
きるので、ダイボンディング１９やワイヤボンディング
２０におけるパターンの認識時間を短縮することが可能
になる。Furthermore, since pattern recognition can be performed by using a plurality of block-shaped ceramic packages 2 as one unit, the pattern recognition time in the die bonding 19 and the wire bonding 20 can be shortened.
【００３０】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることは言うまでもない。Although the invention made by the present inventor has been specifically described based on the embodiments, the present invention is not limited to the embodiments and various modifications can be made without departing from the scope of the invention. Needless to say.
【００３１】たとえば、本実施例において製造される半
導体集積回路装置１は、裏面にメタライズパッドが形成
されたＬＣＣタイプであるが、側面からリードが取り出
されていないタイプであれば種々のものに適用すること
ができ、たとえばセラミックパッケージの本体からその
厚さ方向にリードピンが垂直に取り出されたピン・グリ
ッド・アレイ（ＰＧＡ）などに適用することも可能であ
る。For example, the semiconductor integrated circuit device 1 manufactured in this embodiment is an LCC type having a metallized pad formed on the back surface, but is applicable to various types as long as the leads are not taken out from the side surface. The present invention can be applied to, for example, a pin grid array (PGA) in which lead pins are taken out vertically from the body of the ceramic package in the thickness direction.
【００３２】また、半導体チップ３とメタライズリード
４とを金線５ではなく、アルミ線でボンディングするこ
とができ、メタルキャップ６をセラミックキャップとす
ること等ができることは勿論である。Further, it goes without saying that the semiconductor chip 3 and the metallized leads 4 can be bonded with an aluminum wire instead of the gold wire 5, and the metal cap 6 can be a ceramic cap.
【００３３】[0033]
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下の通りである。The effects obtained by the typical ones of the inventions disclosed in this application will be briefly described as follows.
【００３４】(1).すなわち、本発明の半導体集積回路装
置の製造方法によれば、パッケージブロックとしてブロ
ック状に一体的に形成された複数のセラミックパッケー
ジをそのまま製造工程に流すことができるので、製造工
程におけるセラミックパッケージの搬送効率の向上を図
ることができる。(1) That is, according to the method for manufacturing a semiconductor integrated circuit device of the present invention, a plurality of ceramic packages integrally formed in a block shape as a package block can be directly fed to the manufacturing process. It is possible to improve the transport efficiency of the ceramic package in the manufacturing process.
【００３５】(2).同様に、パッケージブロックとしての
複数のセラミックパッケージをそのまま製造工程に流す
ことができるので、セラミックパッケージを搭載するた
めのキャリアが不要になり、キャリアの製作や保管や管
理の必要がない。したがって、キャリアに関する種々の
コストを削除することができる。(2) Similarly, since a plurality of ceramic packages as package blocks can be directly fed to the manufacturing process, a carrier for mounting the ceramic packages becomes unnecessary, and the carrier can be manufactured, stored and managed. No need. Therefore, various costs related to the carrier can be eliminated.
【００３６】(3).そして、パッケージブロックを形成し
て複数のセラミックパッケージを一単位としてパターン
認識することができるので、セラミックパッケージを１
個ずつパターン認識する場合と比較して、ダイボンディ
ングやワイヤボンディングの際におけるパターン認識時
間を短縮することが可能になる。(3) Since the pattern can be recognized by forming a package block with a plurality of ceramic packages as one unit, one ceramic package is used.
It becomes possible to shorten the pattern recognition time at the time of die bonding or wire bonding, as compared with the case of individually recognizing patterns.
【図１】本発明の実施例１による半導体集積回路装置の
製造方法を示すブロック図である。FIG. 1 is a block diagram showing a method for manufacturing a semiconductor integrated circuit device according to a first embodiment of the present invention.
【図２】その半導体集積回路装置の製造方法によるセラ
ミックパッケージを示す斜視図である。FIG. 2 is a perspective view showing a ceramic package manufactured by the method for manufacturing a semiconductor integrated circuit device.
【図３】その半導体集積回路装置の製造方法により製造
される半導体集積回路装置を示す斜視図である。FIG. 3 is a perspective view showing a semiconductor integrated circuit device manufactured by the method for manufacturing a semiconductor integrated circuit device.
【図４】本発明の実施例２による半導体集積回路装置の
製造方法を示すブロック図である。FIG. 4 is a block diagram showing a method of manufacturing a semiconductor integrated circuit device according to a second embodiment of the present invention.
【図５】その半導体集積回路装置の製造方法によるセラ
ミックパッケージを示す斜視図である。FIG. 5 is a perspective view showing a ceramic package manufactured by the method for manufacturing a semiconductor integrated circuit device.
１ 半導体集積回路装置 ２ セラミックパッケージ ３ 半導体チップ ４ メタライズリード ５ 金線 ６ メタルキャップ ７ パッケージブロック ７ａ 分割溝 ８ パッケージブロック製造工程 ９ ダイボンディング １０ ワイヤボンディング １１ 気密封止 １２ 分割 １３ 貼着基材 １７ パッケージブロック １８ パッケージ貼着工程 １９ ダイボンディング ２０ ワイヤボンディング ２１ 気密封止 ２２ 剥離 1 Semiconductor Integrated Circuit Device 2 Ceramic Package 3 Semiconductor Chip 4 Metallized Lead 5 Gold Wire 6 Metal Cap 7 Package Block 7a Dividing Groove 8 Package Block Manufacturing Process 9 Die Bonding 10 Wire Bonding 11 Airtight Sealing 12 Dividing 13 Adhesive Base 17 Package Block 18 Package attaching process 19 Die bonding 20 Wire bonding 21 Airtight sealing 22 Peeling
Claims (4)
ックパッケージによって半導体チップが封止された半導
体集積回路装置の製造方法であって、複数個の前記セラ
ミックパッケージを、その相互間に分割溝を設けてブロ
ック状に形成し、前記半導体チップを前記セラミックパ
ッケージにダイボンディングし、前記半導体チップと前
記セラミックパッケージのメタライズリードとをネイル
ヘッド法によりワイヤボンディングし、さらに気密封止
をした後に、前記分割溝により個々の前記セラミックパ
ッケージに分割することを特徴とする半導体集積回路装
置の製造方法。1. A method of manufacturing a semiconductor integrated circuit device in which a semiconductor chip is sealed by a ceramic package having a metallized pattern formed therein, wherein a plurality of the ceramic packages are provided with dividing grooves between them to form a block. Formed by die-bonding the semiconductor chip to the ceramic package, wire-bonding the semiconductor chip and the metallized lead of the ceramic package by a nail head method, and further performing airtight sealing, and then individually dividing by the dividing groove. 2. A method for manufacturing a semiconductor integrated circuit device, comprising: dividing into the ceramic package.
ックパッケージによって半導体チップが封止された半導
体集積回路装置の製造方法であって、複数個の前記セラ
ミックパッケージを、その裏面を貼着基材に貼着してブ
ロック状に形成し、前記半導体チップを前記セラミック
パッケージにダイボンディングし、前記半導体チップと
前記セラミックパッケージのメタライズリードとをネイ
ルヘッド法によりワイヤボンディングし、さらに気密封
止をした後に、前記セラミックパッケージを前記貼着基
材から剥離することを特徴とする半導体集積回路装置の
製造方法。2. A method of manufacturing a semiconductor integrated circuit device in which a semiconductor chip is encapsulated by a ceramic package having a metallized pattern, the back surface of a plurality of the ceramic packages being bonded to a bonding base material. Then, the semiconductor chip is die-bonded to the ceramic package, the semiconductor chip and the metallized lead of the ceramic package are wire-bonded by a nail head method, and the ceramic chip is hermetically sealed. A method of manufacturing a semiconductor integrated circuit device, comprising: peeling a package from the adhesive base material.
タライズパッドが形成されたリードレス・セラミック・
チップ・キャリアであることを特徴とする請求項１また
は２記載の半導体集積回路装置の製造方法。3. The leadless ceramics having a metallized pad formed on the back surface of the ceramic package.
3. The method for manufacturing a semiconductor integrated circuit device according to claim 1, wherein the method is a chip carrier.
ジ本体からその厚さ方向にリードピンが垂直に取り出さ
れたピン・グリッド・アレイであることを特徴とする請
求項１または２記載の半導体集積回路装置の製造方法。4. The manufacturing method of a semiconductor integrated circuit device according to claim 1, wherein the ceramic package is a pin grid array in which lead pins are vertically taken out from a package body in a thickness direction thereof. Method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5282340A JPH07135270A (en) | 1993-11-11 | 1993-11-11 | Manufacture of semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5282340A JPH07135270A (en) | 1993-11-11 | 1993-11-11 | Manufacture of semiconductor integrated circuit device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07135270A true JPH07135270A (en) | 1995-05-23 |
Family
ID=17651146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5282340A Pending JPH07135270A (en) | 1993-11-11 | 1993-11-11 | Manufacture of semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07135270A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999065076A1 (en) * | 1998-06-05 | 1999-12-16 | Hitachi, Ltd. | Semiconductor device and method for manufacturing the same |
| US6112247A (en) * | 1997-11-18 | 2000-08-29 | Intel Corporation | Network controller for processing status queries |
| WO2001033631A1 (en) * | 1999-10-29 | 2001-05-10 | Nikko Company | Package for high-frequency device |
| SG117493A1 (en) * | 2004-05-12 | 2005-12-29 | Lingsen Precision Ind Ltd | Integrated circuit chip packaging process |
-
1993
- 1993-11-11 JP JP5282340A patent/JPH07135270A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6112247A (en) * | 1997-11-18 | 2000-08-29 | Intel Corporation | Network controller for processing status queries |
| WO1999065076A1 (en) * | 1998-06-05 | 1999-12-16 | Hitachi, Ltd. | Semiconductor device and method for manufacturing the same |
| WO2001033631A1 (en) * | 1999-10-29 | 2001-05-10 | Nikko Company | Package for high-frequency device |
| SG117493A1 (en) * | 2004-05-12 | 2005-12-29 | Lingsen Precision Ind Ltd | Integrated circuit chip packaging process |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| USRE36613E (en) | Multi-chip stacked devices | |
| US7056771B2 (en) | Method of forming an array of semiconductor packages | |
| US6723585B1 (en) | Leadless package | |
| US6297547B1 (en) | Mounting multiple semiconductor dies in a package | |
| KR0179803B1 (en) | Lead-exposured semiconductor package | |
| US7008824B2 (en) | Method of fabricating mounted multiple semiconductor dies in a package | |
| US9691688B2 (en) | Thin plastic leadless package with exposed metal die paddle | |
| US8501542B2 (en) | Double-faced electrode package, and its manufacturing method | |
| JP2003273279A (en) | Semiconductor device and its manufacturing method | |
| US6791166B1 (en) | Stackable lead frame package using exposed internal lead traces | |
| JPH1027880A (en) | Semiconductor device | |
| JPH07135270A (en) | Manufacture of semiconductor integrated circuit device | |
| JP3497775B2 (en) | Semiconductor device | |
| JPH07153904A (en) | Manufacture of laminar type semiconductor device, and semiconductor package manufactured thereby | |
| KR100618541B1 (en) | Method for fabricating multi-chip semiconductor package | |
| US7579680B2 (en) | Packaging system for semiconductor devices | |
| JPH0384958A (en) | Manufacture of multichip package | |
| USRE40061E1 (en) | Multi-chip stacked devices | |
| JPH05121462A (en) | Manufacture of semiconductor device | |
| JPH08255803A (en) | Semiconductor module and manufacture thereof | |
| KR100566780B1 (en) | Method for fabricating stacked multi-chip package and stacked multi-chip package using the same | |
| KR100537893B1 (en) | Leadframe and multichip package using the same | |
| JPH06244313A (en) | Semiconductor package and mounting method | |
| KR100753406B1 (en) | semiconductor package | |
| US20020109222A1 (en) | Multi-die integrated circuit package structure and method of manufacturing the same |