JPH0713223Y2

JPH0713223Y2 - Semiconductor integrated circuit device

Info

Publication number: JPH0713223Y2
Application number: JP1987021502U
Authority: JP
Inventors: 吾彦植村
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1987-02-16
Filing date: 1987-02-16
Publication date: 1995-03-29
Anticipated expiration: 2002-02-16
Also published as: JPS63128735U

Description

【考案の詳細な説明】〔産業上の利用分野〕本考案は半導体集積回路装置（以下集積回路と記す）、
特に、ウェハー状態で動作速度を見積ることができるマ
スタースライス方式の集積回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Industrial field of application] The present invention relates to a semiconductor integrated circuit device (hereinafter referred to as an integrated circuit),
In particular, the present invention relates to a master slice type integrated circuit capable of estimating an operation speed in a wafer state.

[Conventional technology]

集積回路の動作速度をウェハー状態で測定する場合、内
部の回路構成によっては、動作速度が測定器の動作速度
に比べて速すぎるため、測定動作が内部回路動作によく
追随できず、測定できない場合がある。そのため、この
ような場合には、内部セルアレイの一部にリングオシレ
ータを構成し、リングオシレータの出力を出力バッファ
を通して検出するようにしている。When measuring the operating speed of an integrated circuit in a wafer state, depending on the internal circuit configuration, the operating speed is too high compared to the operating speed of the measuring instrument, so the measurement operation cannot follow the internal circuit operation well and cannot be measured. There is. Therefore, in such a case, a ring oscillator is formed in a part of the internal cell array, and the output of the ring oscillator is detected through the output buffer.

従来のこの種の集積回路の一例を第２図により説明す
る。An example of a conventional integrated circuit of this type will be described with reference to FIG.

第２図を参照すると、本集積回路は、チップ201内の一
番外側の四辺にパッド202が並び、パッド202の内側に入
出力バッファ203が並置され、また、四隅に電源発生回
路204があり、中央に内部セルアレイ205がある。Referring to FIG. 2, in the present integrated circuit, the pads 202 are arranged on the outermost four sides of the chip 201, the input / output buffers 203 are arranged inside the pads 202, and the power generation circuits 204 are arranged at the four corners. , There is an internal cell array 205 in the center.

内部セルアレイ205の第１行第１列に２入力NOR回路20
6、第１行第２列〜第１行第７列にインバータ回路207を
６個配置することにより、内部セルアレイ205の一部に
７段のリングオシレータを構成している。このリングオ
シレータの入力と出力には、入出力バッファ203中のそ
れぞれ入力バッファ208と出力バッファ209が接続され
る。The 2-input NOR circuit 20 is provided in the first row, first column of the internal cell array 205.
6. Six inverter circuits 207 are arranged in the first row, second column to the first row, seventh column to form a seven-stage ring oscillator in a part of the internal cell array 205. An input buffer 208 and an output buffer 209 in the input / output buffer 203 are connected to the input and the output of this ring oscillator, respectively.

入力バッファ208に低レベルを入力することにより７段
のリングオシレータは発振し、出力バッファ209に発振
信号が出力される。この発振周波数を測定することによ
り、ウェハー状態で本集積回路の動作速度を知ることが
できた。By inputting a low level to the input buffer 208, the seven-stage ring oscillator oscillates and an oscillation signal is output to the output buffer 209. By measuring this oscillation frequency, the operating speed of this integrated circuit in a wafer state could be known.

[Problems to be solved by the invention]

上述した従来の集積回路は、内部セルアレイの一部を使
ってリングオシレータを構成しているため、使用可能な
内部セル数がその分だけ少なくなってしまうという欠点
がある。また、リングオシレータは他の回路と電源を共
用しているため、集積回路が動作状態にある時、リング
オシレータにおいても動力を消費するという欠点があっ
た。The conventional integrated circuit described above has a disadvantage that the number of usable internal cells is reduced by that amount because the ring oscillator is configured by using a part of the internal cell array. Further, since the ring oscillator shares the power supply with other circuits, there is a drawback that the ring oscillator also consumes power when the integrated circuit is in an operating state.

上述した従来の集積回路に対し、本考案は、電源バスの
直下の配線層内であって、その重畳部分が入出力バッフ
ァや電源発生回路に使用されていないような領域にリン
グオシレータ回路を配置するという独創性内容を有す
る。In contrast to the conventional integrated circuit described above, the present invention arranges the ring oscillator circuit in the wiring layer immediately below the power supply bus and in the region where the overlapping portion is not used for the input / output buffer or the power generation circuit. It has the originality of doing.

[Means for solving problems]

本考案の集積回路は、電源バスが形成される配線層に隣
接する配線層内であって、上記電源バスの直下でありか
つその重畳部分に他の回路が配置されていないような位
置に、この配線層内のみでトランジスタおよび抵抗を接
続することにより構成されるリングオシレータ回路を形
成したことを特徴とする。The integrated circuit of the present invention is located in a wiring layer adjacent to a wiring layer in which a power bus is formed, at a position immediately below the power bus and in a position where no other circuit is arranged in the overlapping portion. A ring oscillator circuit is formed by connecting a transistor and a resistor only within the wiring layer.

〔Example〕

次に、本考案について図面を参照して説明する。 Next, the present invention will be described with reference to the drawings.

第１図は本考案の第１の実施例の配置図であり、第２図
におけるパッド202,入出力バッファ203,電源発生回路20
4および内部セルアレイ205が同様にレイアウトされたチ
ップ101のコーナー部分を示す。FIG. 1 is a layout view of the first embodiment of the present invention. The pad 202, the input / output buffer 203, and the power supply generation circuit 20 in FIG.
4 and a corner portion of the chip 101 in which the internal cell array 205 is similarly laid out.

第１図において、第２層配線層内に形成される横方向の
電源バス102−a,102−b,102−ｃおよび102−ｄと縦方向
の電源バス103−a,103−b,103−ｃおよび103−ｄとが交
差している。In FIG. 1, horizontal power supply buses 102-a, 102-b, 102-c and 102-d and vertical power supply buses 103-a, 103-b, 103 formed in the second wiring layer. -C and 103-d intersect.

電源バス103−ａは、スルーホール104−ａおよび第１層
内線層105−ａを介して、電源バス102−ａと第２層配線
層内の電源パット106−ａに接続している。電源バス103
−ｂは、スルーホール104−ｂと第１層配線層105−ｂを
介して電源バス102−ｂに接続され、また、その先端は
電源パッド106−ｂに接続している。電源バス103−ｃは
電源バス102−ｃにつながり、また、その先端は電源パ
ッド106−ｃに接続している。電源バス103−ｄは、スル
ーホール104−ｄと第１層配線105−ｄを介して、電源バ
ス102−ｄと電源パッド106−ｄに接続している。The power supply bus 103-a is connected to the power supply bus 102-a and the power supply pad 106-a in the second wiring layer via the through hole 104-a and the first-layer extension layer 105-a. Power bus 103
-B is connected to the power supply bus 102-b through the through hole 104-b and the first wiring layer 105-b, and its tip is connected to the power supply pad 106-b. The power supply bus 103-c is connected to the power supply bus 102-c, and the tip thereof is connected to the power supply pad 106-c. The power supply bus 103-d is connected to the power supply bus 102-d and the power supply pad 106-d via the through hole 104-d and the first layer wiring 105-d.

縦方向の電源バス103−a,103−b,103−ｄの下層に入出
力バッファ107が、また、電源バス103−a,103−b,103−
ｃおよび103−ｄならびに102−a,102−b,102−ｃおよび
102−ｄの内側には内部セルアレイ108がある。An input / output buffer 107 is provided below the vertical power supply buses 103-a, 103-b, 103-d, and power supply buses 103-a, 103-b, 103-.
c and 103-d and 102-a, 102-b, 102-c and
Inside 102-d is an internal cell array 108.

入出力バッファ107と、電源バス103−ａ等と102−ａ等
の交差部分との間にできている空エリアの第１層配線層
に、第１層配線層のみでトランジスタおよび抵抗を接続
することによって構成したリングオシレータ109を配置
している。Transistors and resistors are connected only to the first layer wiring layer to the first layer wiring layer in the empty area formed between the input / output buffer 107 and the intersections of the power supply buses 103-a and 102-a. The ring oscillator 109 thus configured is arranged.

第２層配線層により形成される信号パッド110−ａと110
−ｂの間,110−ｂと110−ｃの間，電源パッド106−ａと
106−ｄの間および106−ｄと106−ｂとの間に、それぞ
れ第２層配線層からなるリングオシレータ109に電源を
供給するリングオシレータ用電源パッド111−a,111−b,
111−ｃおよび111−ｄを配置し、各々のリングオシレー
タ電源パッド111−a,111−b,111−ｃおよび111−ｄと、
リングオシレータの各電源供給端子112−a,112−b,112
−ｃおよび112−ｄとの間には、第１層配線層からなる
配線113−a,113−b,113−ｃおよび113−ｄが配置され、
リングオシレータ電源パッド111−a,111−b,111−ｃお
よび111−ｄの近傍でスルーホール114−a,114−b,114−
ｃおよび114−ｄを介して各々の電源パッドに接続され
ている。Signal pads 110-a and 110 formed by the second wiring layer
-B, between 110-b and 110-c, between power pad 106-a
The ring oscillator power supply pads 111-a, 111-b, 106-d and 106-d and 106-b for supplying power to the ring oscillator 109 formed of the second wiring layer, respectively.
111-c and 111-d are arranged, and each ring oscillator power supply pad 111-a, 111-b, 111-c and 111-d,
Ring oscillator power supply terminals 112-a, 112-b, 112
Wirings 113-a, 113-b, 113-c, and 113-d made of the first wiring layer are arranged between -c and 112-d,
Through holes 114-a, 114-b, 114- near the ring oscillator power supply pads 111-a, 111-b, 111-c and 111-d.
c and 114-d to each power supply pad.

リングオシレータ109の出力端子115からは、第１層配線
からなるリングオシレータ出力信号線116が伸び、スリ
ーホール117を介して、信号パッド110−ｃと電源パッド
106−ａとの間に配置された第２層配線層からなるリン
グオシレータ出力パッド118に接続されている。From the output terminal 115 of the ring oscillator 109, the ring oscillator output signal line 116 made of the first layer wiring extends, and through the three hole 117, the signal pad 110-c and the power supply pad.
106-a is connected to the ring oscillator output pad 118 formed of the second wiring layer.

第３図にリングオシレータ109のブロック図を示す。第
３図において、一方の入力301を低レベルとした２入力N
OR回路302の出力を８段のインバータ303−a,303−b,…3
03−g,303−ｈに接続し、第８段のインバータの出力304
は２入力NOR301の他の一方の入力305にフィードバック
している。FIG. 3 shows a block diagram of the ring oscillator 109. In FIG. 3, two inputs N with one input 301 being low level
The output of the OR circuit 302 is the eight-stage inverter 303-a, 303-b, ... 3
Connected to 03-g, 303-h, output 304 of the 8th stage inverter
Feeds back to the other input 305 of the two-input NOR 301.

第４図はカレントモードロジック（CML）で構成した２
入力NOR302の構成を示す。端子としては、コレクタ電源
端子401,リファレンス電源端子402,カレントスイッチ電
源端子403およびエミッタ電源端子404並びに入力端子40
5と406,出力端子407およびフィードバック端子408があ
り、内部配線は、トランジスタおよび抵抗を第１層配線
のみで接続して行っている。Fig. 4 is composed of current mode logic (CML) 2
The structure of input NOR302 is shown. As the terminals, collector power supply terminal 401, reference power supply terminal 402, current switch power supply terminal 403, emitter power supply terminal 404, and input terminal 40
There are 5 and 406, an output terminal 407 and a feedback terminal 408, and the internal wiring is performed by connecting the transistor and the resistor only by the first layer wiring.

第５図にインバータ303−ａ等の回路構成を示す。端子
としては、コレクタ電源端子501,リファレンス電源端子
502,カレントスイッチ電源端子503およびエミッタ電源
端子並びに入力端子504,505,出力端子506およびフィー
ドバック端子507があり、内部配線は、トランジスタお
よび抵抗を第１層配線層のみで接続することによって行
っている。なお、上述の２入力NOR回路302とインバータ
303−ａ等の各電源端子上の電圧値は同一である。FIG. 5 shows the circuit configuration of the inverter 303-a and the like. As terminals, collector power supply terminal 501, reference power supply terminal
There are 502, a current switch power supply terminal 503, an emitter power supply terminal, input terminals 504 and 505, an output terminal 506 and a feedback terminal 507, and internal wiring is performed by connecting transistors and resistors only in the first wiring layer. In addition, the 2-input NOR circuit 302 and the inverter described above
The voltage value on each power supply terminal such as 303-a is the same.

第６図にリングオシレータの配置図を示す。第４図にそ
の構成を示した２入力NOR回路302と第５図にその構成を
示した８つのインバータ303−a,303−ｂ…303−ｈが並
んでレイアウトされている。FIG. 6 shows a layout of the ring oscillator. A two-input NOR circuit 302 whose configuration is shown in FIG. 4 and eight inverters 303-a, 303-b ... 303-h whose configuration is shown in FIG. 5 are laid out side by side.

各々の信号端子及び電源端子は隣接する回路間で接続さ
れる。２入力NOR回路302の入力端子406とフィードバッ
ク端子408と出力信号パッド605とを、第１層配線606に
より接続している。インバータ303−ｈの出力端子506と
フィードバック端子507とは第１層配線609で接続されて
いる。Each signal terminal and power supply terminal are connected between adjacent circuits. The input terminal 406, the feedback terminal 408, and the output signal pad 605 of the 2-input NOR circuit 302 are connected by the first layer wiring 606. The output terminal 506 and the feedback terminal 507 of the inverter 303-h are connected by the first layer wiring 609.

また、２入力NOR回路302のコレクタ電源端子401,リファ
レンス電源端子402,カレントスイッチ電源端子403およ
びエミッタ電源端子404は、各々第１層配線614,615,61
6,および617で電源パッド618,619,620,621に接続されて
いる。The collector power supply terminal 401, the reference power supply terminal 402, the current switch power supply terminal 403, and the emitter power supply terminal 404 of the 2-input NOR circuit 302 are the first layer wirings 614, 615, 61, respectively.
Connected to power pads 618,619,620,621 at 6, and 617.

ウェハー状態で電源パッド618,619,620および621に所定
の電圧を印加し、出力信号パッド605に低容量高インピ
ーダンスのプローブを接続することにより、リングオシ
レータ309の発振周波数で測定することができ、本集積
回路の動作速度を知ることができる。By applying a predetermined voltage to the power supply pads 618, 619, 620 and 621 in a wafer state and connecting a probe of low capacitance and high impedance to the output signal pad 605, it is possible to perform measurement at the oscillation frequency of the ring oscillator 309, You can know the operating speed.

本実施例によれば、内部セルアレイ108,入出力バッファ
107および電源発生回路204等には接続されず、リングオ
シレータ109専用の電源パッド111−a,111−b,111−ｃお
よび111−ｄを設けたため、通常動作時における消費電
力を軽減できるという効果がある。According to this embodiment, the internal cell array 108, the input / output buffer
Since the power supply pads 111-a, 111-b, 111-c and 111-d dedicated to the ring oscillator 109 are provided without being connected to the 107 and the power generation circuit 204, the power consumption during normal operation can be reduced. There is.

本実施例は、マスタスライス方式の集積回路において、
使用しない出力バッファが存在する場合のものであり、
そのレイアウト図を第７図に示す。In this embodiment, in the master slice type integrated circuit,
If there are output buffers that are not used,
The layout diagram is shown in FIG.

電源バス群701の下層（第１層配線層）に使用していな
い出力バッファ702と、第１層配線層によりトランジス
タおよび抵抗を接続して構成したリングオシレータ703
とがあり、左側にリングオシレータ703に電源を供給す
る電源パッド群704がある。リングオシレータ703の出力
端子は出力バッファ702の入力端子に直結されている。A ring oscillator 703 configured by connecting an output buffer 702 not used in the lower layer (first wiring layer) of the power supply bus group 701 and a transistor and a resistor by the first wiring layer.
There is a power supply pad group 704 for supplying power to the ring oscillator 703 on the left side. The output terminal of the ring oscillator 703 is directly connected to the input terminal of the output buffer 702.

本実施例では、第１の実施例による効果の上に、リング
オシレータ703の出力を出力バッファ702を介して出力し
ているため、測定される発振周波数は測定時にプローブ
を接続しても発振周波数が低下することなく正確な測定
が可能になるという効果がある。In addition to the effect of the first embodiment, in the present embodiment, the output of the ring oscillator 703 is output via the output buffer 702, so the measured oscillation frequency is the oscillation frequency even if a probe is connected at the time of measurement. There is an effect that an accurate measurement can be performed without deteriorating.

[Effect of device]

以上説明したように本考案は、電源バスが形成される配
線層内であって、この電源バスの直下であり、かつその
重畳部分に他の回路が配置されていないような位置に、
同一配線層内のみでトランジスタおよび抵抗を接続して
構成したリングオシレータを形成したため、使用可能な
内部セル数を減すことなくウェハー状態でリングオシレ
ータ回路の発振周波数を測定して動作速度を見積ること
ができるという効果を有する。INDUSTRIAL APPLICABILITY As described above, the present invention is in a wiring layer in which a power supply bus is formed, directly below the power supply bus, and at a position where no other circuit is arranged in the overlapping portion,
Since a ring oscillator was formed by connecting transistors and resistors only within the same wiring layer, the operating speed can be estimated by measuring the oscillation frequency of the ring oscillator circuit in the wafer state without reducing the number of usable internal cells. It has the effect that

[Brief description of drawings]

第１図は本考案の第１の実施例の配置図、第２図は従来
例および第７図は本考案の第２の実施例の配置図をそれ
ぞれ示し、第３図，第４図および第５図は第１の実施例
と第２の実施例に共通な詳細図を示し、また、第６図は
第１の実施例に固有なリングオシレータの配置略図を示
す。 101,201…チップ、102,103,701…電源バス、104,117…
スルーホール、105…第１層配線層、106,111,618,619,6
20,621,704…電源バッド、107,203…入出力バッファ、1
08,205…内部セルアレイ、109,703…リングオシレー
タ、110,118…信号パッド、112…電源供給端子、113…
電源配線、114,117…スルーホール、115…信号端子、11
6…信号配線、202…パッド、204…電源発生回路、206,3
02…２入力NOR回路、207,303…インバータ、208…入力
バッファ、209,702…出力バッファ、401,501…コレクタ
電源端子VCC、402,502…リファレンス電源端子、403,50
3…カレントスイッチ電源端子、404,504…エミッタ電源
端子、301,305,405,406,505…入力端子、407,506…出力
端子、408,507…フィードバック端子、605…出力パッ
ド、606,609…配線、614,615,616,617…電源配線。FIG. 1 shows the layout of the first embodiment of the present invention, FIG. 2 shows the layout of the conventional example and FIG. 7 shows the layout of the second embodiment of the present invention, and FIGS. FIG. 5 shows a detailed view common to the first and second embodiments, and FIG. 6 shows a schematic layout of the ring oscillators specific to the first embodiment. 101,201 ... Chip, 102,103,701 ... Power bus, 104,117 ...
Through hole, 105 ... First wiring layer, 106,111,618,619,6
20,621,704 ... Power supply bad, 107,203 ... I / O buffer, 1
08,205 ... internal cell array, 109,703 ... ring oscillator, 110, 118 ... signal pad, 112 ... power supply terminal, 113 ...
Power supply wiring, 114, 117 ... through hole, 115 ... signal terminal, 11
6 ... Signal wiring, 202 ... Pad, 204 ... Power generation circuit, 206,3
02 ... 2-input NOR circuit, 207, 303 ... Inverter, 208 ... Input buffer, 209, 702 ... Output buffer, 401, 501 ... Collector power supply terminal VCC, 402, 502 ... Reference power supply terminal, 403, 50
3 ... current switch power supply terminal, 404,504 ... emitter power supply terminal, 301,305,405,406,505 ... input terminal, 407,506 ... output terminal, 408,507 ... feedback terminal, 605 ... output pad, 606,609 ... wiring, 614,615,616,617 ... power supply wiring.

Claims

[Scope of utility model registration request]

1. In a master slice type semiconductor integrated circuit device, another circuit is arranged in a wiring layer adjacent to a wiring layer in which a power supply bus is formed, immediately below the power supply bus, and in an overlapping portion thereof. A semiconductor integrated circuit device characterized in that a ring oscillator circuit constituted by connecting a transistor and a resistor only inside the wiring layer is formed at a position not formed.