JPS6376452A - Integrated circuit device - Google Patents
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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-
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ゲートアレイ型半導体集積回路装置に関する
。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a gate array type semiconductor integrated circuit device.
従来、ゲートアレイ型半導体集積回路装置は、第４図に
示す様に論理回路を形成する内部セル領域１８、内部セ
ルと外部回路とのインターフェースを司るＩ１０バッフ
ァ１９、およびボンディングパッド２０等から構成され
ている。バイポーラ系のゲートアレイでは、これ以外に
各種の電源発生回路が付加される。Conventionally, a gate array type semiconductor integrated circuit device, as shown in FIG. 4, is composed of an internal cell region 18 forming a logic circuit, an I10 buffer 19 serving as an interface between the internal cells and an external circuit, a bonding pad 20, and the like. ing. In addition to this, various power generation circuits are added to a bipolar gate array.
複数個の内部セルを使用して所望の論理機能を実現し、
外部回路と接続する為に工んバッファをパッケージの所
望のリードに対応する位置にレイアウトしてＬＳＩを構
成する。Achieve the desired logic function using multiple internal cells,
An LSI is constructed by laying out buffers for connection with external circuits at positions corresponding to desired leads of the package.
通常、どの内部セルを使用するか、又内部セル間の配線
、内部セルとＩ１０バッファの接続は、自動配置配線プ
ログラムによシ実行される。Usually, which internal cells to use, wiring between internal cells, and connections between internal cells and the I10 buffer are executed by an automatic placement and routing program.
また、ＬＳＩの製造においては、製造ばらつきは常にあ
シ、この為に動作スピード忙もばらつきが出てくる。こ
のばらつきが規格に入っているかどうかウェハーの状態
でＬＳＩテスター等を用いてテストされる。Furthermore, in the manufacturing of LSIs, there are always manufacturing variations, which causes variations in the operating speed. The wafer is tested using an LSI tester or the like to determine whether this variation falls within the specifications.
テストの方法としては、テストされるＬＳＩ単独の論理
機能でスピードの評価が可能でかつＬＳＩの動作スピー
ドよ、９ＬＳ Ｉテスターの動作スピードが速ければ測
定は可能になる。As a testing method, it is possible to evaluate the speed using the logic function of the LSI alone to be tested, and if the operating speed of the 9LSI tester is faster than the operating speed of the LSI, measurement becomes possible.
ＬＳＩの動作スピードがＬＳＩテスターの動作スピード
よシ速い場合のテスト方法の１例として第５図に示した
方法が行なわれている。第５図の例は、ゲートアレイで
はなく専用に設計されたＬＳＩの例である。２１なる部
分にリングオシレターを作シ、このリングオシレターの
発振周波数をＬＳＩテスターの動作スピード以下忙なる
様にインバータの段数を決めておけば、内部セル上の論
理機能およびその動作スピード忙関係なくウェハーの製
造状態をテストできる。The method shown in FIG. 5 is used as an example of a test method when the operating speed of the LSI is faster than the operating speed of the LSI tester. The example shown in FIG. 5 is an example of an LSI designed exclusively for this purpose rather than a gate array. If you create a ring oscillator in the section 21 and decide the number of inverter stages so that the oscillation frequency of this ring oscillator is lower than the operating speed of the LSI tester, the relationship between the logic function on the internal cell and its operating speed will be reduced. The manufacturing status of wafers can be tested without any problems.
上述した第５図の例は、専用設計品であった為に２１な
る部分にボンディングパッドおよびしりバクファが存在
しなかった、したがって前述した方法でウェハーの製造
状態をテストできた。In the example shown in FIG. 5 described above, since it was a specially designed product, there were no bonding pads or backing pads in the area 21. Therefore, the manufacturing state of the wafer could be tested using the method described above.
しかし、ゲートアレイの場合第４図忙示した様にＩ１０
バッファ、ボンディングパッドが規則正しく配置されて
いる為に第５図に示したリングオシレターをレイアウト
するスペースはない。However, in the case of a gate array, as shown in Figure 4, I10
Since the buffers and bonding pads are arranged regularly, there is no space to lay out the ring oscillator shown in FIG.
また、積極的にこのスペースを設けようとすれば、ボン
ディングパッドおよびリングオシレターのスペースが必
要になシ、これはチップサイズの増加をまねきこの結果
、チップの歩留りを低下させてしまう欠点がある。Also, if you try to provide this space aggressively, you will need space for the bonding pad and ring oscillator, which increases the chip size and has the disadvantage of lowering the chip yield. .
さらに１ゲートアレイのすべてのＩ１０端子を使用する
応用も当然起こる。リングオシレターの発振周波数のモ
ンター忙は、最低限１つのパッドが必要忙なる為すべて
のしＣを使用した場合、パッドがなくなりチェックがで
きなるという欠点も起こる。Furthermore, applications that use all I10 terminals of one gate array naturally occur. Monitoring the oscillation frequency of the ring oscillator requires at least one pad, so if you use all the pads, there will be no pads left and you will not be able to check it.
上述した従来のゲートアレイにおいて、ＬＳＩのテスタ
ーでスピードの評価を行なおうとした場合、ゲートアレ
イ本来の機能を損ったシ、又は、チップサイズの増加を
まねき歩留りの低下をまねくのに対し、本発明は、ゲー
トアレイ本来の機能を何ら損う事なく、ＬＳＩテスター
によるスピード評価を効率良く行なえるという独創的内
容を有する。In the conventional gate array described above, when trying to evaluate the speed using an LSI tester, the original function of the gate array is lost or the chip size increases, leading to a decrease in yield. The present invention has an original content in that speed evaluation can be efficiently performed using an LSI tester without impairing the original functions of the gate array.
本発明のゲートアレイ型半導体集積回路装置は、内部セ
ル上の未使用のセル上にボンディングパッドを有し、Ｌ
ＳＩの機能とは独立したリングオシレター又はリングオ
シレターの出力をｎ分周した発振出力を前記ボンディン
グパッドに接続しているという特徴を有している。The gate array type semiconductor integrated circuit device of the present invention has bonding pads on unused internal cells, and L
It is characterized in that a ring oscillator independent of the SI function or an oscillation output obtained by dividing the output of the ring oscillator by n is connected to the bonding pad.
次に本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第１図は、本発明の一実施例を示している。１なるリン
グオシレターおよび２なるボンディングパッドが、本来
のＬＳＩの機能とは独立した領域にレイアウトされてい
る。このリングオシレターおよびボンディングパッドも
１つのファンクションブロックとして登録されている。FIG. 1 shows an embodiment of the invention. One ring oscillator and two bonding pads are laid out in an area independent of the original LSI function. This ring oscillator and bonding pad are also registered as one function block.
したがってリングオシレターおよびボンディングパッド
間の接続も自動配線プログラムにより実行される。この
為、本来のＬＳＩの機能を防げる事もない。Therefore, the connection between the ring oscillator and the bonding pad is also performed by the automatic wiring program. Therefore, the original function of the LSI cannot be prevented.
第１の実施例は、０ＭＯ８のゲートアレイの場合を示し
ている。０ＭＯ８の場合消費電力が少ない為に常にリン
グオシレター′を動作させている。この為にボンディン
グパッドは発振周波数のモンター用に１つだけ未使用の
セル上にレイアウトされている。また２なるボンディン
グパッドは、ウニノー−状態でのテストに使用し、組み
立ての時はボンディングは行なわない。The first example shows the case of a 0MO8 gate array. In the case of 0MO8, the ring oscillator' is always operated because the power consumption is low. For this reason, only one bonding pad for monitoring the oscillation frequency is laid out on an unused cell. The bonding pad numbered 2 is used for testing in the Uni-No state, and no bonding is performed during assembly.
２なるボンディングパッドの下には、トランジスタがあ
り平坦でなく、ボンディングパッドも通常のボンディン
グパッドとは異って平坦にはならないが、プローブカー
ドによるウェハー状態でのテストには何ら問題はない。There is a transistor under the bonding pad 2, which is not flat, and the bonding pad is not flat unlike a normal bonding pad, but there is no problem in testing the wafer with a probe card.
次に第２の実施例について図面を参照して説明する。Next, a second embodiment will be described with reference to the drawings.
第１の実施例は、０ＭＯ８の場合であった為に消費電力
はあまり気にならないが、ＥＣＬ系のバイポーラゲート
アレイの場合は、インバータ１段あたシの遅延時間が短
い為にテスターで発振周波数を七ンターするＫは、リン
グオシレターの段数を多くする必要があり、消費電力を
かなシ要し、非常に不経済である。In the first example, the power consumption is not a big concern because it is 0 MO8, but in the case of an ECL type bipolar gate array, the delay time per inverter stage is short, so the tester oscillates. K, which modulates the frequency by 7, requires a large number of ring oscillator stages, consumes a lot of power, and is extremely uneconomical.
第２図はＥＣＬのリングオシレターを示している。この
例では３なるパッドは、発振周波数のモレター用４なる
パッドはテスト時に外部から定電圧源ＶＣ８を印加する
為のものである。４なるパッドに■Ｃ８を印加しなけれ
ば５，６なるトランジスタのペース電極は最低電位７に
高抵抗により接続されている為に８，９なるカレントス
イッチに電流は流れない。Figure 2 shows the ECL ring oscillator. In this example, the pad numbered 3 is for the oscillation frequency motor, and the pad numbered 4 is for applying a constant voltage source VC8 from the outside during testing. If ■C8 is not applied to the pad numbered 4, the pace electrodes of the transistors numbered 5 and 6 are connected to the lowest potential 7 through a high resistance, so no current flows through the current switches numbered 8 and 9.
この様にすれば、テスト時のみに電力を消費するのみで
、実使用上は電力消費はない１０〜１２なるインバータ
も同様の回路構成になっている。又、３．４なるパッド
は、第１の実施例と同様に内部セルの未使用部分にレイ
アウトされている。In this way, inverters 10 to 12, which consume power only during testing and do not consume power in actual use, have a similar circuit configuration. Further, the pad 3.4 is laid out in an unused portion of the internal cell as in the first embodiment.
第３図は、第３の実施例を示している。FIG. 3 shows a third embodiment.
最近のＥＣＬ系のゲートアレイのゲート遅延は１００Ｐ
８以下の高速のものが開発されている。この場合リング
オシレターで低い周波数を発振させようとすると段数が
多くなシ、リングオシレタ一部が内部セルの大部分を占
める事になりＬＳＩ本来の機能に影響を与える。この様
な高速のゲートアレイの場合は第３図に示す様にリング
オシレターの出力をｎ分周するととＫより効率的に発振
周波数を下げることができる。同図において１３〜１５
がリングオシレタ一部、１６がｎ分周器、１７がパッド
である。The gate delay of recent ECL gate arrays is 100P.
A high-speed version of 8 or less has been developed. In this case, if an attempt is made to oscillate a low frequency with the ring oscillator, the number of stages will be large, and a portion of the ring oscillator will occupy most of the internal cells, which will affect the original function of the LSI. In the case of such a high-speed gate array, if the output of the ring oscillator is divided by n as shown in FIG. 3, the oscillation frequency can be lowered more efficiently than by K. 13-15 in the same figure
is a part of a ring oscillator, 16 is an n frequency divider, and 17 is a pad.
又、以上示した第１〜第３の実施例では、リングオシレ
ター又は分局器の出力は、出力バッファを介さずに内部
セル上のパッドに接続されている。Furthermore, in the first to third embodiments shown above, the output of the ring oscillator or branching unit is connected to the pad on the internal cell without going through an output buffer.
この為忙出力信号のレベルはゲートアレイの入出力信号
レベルとは異っているが、この信号はウェハーのテスト
の時のみ使用するので支障はない。For this reason, the level of the busy output signal is different from the input/output signal level of the gate array, but this does not pose a problem since this signal is used only during wafer testing.
以上説明したように本発明は、ゲートアレイ型半導体集
積回路装置の内部セル領域の未使用の内部セル上にボン
ディングパッドをレイアウトしＬＳＩ本来の機能とは独
立したリングオシレター又はリングオシレターの出力を
分周する回路を接続するととＫよシ、ゲートアレイとし
ての機能を何ら損うことなく、また効率良（ＬＳＩとし
てのスピードをモンターすることができ、この結果から
ＬＳＩの製造状態をモンターできる効果がある。As explained above, the present invention lays out bonding pads on unused internal cells in the internal cell area of a gate array type semiconductor integrated circuit device, and outputs a ring oscillator or ring oscillator independent of the original function of the LSI. By connecting a circuit that divides the frequency of the gate array, it is possible to monitor the speed of the LSI without impairing its function as a gate array, and from this result, the manufacturing status of the LSI can be monitored. effective.
第１図は、本発明の第１の実施例、第２図は本発明の第
２の実施例、第３図は、本発明の第３の実施例、第４図
は従来のゲートアレイ型半導体集積回路装置、第５図は
、従来ウェハー状態でのスピード評価の実施例、同図に
おいて
１・・・・・・リングオシレタ、２〜４・・・・・・ボ
ンディングパッド、５〜６・・・・・・トランジスタ、
７・・・・・・最低電位、８〜９・・・・・・トランジ
スタ、１０〜１２・・・・・・インバータ、１３〜１５
・・・・・・インバータ、１６・・・・・・ｎ分周器、
１７・・・・・・ボンディングパッド、１８・・・・・
・内部セル領域、１９・・・・・・Ｉ１０バッファ、２
０・・・・・・ボンディングパッド、２１・・・・・・
リングオシレタ。
−−−）′
井 ／ｌ！？
３−−−第３デλ〉ｉパッド
４− 〆〉ル）グパッド
５−）ランジ゛スダ
Δ−・ トランジ゛スゲ
７−・ｋ孤儂拉
ｇ−）プンジズダ
９−）−ランシ゛ズタ
ｌρへ１２ −一一イシバーグ
ア３〜１５・・・Ｉンバ−グ
／ｌ−・−・・・方分呵器
１７ ・・−・−・ ホ３デ肩プパッド゛井 ４ＴＭ
／３・・・内部セル４攻成
１２・・・１７．ノＸツフｒ
２ρ・・・ ボ”ンテｌ〉１）で・ソド２１・−・りン
グオ′／シターFIG. 1 shows the first embodiment of the present invention, FIG. 2 shows the second embodiment of the invention, FIG. 3 shows the third embodiment of the invention, and FIG. 4 shows the conventional gate array type. A semiconductor integrated circuit device, FIG. 5 shows an example of speed evaluation in a conventional wafer state. ...transistor,
7...Lowest potential, 8-9...Transistor, 10-12...Inverter, 13-15
...Inverter, 16...n frequency divider,
17...Bonding pad, 18...
・Internal cell area, 19...I10 buffer, 2
0...Bonding pad, 21...
Ring oscillator. ---)′ I /l! ? 3---3rd stage λ〉i pad 4-〆〆〉〉〉〉〉〉〉゛〉〉〉〉〉〉〉〉〉〉〉〉〉〉〉〉〉〉〉〉〉〉〉〉〉〉〉〉〉〉〉〉〉〉〉〉〉〉〉〉〉〉〉〉〉〉〉〉〉〉〉〉〉〉〉〉〉〉〉 for 3-) 11 Ishiba Gua 3-15...Inburger/l---...Houbu 17...--E 3-de-Shoulder Pad Well 4TM/3...Inner Cell 4 Attack 12...17.ノ
Claims (1)
はリングオシレターの出力をｎ分周した発振出力を未使
用の内部セル領域のボンディングパッドに接続したこと
を特徴とするゲートアレイ型半導体集積回路装置。A gate array type semiconductor integrated circuit device characterized in that a ring oscillator independent of its function as an LSI or an oscillation output obtained by dividing the output of the ring oscillator by n is connected to a bonding pad in an unused internal cell area.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22108386A JPS6376452A (en) | 1986-09-19 | 1986-09-19 | Integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22108386A JPS6376452A (en) | 1986-09-19 | 1986-09-19 | Integrated circuit device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6376452A true JPS6376452A (en) | 1988-04-06 |
Family
ID=16761221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22108386A Pending JPS6376452A (en) | 1986-09-19 | 1986-09-19 | Integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6376452A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0334784A2 (en) * | 1988-03-25 | 1989-09-27 | International Business Machines Corporation | Analog macro embedded in a digital gate array |
| JPH0521554A (en) * | 1991-07-11 | 1993-01-29 | Nec Kyushu Ltd | Integrated circuit device |
| US20130202008A1 (en) * | 2012-02-08 | 2013-08-08 | Arm Limited | Monitoring circuit and method |
-
1986
- 1986-09-19 JP JP22108386A patent/JPS6376452A/en active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US8868962B2 (en) * | 2012-02-08 | 2014-10-21 | Arm Limited | Monitoring circuit and method |
| TWI566092B (en) * | 2012-02-08 | 2017-01-11 | Ａｒｍ股份有限公司 | Monitoring circuit and method |
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