JPH05267996A - Semiconductor integrated circuit - Google Patents
Semiconductor integrated circuitInfo
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- JPH05267996A JPH05267996A JP4046522A JP4652292A JPH05267996A JP H05267996 A JPH05267996 A JP H05267996A JP 4046522 A JP4046522 A JP 4046522A JP 4652292 A JP4652292 A JP 4652292A JP H05267996 A JPH05267996 A JP H05267996A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体集積回路に関し、
特にリング発振器を形成する半導体集積回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit,
In particular, it relates to a semiconductor integrated circuit forming a ring oscillator.
【０００２】[0002]
【従来の技術】従来のリング発振器を形成する半導体集
積回路は、図３（ａ）に示されるように、入力端子５５
および出力端子５６に対応して、ＮＡＮＤ回路１６およ
び偶数個のインバータ１７により構成されており、入力
端子５５より入力される入力信号レベルが“１”になる
と、発振モードとなって発振状態となり、入力信号レベ
ルが“０”になると、出力端子５６における出力レベル
は“１”となり、発振停止の状態となる。この場合にお
ける発振周波数により、リング発振器としてのスピード
が評価される。2. Description of the Related Art A semiconductor integrated circuit forming a conventional ring oscillator has an input terminal 55 as shown in FIG.
Corresponding to the output terminal 56 and the NAND circuit 16 and the even number of inverters 17. When the input signal level input from the input terminal 55 becomes "1", the oscillation mode is set and the oscillation state is established. When the input signal level becomes "0", the output level at the output terminal 56 becomes "1", and the oscillation is stopped. The speed as a ring oscillator is evaluated by the oscillation frequency in this case.
【０００３】このように、従来においては、リング発振
器は同一ゲート（本例においては、インバータ１７）に
より構成されており、しかもテスト回路としてのみ使用
されている。また、図３（ｂ）のリング発振器を形成す
る半導体集積回路の平面図に示されるように、半導体集
積回路の主要部分を占有する入出力バッファ回路領域１
９および内部回路２０に対応して、リング発振器２１、
入力バッファ２２および出力バッファ２３等により部分
構成要素として形成されており、リング発振器自体は、
チップコーナ部等における一部回路として存在している
に過ぎない。As described above, conventionally, the ring oscillator is composed of the same gate (inverter 17 in this example) and is used only as a test circuit. Further, as shown in the plan view of the semiconductor integrated circuit forming the ring oscillator of FIG. 3B, the input / output buffer circuit region 1 occupying the main part of the semiconductor integrated circuit.
9 and the internal circuit 20, corresponding to the ring oscillator 21,
The ring oscillator itself is formed as a partial component by the input buffer 22 and the output buffer 23.
It only exists as a part of the circuit in the chip corner section or the like.
【０００４】[0004]
【発明が解決しようとする課題】上述した従来の半導体
集積回路においては、プロセスのチップ内におけるバラ
ツキがあると、当該リング発振器がチップの一部として
位置しているために、大型のチップになるに従って、前
記リング発振器の発振周波数とチップ全体のスピードと
の相関がとれなくなり、半導体チップのスピード選別が
困難になるという欠点あり、また、チップ全体に亘って
リング発振器を配置する場合には、当該リング発振器の
配置に影響されて、チップサイズが大型化するという欠
点がある。In the above-mentioned conventional semiconductor integrated circuit, if there are variations in the process chips, the ring oscillator is located as a part of the chip, resulting in a large chip. Accordingly, there is a drawback that the oscillation frequency of the ring oscillator and the speed of the entire chip cannot be correlated, and it becomes difficult to select the speed of the semiconductor chip, and when the ring oscillator is arranged over the entire chip, There is a drawback that the chip size becomes large due to the arrangement of the ring oscillator.
【０００５】[0005]
【課題を解決するための手段】本発明の半導体集積回路
は、半導体チップの周辺部に、任意数の入力バッファ回
路および出力バッファ回路、または入出力バッファ回路
を、所定のトランスファーゲートを介して直列に接続し
て形成されるリング発振器と、所定の制御信号を介し
て、前記トランスファーゲートのオン・オフを制御する
ことにより、前記リング発振器の動作モードとして、発
振モードおよび通常モードとの何れかに切替制御する制
御回路とを、少なくとも備えて構成される。In a semiconductor integrated circuit of the present invention, an arbitrary number of input buffer circuits and output buffer circuits or input / output buffer circuits are serially connected to a peripheral portion of a semiconductor chip via a predetermined transfer gate. And a ring oscillator formed by connecting the transfer gate to the transfer oscillator by controlling on / off of the transfer gate via a predetermined control signal, so that the operation mode of the ring oscillator is either an oscillation mode or a normal mode. And a control circuit for switching control.
【０００６】[0006]
【実施例】次に、本発明について図面を参照して説明す
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the present invention will be described with reference to the drawings.
【０００７】図１は本発明の第１の実施例を示すブロッ
ク図である。図１に示されるように、本実施例において
は、入力バッファ５−１、５−２、………、５−ｉ、５
−ｎ（ｉおよびｎは正整数：ｉ＜ｎ）が、それぞれＮＡ
ＮＤ回路４、７−１、７−２、……、７−ｉ、７−ｎお
よびＣＭＯＳトランスファーゲート３、６−１、６−
２、……、６−ｉ、６−ｎを介して、リング状に直列接
続されてリング発振器として構成されている。また、入
力バッファ１、インバータ２、および上記のＣＭＯＳト
ランスファーゲート３および６−１、６−２、………、
６−ｉ、６−ｎ、およびＮＡＮＤ回路４および７−１、
７−２、………、７−ｉは、リング発振器に対する制御
回路を形成している。FIG. 1 is a block diagram showing a first embodiment of the present invention. As shown in FIG. 1, in this embodiment, the input buffers 5-1, 5-2, ...
-N (i and n are positive integers: i <n) is NA
ND circuits 4, 7-1, 7-2, ..., 7-i, 7-n and CMOS transfer gates 3, 6-1, 6-
2, ..., 6-i, 6-n are connected in series in a ring shape to form a ring oscillator. Further, the input buffer 1, the inverter 2, and the CMOS transfer gates 3 and 6-1, 6-2, ...
6-i, 6-n, and NAND circuits 4 and 7-1,
7-2, ..., 7-i form a control circuit for the ring oscillator.
【０００８】図１において、制御回路の入力端子５１に
おける制御信号レベルを“１”とすると、各トランスフ
ァーゲート３およびび６−１、６−２、………、６−
ｉ、６−ｎは全てオン状態となり、これらのトランスフ
ァーゲートならびにＮＡＮＤ回路４および７−１、７−
２、………、７−ｉを介してリング発振器が形成され、
これにより当該リング発振器は発振モードとなって、各
出力端子５２−１、５２−２、………、５２−ｉ、５２
−ｎよりは、それぞれ出力信号として“１”レベルが出
力される。この場合、信号引出しパッド８−１、８−
２、……、８−ｉ、８−ｎの内の何れかの信号引出しパ
ッドに周波数カウンタを接続すれば、当該リング発振器
の発振周波数が測定される。また、この時に、各信号引
出しパッド８−１、８−２、………、８−ｉ、８−ｎに
等負荷容量を付加すれば、当該負荷に起因する周波数依
存性も測定することができる。In FIG. 1, assuming that the control signal level at the input terminal 51 of the control circuit is "1", the transfer gates 3 and 6-1, 6-2, ...
i, 6-n are all turned on, and these transfer gates and NAND circuits 4 and 7-1, 7-
2, ........., a ring oscillator is formed via 7-i,
As a result, the ring oscillator becomes the oscillation mode, and the output terminals 52-1, 52-2, ..., 52-i, 52
From -n, "1" level is output as an output signal. In this case, the signal lead-out pads 8-1, 8-
If the frequency counter is connected to the signal lead-out pad of any one of 2, ..., 8-i, 8-n, the oscillation frequency of the ring oscillator is measured. At this time, if an equal load capacitance is added to each of the signal lead-out pads 8-1, 8-2, ..., 8-i, 8-n, the frequency dependence caused by the load can be measured. it can.
【０００９】また、前記制御回路の入力端子５１におけ
る制御信号レベルを“０”レベルにすると、各トランス
ファーゲート３および６−１、６−２、………、６−
ｉ、６−ｎは全てオフ状態となり、リング発振器として
の機能は解除されて、本半導体集積回路の動作状態とし
ては、正規の通常モードに変わり、所望の機能を有する
半導体集積回路としての本来の機能動作が復活される。
この通常モードにおいては、信号引出しパッド８−１〜
８−ｎにおける信号が、対応するＮＡＮＤ回路７−１〜
７−ｎにより反転されて、それぞれ出力端子５２−１〜
５２−ｎを介して、対応する内部回路に入力される。When the control signal level at the input terminal 51 of the control circuit is set to "0" level, the transfer gates 3 and 6-1, 6-2, ..., 6-
All of i and 6-n are turned off, the function as the ring oscillator is released, and the operation state of the present semiconductor integrated circuit is changed to the normal normal mode, which is the original state of the semiconductor integrated circuit having the desired function. Functional behavior is restored.
In this normal mode, the signal lead-out pads 8-1 to 8-1
The signal in 8-n corresponds to the corresponding NAND circuit 7-1.
7-n, and output terminals 52-1 to 52-1 are respectively inverted.
It is input to the corresponding internal circuit via 52-n.
【００１０】図２は、本発明の第２の実施例を示すブロ
ック図である。図２に示されるように、本実施例におい
ては、入力バッファ１４−１、１４−２、………、１４
−ｉ、１４−ｎ（ｉおよびｎは正整数：ｉ＜ｎ）が、Ｃ
ＭＯＳトランスファーゲート１１−１、１１−２、…
…、１１−ｉ３、１１−ｎおよびＮＡＮＤ回路１３を介
してリング状に直列に接続されてリング発振器として構
成されている。また、入力バッファ９、インバータ１
０、ＣＭＯＳトランスファーゲート１１−１、１１−
２、………、１１−ｉ、１１−ｎ、ＣＭＯＳトランスフ
ァーゲート１２−１、１２−２、………、１２−ｉ、１
２−ｎ、およびＮＡＮＤ回路１３は当該リング発振器に
対する制御回路を形成している。FIG. 2 is a block diagram showing a second embodiment of the present invention. As shown in FIG. 2, in this embodiment, the input buffers 14-1, 14-2, ...
-I, 14-n (i and n are positive integers: i <n) is C
MOS transfer gates 11-1, 11-2, ...
, 11-i3, 11-n and the NAND circuit 13 are connected in series in a ring shape to form a ring oscillator. Also, the input buffer 9 and the inverter 1
0, CMOS transfer gates 11-1, 11-
2, ..., 11-i, 11-n, CMOS transfer gates 12-1, 12-2, ..., 12-i, 1
2-n and the NAND circuit 13 form a control circuit for the ring oscillator.
【００１１】図２において、制御回路の入力端子５３に
おける制御信号レベルを“１”とすると、ＣＭＯＳトラ
ンスファーゲート１１−１、１１−２、………、１１−
ｉ、１１−ｎは全てオン状態となり、ＣＭＯＳトランス
ファーゲート１２−１、１２−２、………、１２−ｉ、
１２−ｎは全てオフ状態となり、内部回路から各入力端
子５４−１、５４−２、……、５４−ｉおよび５４−ｎ
を介して入力される信号は、ＣＭＯＳトランスファーゲ
ート１２−１、１２−２、………、１２−ｉ、１２−ｎ
により遮断され、内部回路の信号に対する非選択の状態
となる。この状態においては、ＣＭＯＳトランスファー
ゲート１１−１、１１−２、………、１１−ｉ、１１−
ｎを介してリング発振器が形成され、これにより当該リ
ング発振器は発振モードとなって、各信号引出しパッド
１５−１、１５−２、………、１５−ｉおよび１５−ｎ
の何れかに周波数カウンタを接続すれば、当該リング発
振器の発振周波数を測定することが可能となる。本実施
例においては、第１の実施例の場合と同様に、負荷依存
性の測定を行うことも可能であることは云うまでもな
い。In FIG. 2, assuming that the control signal level at the input terminal 53 of the control circuit is "1", the CMOS transfer gates 11-1, 11-2, ... 11-
i, 11-n are all turned on, and the CMOS transfer gates 12-1, 12-2, ..., 12-i,
12-n are all turned off, and the input terminals 54-1, 54-2, ..., 54-i and 54-n are input from the internal circuit.
Signals input via the CMOS transfer gates 12-1, 12-2, ..., 12-i, 12-n
The signal is cut off by and the signal of the internal circuit is not selected. In this state, the CMOS transfer gates 11-1, 11-2, ..., 11-i, 11-
A ring oscillator is formed via n, whereby the ring oscillator enters the oscillation mode, and each of the signal extraction pads 15-1, 15-2, ..., 15-i and 15-n.
If a frequency counter is connected to any of the above, the oscillation frequency of the ring oscillator can be measured. Needless to say, in the present embodiment, it is possible to measure the load dependency as in the case of the first embodiment.
【００１２】また、前記制御回路の入力端子５３におけ
る制御信号レベルを“０”レベルにすると、ＣＭＯＳト
ランスファーゲート１１−１、１１−２、………、１１
−ｉ、１１−ｎは全てオフ状態となり、ＣＭＯＳトラン
スファーゲート１２−１、１２−２、………、１２−
ｉ、１２−ｎは全てオン状態となって、リング発振器と
しての機能は解除され、本半導体集積回路の動作状態と
しては、正規の通常モードに変わり、内部回路より出力
され、それぞれ入力端子５４−１、５４−２、……、５
４−ｉおよび５４−ｎに入力される信号は、それぞれ対
応するＣＭＯＳトランスファーゲート１２−１、１２−
２、………、１２−ｉおよび１２−ｎ、および出力バッ
ファ１４−１、１４−２、………、１４−ｉおよび１４
−ｎを介して、信号引出しパッド１５−１〜１５−ｎに
出力される。When the control signal level at the input terminal 53 of the control circuit is set to "0" level, the CMOS transfer gates 11-1, 11-2, ...
-I, 11-n are all turned off, and the CMOS transfer gates 12-1, 12-2, ..., 12-
All of i and 12-n are turned on, the function as the ring oscillator is released, the operation state of the present semiconductor integrated circuit is changed to the normal normal mode, and output from the internal circuit. 1, 54-2, ... 5
The signals input to 4-i and 54-n are the corresponding CMOS transfer gates 12-1 and 12-, respectively.
, ..., 12-i and 12-n, and output buffers 14-1, 14-2, ..., 14-i and 14
Is output to the signal lead-out pads 15-1 to 15-n via -n.
【００１３】[0013]
【発明の効果】以上説明したように、本発明は、半導体
チップ周辺において、任意数の入力バッファおよび出力
バッファを直列接続してリング発振器を形成することに
より、前記入力バッファおよび出力バッファが、当該半
導体チップ周辺に広範囲に分散配置される状態となり、
これにより、チップ内のプロセスにおけるバラツキがこ
れらの入力バッファおよび出力バッファに反映されて、
当該リング発振器の発振周波数と半導体チップ全体のス
ピードとの相関が、大型チップの場合においても有効に
とることが可能となって、前記発振周波数を測定するこ
とにより、半導体チップのスピード選別を極めて容易に
行うことができるという効果がある。As described above, according to the present invention, by providing an arbitrary number of input buffers and output buffers in series around a semiconductor chip to form a ring oscillator, the input buffers and output buffers are It will be distributed over a wide area around the semiconductor chip,
As a result, variations in processes in the chip are reflected in these input buffers and output buffers,
Correlation between the oscillation frequency of the ring oscillator and the speed of the entire semiconductor chip can be effectively obtained even in the case of a large chip, and by measuring the oscillation frequency, it is extremely easy to select the speed of the semiconductor chip. There is an effect that can be done.
【００１４】また、半導体チップ全体を周辺に配置する
ことにより、当該半導体チップのサイズを抑制すること
ができるという効果がある。Further, by arranging the entire semiconductor chip in the periphery, there is an effect that the size of the semiconductor chip can be suppressed.
【図１】本発明の第１の実施例を示すブロック図であ
る。FIG. 1 is a block diagram showing a first embodiment of the present invention.
【図２】本発明の第２の実施例を示すブロック図であ
る。FIG. 2 is a block diagram showing a second embodiment of the present invention.
【図３】従来例を示すブロック図および半導体チップの
配置概要を示す平面図である。FIG. 3 is a block diagram showing a conventional example and a plan view showing an outline of arrangement of semiconductor chips.
１、５−１、５−２、……、５−ｉ、５−ｎ、９、２２
入力バッファ ２、１０、１７ インバータ ３、６−１〜６−ｎ、１１−１〜１１−ｎ、１２−１〜
１２−ｎ ＣＭＯＳトランスファーゲート ４、７−１〜７−ｎ、１３、１６ ＮＡＮＤ回路 ８−１〜８−ｎ、１５−１〜１５−ｎ、１８ 信号引
出しパッド １４−１〜１４−ｎ、２３ 出力バッファ １９ 入出力バッファの回路領域 ２０ 内部回路 ２１ リング発振器1, 5-1, 5-2, ..., 5-i, 5-n, 9, 22
Input buffer 2, 10, 17 Inverter 3, 6-1 to 6-n, 11-1 to 11-n, 12-1 to
12-n CMOS transfer gate 4, 7-1 to 7-n, 13, 16 NAND circuit 8-1 to 8-n, 15-1 to 15-n, 18 Signal extraction pad 14-1 to 14-n, 23 Output buffer 19 Input / output buffer circuit area 20 Internal circuit 21 Ring oscillator
Claims (1)
バッファ回路および出力バッファ回路、または入出力バ
ッファ回路を、所定のトランスファーゲートを介して直
列に接続して形成されるリング発振器と、 所定の制御信号を介して、前記トランスファーゲートの
オン・オフを制御することにより、前記リング発振器の
動作モードとして、発振モードおよび通常モードとの何
れかに切替制御する制御回路と、 を、少なくとも備えることを特徴とする半導体集積回
路。1. A ring oscillator formed by connecting an arbitrary number of input buffer circuits and output buffer circuits or input / output buffer circuits in series around a peripheral portion of a semiconductor chip via a predetermined transfer gate, and a predetermined oscillator. A control circuit that controls the transfer gate to be turned on or off via the control signal to switch between the oscillation mode and the normal mode as the operation mode of the ring oscillator. And a semiconductor integrated circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4046522A JPH05267996A (en) | 1992-03-04 | 1992-03-04 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4046522A JPH05267996A (en) | 1992-03-04 | 1992-03-04 | Semiconductor integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05267996A true JPH05267996A (en) | 1993-10-15 |
Family
ID=12749609
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4046522A Pending JPH05267996A (en) | 1992-03-04 | 1992-03-04 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05267996A (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2012142962A (en) * | 2005-12-06 | 2012-07-26 | Qualcomm Inc | Ring oscillator for determining select-to-output delay of multiplexer |
| JP2015162896A (en) * | 2014-02-28 | 2015-09-07 | 株式会社日立製作所 | Ring oscillator, sensor, control method of ring oscillator, measurement method, program and recording medium |
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-
1992
- 1992-03-04 JP JP4046522A patent/JPH05267996A/en active Pending
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Legal Events
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|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19971104 |