JPH07130857A - Method of laying out semiconductor integrated circuit - Google Patents
Method of laying out semiconductor integrated circuitInfo
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- JPH07130857A JPH07130857A JP5273337A JP27333793A JPH07130857A JP H07130857 A JPH07130857 A JP H07130857A JP 5273337 A JP5273337 A JP 5273337A JP 27333793 A JP27333793 A JP 27333793A JP H07130857 A JPH07130857 A JP H07130857A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は半導体集積回路のレイア
ウト方法に係わり、特に機能ブロクの駆動能力および配
置配線の最適化を図った機能ブロックのレイアウト方法
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for laying out a semiconductor integrated circuit, and more particularly to a method for laying out functional blocks in which the driving capability of functional blocks and the layout and wiring are optimized.
【0002】[0002]
【従来の技術】ゲートアレイは、ブロックサイズと電源
供給端子と接地端子と信号の入出力端子とのそれぞれの
接続位置が所定の基準で統一され、これら各種機能ブロ
ックがあらかじめ行列上に規則的、かつ固定して配置さ
れ、基板工程まで終了したウェーハが用意される。この
ウェーハ上に配列されたこれら各種機能ブロックを組み
合せて、所定の機能を備えた1チップの集積回路装置を
実現するためにこれら機能ブロック間を接続する接続配
線のみを配線マスクを使用して完成させるようにしてあ
る。2. Description of the Related Art In a gate array, the block size, the connection positions of power supply terminals, ground terminals, and signal input / output terminals are unified according to a predetermined standard, and these various functional blocks are regularly arranged in a matrix. Further, a wafer which is fixedly arranged and has undergone the substrate process is prepared. By combining these various functional blocks arranged on this wafer, only the connection wiring that connects these functional blocks is completed by using a wiring mask in order to realize a one-chip integrated circuit device having a predetermined function. I am allowed to do it.
【0003】このゲートアレイの設計では、あらかじめ
用意された機能ブロックのライブラリから、その機能ブ
ロックの負荷容量、信号の変化タイミング等を考慮して
所望の機能ブロックを選択し、設計する。設計後に、D
RC(Design Rule Check)をホスト
コンピュータによって実行し、負荷容量制限エラー等を
検証し、論理シミュレーションによりタイミングエラー
を検証する。ここでエラーが検出されると回路を見直
し、同様のチェックを繰り返して完全なゲートアレイの
設計が終了する。In the design of this gate array, a desired functional block is selected from a library of functional blocks prepared in advance and selected in consideration of the load capacity of the functional block and the timing of signal change. After design, D
RC (Design Rule Check) is executed by the host computer, the load capacity limit error and the like are verified, and the timing error is verified by the logic simulation. When an error is detected here, the circuit is reviewed and the same check is repeated to complete the design of the gate array.
【0004】このゲートアレイは最近では、高集積化、
大規模化が急速に進展しており、1つの機能ブロックの
出力信号を多数の機能ブロックに供給する回路構成も増
加している。しかしながら、高集積化に伴なうトランジ
スタサイズの縮小化により、駆動能力は低下してきてお
り、その負荷容量が大きくなるとスイッチングスピード
が低下することになる。This gate array has recently been highly integrated,
As the scale is increased rapidly, the circuit configuration for supplying the output signal of one functional block to many functional blocks is also increasing. However, due to the reduction in transistor size that accompanies higher integration, the driving capability is decreasing, and if the load capacity increases, the switching speed will decrease.
【0005】そのため、どのような回路構成にも対応で
きるように、同一機能であっても使用するトランジスタ
数が少なく、かつ駆動能力の低い機能ブロック、あるい
は使用トランジスタ数が多く、かつ駆動能力の大きい機
能ブロックのように、スペックごとに多数のブロックを
ライブラリとして用意しなければならない。Therefore, in order to be applicable to any circuit configuration, the number of transistors used for the same function is small and the functional block has low driving capability, or the number of transistors used is large and the driving capability is large. Like functional blocks, many blocks must be prepared as a library for each specification.
【0006】そのため、機能的にはそれほど複雑ではな
くとも各々の機能をスペックごとに用意すると、機能ブ
ロックのライブラリは膨大なものとなってしまい、その
中から回路設計者が人手によって最適な機能ブロックを
選択するすることは困難である。Therefore, even if the function is not so complicated, if each function is prepared for each specification, the library of function blocks becomes huge, and the circuit designer manually selects the optimum function block. It is difficult to choose.
【0007】これらの作業を容易化する方法の一例が特
開昭61−6850号公報に記載されている。この従来
の機能ブロックの駆動能力強化用ブロックを示した図8
を参照すると、機能ブロックAは機能部A1とバッファ
部A2からなる。ゲートアレイの設計時には、このブロ
ックの出力端子AOUTに接続される負荷容量を計算し
バッファ部A2を最適な駆動能力をもったブッファ部に
置き換える。その場合、出力端子AOUTはバッファ部
A2とは無関係に既に決った端子であり、例えば、機能
ブロックAが多数のブロックに信号を供給しなければな
らないとすると、バッファ部A2には高駆動能力のバッ
ファ部に置き換えられ、出力端子AOUTの1つの端子
から全ての機能ブロックに信号を供給することになる。An example of a method for facilitating these operations is described in Japanese Patent Application Laid-Open No. 61-6850. FIG. 8 showing a block for enhancing the driving capability of this conventional functional block.
Referring to, the functional block A includes a functional unit A1 and a buffer unit A2. When designing the gate array, the load capacity connected to the output terminal AOUT of this block is calculated, and the buffer section A2 is replaced with a buffer section having an optimum driving capability. In that case, the output terminal AOUT is a terminal that has already been determined irrespective of the buffer unit A2. For example, if the functional block A must supply signals to a large number of blocks, the buffer unit A2 has a high driving capability. It is replaced with a buffer section, and a signal is supplied from one terminal of the output terminal AOUT to all the functional blocks.
【0008】このとき、出力端子AOUTの1点に多大
な電流が流れ込むので、エレクトロマイグレーションに
より出力端子AOUTに接続される配線の寿命が短くな
るという問題がある。At this time, since a large amount of current flows into one point of the output terminal AOUT, there is a problem that the life of the wiring connected to the output terminal AOUT is shortened due to electromigration.
【0009】この配線寿命の問題を解決する方法の一例
が、特開昭62−112420号公報に記載されてい
る。この従来の機能ブロックにエレクトロマイグレーシ
ョン対策を施したブロックを示す図9を参照すると、高
駆動バッファBは入力側インバータB1に従属接続され
た出力側インバータB2とこのインバータB2に並列接
続された他の出力側インバータB3〜B5からなる。An example of a method for solving this wiring life problem is described in JP-A-62-112420. Referring to FIG. 9 which shows a block in which an electromigration countermeasure is applied to this conventional functional block, a high drive buffer B includes an output side inverter B2 connected in cascade with an input side inverter B1 and another output side inverter B2 connected in parallel with this inverter B2. It is composed of output side inverters B3 to B5.
【0010】駆動能力を高めるために並列接続された各
出力段のインバータB2〜B5の出力端はそれぞれ出力
端子BOUT1〜BOUT4に接続されている。このよ
うに構成することにより、信号の出力点をそれぞれの出
力端子BOUT1〜BOUT4に分散させ、電流が1点
に集中することを避けている。The output terminals of the inverters B2 to B5 of the respective output stages connected in parallel to increase the driving capability are connected to the output terminals BOUT1 to BOUT4, respectively. With this configuration, the output points of the signals are distributed to the output terminals BOUT1 to BOUT4, and the current is prevented from being concentrated at one point.
【0011】ただし、この例の場合は、出力端子の数が
駆動能力に合せて変化するので、前述の特開昭61−6
850号公報に記載された方法のように、レイアウト設
計時に出力段のバッファ部だけを自動的に置き換える処
理を行なうことができない。However, in the case of this example, since the number of output terminals changes according to the driving ability, the above-mentioned Japanese Patent Laid-Open No. 61-6 is used.
Unlike the method described in Japanese Patent Publication No. 850, it is impossible to automatically replace only the buffer section at the output stage during layout design.
【0012】したがって、スペックごとに多数のライブ
ラリを作成する必要がある。Therefore, it is necessary to create a large number of libraries for each specification.
【発明が解決しようとする課題】上述したように、従来
の機能バッファのレイアウト設計では、負荷容量に応じ
て自動的に最適なバッファに置き換える手法を適用しよ
うとすると、出力電流の1点集中がおきるためエレクト
ロマイグレーションの問題があり、一方、電流を分散さ
せる手法を適用すると、バッファの自動最適化ができな
くなり膨大な機能ブロックのライブラリの中から、人手
により最適な機能ブロックを選択しなければならないと
いう問題が生じる。As described above, in the conventional layout design of the functional buffer, if an attempt is made to automatically replace the buffer with an optimum buffer according to the load capacity, one point of the output current is concentrated. Therefore, there is a problem of electromigration. On the other hand, if the method of distributing the current is applied, the buffer cannot be automatically optimized, and the optimum functional block must be manually selected from the huge library of functional blocks. The problem arises.
【0013】本発明の目的は、上述した従来の問題点に
鑑みなされたものであり、出力負荷容量値に対応して最
適な駆動能力が強化された機能ブロックを生成し、かつ
駆動能力の強化に伴い増加された出力端子数に対応し
て、従属接続される他の機能ブロックをこれらの端子に
均等に割り振り、電流が1点集中しないようにすること
によりエレクトロマイグレーションの発生を抑えた半導
体集積回路のレイアウト方法を提供することにある。An object of the present invention is to solve the above-mentioned conventional problems, and to generate a functional block having an optimal drive capacity enhanced corresponding to an output load capacitance value and to enhance the drive capacity. In accordance with the increased number of output terminals, other functional blocks connected in cascade are evenly allocated to these terminals to prevent the current from concentrating at one point, thereby suppressing the occurrence of electromigration. It is to provide a circuit layout method.
【0014】[0014]
【課題を解決するための手段】本発明の集積回路のレイ
アウト方法は、あらかじめ用意されたマスクパターンレ
イアウトに用いる機能ブロックがレイアウトパターン情
報としてブロックライブラリに格納され、このブロック
ライブラリから抽出された前記機能ブロック群の設計ル
ールチェック、遅延シミュレーション、配置配線、およ
びアートワークパターン生成をホストコンピュータ上で
実行させることによって設計される半導体集積回路のレ
イアウト方法において、前記設計ルールチェック時に、
前記機能ブロックが次段に接続される他の前記機能ブロ
ックを駆動するためにその機能ブロックに並列接続され
る駆動能力強化用ブロックの数を前記機能ブロック間の
配線負荷容量値に対応した駆能力強化係数を求める機能
と、前記駆動能力係数にしたがってあらかじめ用意され
たレイアウトパターンを配置する機能と、この配置され
たレイアウトパターン内にある出力端子のレイアウトパ
ターンに接続情報を割り付けて配置配線をする機能とを
備えることを特徴とする。According to an integrated circuit layout method of the present invention, functional blocks used for a mask pattern layout prepared in advance are stored in a block library as layout pattern information, and the functions extracted from the block library are stored. In a layout method of a semiconductor integrated circuit designed by executing design rule check of block group, delay simulation, placement and routing, and artwork pattern generation on a host computer, at the time of design rule check,
The driving capacity corresponding to the wiring load capacitance value between the functional blocks is defined by the number of driving capacity enhancing blocks connected in parallel to the functional block in order to drive the other functional block connected to the next stage. A function of obtaining a strengthening coefficient, a function of arranging a layout pattern prepared in advance according to the driving capacity coefficient, and a function of allocating connection information to a layout pattern of output terminals in the arranged layout pattern and performing layout wiring. And is provided.
【0015】また、前記駆動能力強化用ブロックが、前
記機能ブロックのレイアウトパターンの上下左右方向の
いずれの位置にも配置可能なようにあらかじめレイアウ
トパターン化され、この前記駆動能力強化用ブロックを
配置配線することを特徴とする。Further, the drive capacity enhancement block is preliminarily patterned into a layout pattern so that it can be arranged at any position in the vertical and horizontal directions of the layout pattern of the functional block, and the drive capacity enhancement block is arranged and wired. It is characterized by doing.
【0016】さらに、前記駆動能力強化用ブロックが、
前記機能ブロックのレイアウトパターンの上下左右方向
の少なくとも1方の位置に配置可能なようにあらかじめ
レイアウトパターン化され、この前記駆動能力強化用ブ
ロックを配置配線することを特徴とする。Further, the drive capacity enhancing block comprises:
It is characterized in that a layout pattern is formed in advance so that it can be arranged at at least one position in the vertical and horizontal directions of the layout pattern of the functional block, and the drive capability enhancing block is arranged and wired.
【0017】[0017]
【実施例】次に、本発明の実施例について図面を参照し
ながら説明する。Embodiments of the present invention will now be described with reference to the drawings.
【0018】図1は本発明の一実施例を示すフローチャ
ートである。図1を参照すると、ブロックライブラリ1
は回路設計で参照する機能ブロックのレイアウト情報が
格納されており、この情報を参照しながら回路設計ST
1が行なわれる。FIG. 1 is a flow chart showing an embodiment of the present invention. Referring to FIG. 1, a block library 1
Stores the layout information of the functional blocks referred to in the circuit design, and the circuit design ST
1 is performed.
【0019】回路設計ST1が終了すると、設計ルール
ファイル3を参照して設計ルールチェックST2を実行
する。このとき、全ての機能ブロックの出力に付いてい
る負荷容量が計算される。この負荷容量は、次段に接続
される他の機能ブロックの入力端子の容量の和である。
この各入力端子の容量は、設計ルールファイル3の中に
定義されている。When the circuit design ST1 is completed, the design rule check ST2 is executed with reference to the design rule file 3. At this time, the load capacities attached to the outputs of all the functional blocks are calculated. This load capacity is the sum of the capacities of the input terminals of the other functional blocks connected to the next stage.
The capacity of each input terminal is defined in the design rule file 3.
【0020】このとき、強化計数フアイル2を参照する
ことによって、駆動能力を高めたい機能ブロックがあれ
ば、どの機能ブロックを、どれだけ強化すべきかという
情報をサイズファイル6に書き出す。この強化計数ファ
イル2にはそれぞれの機能ブロックの出力容量値に対応
する係数値が書き込まれている。例えば、機能ブロック
BUF1は、負荷容量が1.0pFまでは係数が1とな
り、1.0pFづつ増加するたびにこの係数も1づつ増
加するように書き込まれている。At this time, by referring to the enhancement count file 2, if there is a functional block whose drive capability is desired to be enhanced, information on which functional block should be enhanced and how much should be written is written to the size file 6. Coefficient values corresponding to the output capacity values of the respective functional blocks are written in the enhanced count file 2. For example, the functional block BUF1 is written such that the coefficient becomes 1 up to the load capacitance of 1.0 pF and the coefficient also increases by 1 every time the load capacitance increases by 1.0 pF.
【0021】設計ルールチェックST2が終了すると、
処理は次の遅延シミュレーションST3に移行する。こ
の遅延シミュレーションST3の実行にあたっては、シ
ミュレーションモデル4と遅延計算ライブラリ5を参照
する。すなわち、一般に、ブロックのスイッチングスピ
ードtは、t=(出力インピーダンスZ)×(負荷容量
Cl)+(基本遅延td)…(1)で求められる。When the design rule check ST2 is completed,
The processing shifts to the next delay simulation ST3. In executing the delay simulation ST3, the simulation model 4 and the delay calculation library 5 are referred to. That is, generally, the switching speed t of the block is obtained by t = (output impedance Z) × (load capacitance Cl) + (basic delay td) (1).
【0022】しかし、ここで、サイズファイル6に駆動
能力強化係数が定義されていた場合、遅延計算ライブラ
リ5で定義されている出力インピーダンスと、実際の出
力インピーダンスとは異る場合が多いので、ファイルサ
イズ6のデータを読み込み、出力インピーダンスの補正
を行なった後で、遅延計算を実行する必要がある。However, here, when the driving capability enhancement coefficient is defined in the size file 6, the output impedance defined in the delay calculation library 5 and the actual output impedance often differ. It is necessary to execute the delay calculation after reading the size 6 data and correcting the output impedance.
【0023】具体的には、駆動能力を大きくするという
ことは、出力段のバッファを並列に接続していくことで
あり、駆動能力強化係数とはこの並列接続されるバッフ
ァの数を示している。したがって、駆動能力に変更があ
った場合のブロックの遅延時間Tdは、 Td=Z/(駆動能力強化係数)×Cl+td………………………………(2) で求めることができる。Specifically, increasing the driving capacity means connecting the output stage buffers in parallel, and the driving capacity enhancement coefficient indicates the number of buffers connected in parallel. . Therefore, the delay time Td of the block when the driving capacity is changed can be calculated by the following formula: Td = Z / (driving capacity enhancement coefficient) × Cl + td ………………………… (2) .
【0024】次に、配置配線ライブラリ7を参照しなが
ら配置ST4の処理を実行する。ここで、駆動能力を強
化すべき機能バッファのアートワークパターン図を示し
た図2、およびその等価回路図を示した図3を合せて参
照すると、両図の共通する構成要素には同一番号を付し
てそれぞれ対応している。Next, referring to the placement and routing library 7, the process of placement ST4 is executed. Here, referring also to FIG. 2 showing an artwork pattern diagram of the function buffer for which the driving capability is to be enhanced and FIG. 3 showing an equivalent circuit diagram thereof, the same reference numerals are given to common constituent elements in both figures. It corresponds to each.
【0025】この機能ブロックは電源配線12および接
地配線14間にコンタクトホール16で直列接続され
た、P+ 拡散層11でソース・ドレイン電極が形成され
るPMOSトランジスタP1およびN+ 拡散層17でソ
ース・ドレイン電極が形成されるNMOSトランジスタ
N1のゲート電極10がそれぞれ入力端子9と接続さ
れ、直列接続点からアルミ配線により次段に接続される
PMOSトランジスタP2およびNMOSトランジスタ
N2からなるバッファのゲート電極に接続される。この
バッファは入力側のバッファと同一構成であり、このバ
ッファの直列接続点はアルミ配線により出力端子13に
接続されている。In this functional block, a source / drain electrode is formed in the P + diffusion layer 11 and a source is formed in the N + diffusion layer 17 connected in series by a contact hole 16 between the power supply wiring 12 and the ground wiring 14. The gate electrode 10 of the NMOS transistor N1 in which the drain electrode is formed is connected to the input terminal 9 respectively, and the gate electrode of the buffer including the PMOS transistor P2 and the NMOS transistor N2 connected to the next stage from the serial connection point by the aluminum wiring. Connected. This buffer has the same structure as the buffer on the input side, and the series connection point of this buffer is connected to the output terminal 13 by aluminum wiring.
【0026】この機能バッファの駆動能力を大きくする
には、出力端子13に接続される出力側のバッファ(イ
ンバータ)に対して駆動能力強化用のバッファを並列接
続すればよい。この駆動能力強化用のバッファのレイア
ウトパターン図を示した図4、および、その等価回路図
を示した図5を併せて参照すると、この駆動能力強化用
のバッファは図2および図3に示した機能ブロックの入
力側または出力側のバッファとそれぞれ同一構成をと
り、入力端子9と18、出力端子13と19がそれぞれ
対応する。その他の構成要素は同一である。In order to increase the driving capacity of the functional buffer, a buffer for driving capacity enhancement may be connected in parallel to the output side buffer (inverter) connected to the output terminal 13. Referring to FIG. 4 showing the layout pattern diagram of the buffer for enhancing the driving ability and FIG. 5 showing the equivalent circuit diagram thereof, the buffer for enhancing the driving ability is shown in FIGS. 2 and 3. It has the same configuration as the buffer on the input side or the output side of the functional block, and corresponds to the input terminals 9 and 18 and the output terminals 13 and 19, respectively. The other components are the same.
【0027】図2に示したレイアウトパターンのバッフ
ァ対し、サイズファイルが駆動能力強化係数を1と指定
している場合、チップレイアウト上のこのレイアウトパ
ターンが配置された位置のすぐ下側に、この図4に示し
た駆動能力強化用バッファのレイアウトパターンが接続
されるように配置する。その追加配置した結果のレイア
ウトパターンが図6に示されている。その等価回路を示
したブロック図が図7である。For the buffer of the layout pattern shown in FIG. 2, when the size file specifies the driving capacity enhancement coefficient as 1, this figure is located immediately below the position where this layout pattern is arranged on the chip layout. The layout of the buffer for driving capacity enhancement shown in FIG. 4 is arranged so as to be connected. The layout pattern resulting from the additional placement is shown in FIG. FIG. 7 is a block diagram showing the equivalent circuit.
【0028】この図6を参照すると、駆動能力強化用の
バッファのP+ 拡散層および端子13に接続されたバッ
ファのN+ 拡散層17が、アルミ配線21により最短距
離で接続され、アルミ配線22で駆動能力強化用のバッ
ファおよび出力側のバッファのゲート電極が互いに最短
接続される。出力段のバッファが上下に2個配列されて
いるので駆動能力が大きくなっている。また、このと
き、出力端子13に加え、追加されたバッファの出力端
も出力端子19として使用可能になる。Referring to FIG. 6, the P + diffusion layer of the buffer for enhancing the driving capability and the N + diffusion layer 17 of the buffer connected to the terminal 13 are connected by the aluminum wiring 21 at the shortest distance, and the aluminum wiring 22 is connected. Thus, the gate electrodes of the drive capacity enhancing buffer and the output side buffer are shortest connected to each other. Since two buffers at the output stage are arranged in the upper and lower parts, the driving capability is large. At this time, in addition to the output terminal 13, the output terminal of the added buffer can be used as the output terminal 19.
【0029】上述した駆動能力強化用のバッファの配置
が終ると、ネット振分ST5の処理を実行する。駆動能
力強化用のバッファを配置したことにより、多数の機能
ブロックに対して信号を供給することができるようにな
ったが、これら多数の機能ブロックは、最初は出力端子
13に接続されているからこのままでは駆動能力強化用
のバッファの出力端子19には接続されない。When the arrangement of the buffer for enhancing the driving ability is completed, the processing of net distribution ST5 is executed. By arranging the buffer for enhancing the driving capability, it becomes possible to supply signals to a large number of functional blocks, but since these large number of functional blocks are initially connected to the output terminal 13. As it is, it is not connected to the output terminal 19 of the buffer for driving capacity enhancement.
【0030】したがって、この処理ST5ではレイアウ
ト用の接続情報を書き換えて、出力端子13と出力端子
19に対してその機能ブロックを均等に割り振り、次の
配置ST6処理へ移行する。Therefore, in this process ST5, the connection information for layout is rewritten, the functional blocks are evenly allocated to the output terminals 13 and 19, and the process proceeds to the next layout ST6 process.
【0031】配置ST6処理では配置配線ライブラリを
参照しながら処理ST5で割り振られた結果の機能ブロ
ック間の配線を実行する。In the placement ST6 processing, the wiring between the functional blocks obtained as a result of the processing ST5 is executed with reference to the placement / wiring library.
【0032】配線処理が終了すると、アートワークパタ
ーンライブラリ8を参照しながら処理ST6の結果を加
えチップ全体のアートワークパターンを生成する。When the wiring process is completed, the result of the process ST6 is added while referring to the artwork pattern library 8 to generate the artwork pattern of the entire chip.
【0033】なお、前述した図6のレイアウトパターン
において、さらに図4に示した機能強化用バッファのレ
イアウトパターンを下側に配置すると、バッファがさら
に並列接続されることは明らかである。つまり、強化係
数の数だけ機能強化用バッファのレイアウトパターンを
配置していけばよい。In the layout pattern of FIG. 6 described above, if the layout pattern of the buffer for function enhancement shown in FIG. 4 is arranged on the lower side, it is apparent that the buffers are further connected in parallel. That is, the layout patterns of the function enhancement buffers may be arranged by the number of enhancement coefficients.
【0034】上述した実施例では、一例として、機能強
化用バッファを下側へ次々と配置したが、上下左右それ
ぞれの方向専用のレイアウトパターン、あるいは上下左
右いずれの方向にも配置可能なようにレイアウトした機
能強化用バッファのレイアウトパターンを用意すること
により、チップ全体のレイアウトの配置状況をみて、任
意の形状にレイアウトパターンを配置することが可能で
あり、レイアウトの自由度を向上させることができる。In the above-described embodiment, as an example, the function-enhancing buffers are arranged downward one after another. However, a layout pattern dedicated to the upper, lower, left, and right directions, or a layout so that they can be arranged in either the upper, lower, left, or right directions. By preparing the layout pattern of the function-enhancing buffer described above, it is possible to arrange the layout pattern in an arbitrary shape in view of the layout arrangement state of the entire chip, and it is possible to improve the degree of freedom of layout.
【0035】[0035]
【発明の効果】以上説明したように、本発明の半導体集
積回路のレイアウト方法は、設計ルールチェック時に、
所望の駆動能力強化係数を求めその係数に従ってホスト
コンピュータが駆動能力強化用バッファのレイアウトパ
ターンをチップ全体のレイアウトを考慮しながら駆動能
力の強化が必要なバッファ部に配置し、さらに、追加さ
れた駆動能力強化用バッファのレイアウトパターンの出
力端子に接続配線(ネット)を振り分けて配置・配線す
ることにより、チップレイアウト設計上の最適な駆動能
力をもった回路を容易に設計でき、またエレクトロマイ
グレーションによる配線劣化を抑えた半導体チップを設
計できる。As described above, according to the layout method of the semiconductor integrated circuit of the present invention, when the design rule is checked,
The desired drive capacity enhancement coefficient is calculated, and the host computer places the layout pattern of the drive capacity enhancement buffer in the buffer section where the drive capacity needs to be enhanced while considering the layout of the entire chip according to the coefficient. By allocating and laying out the connection wiring (net) to the output terminals of the layout pattern of the capacity enhancement buffer, it is possible to easily design a circuit with the optimum drive capacity for the chip layout design, and wiring by electromigration. A semiconductor chip with reduced deterioration can be designed.
【図1】本発明の一実施例による半導体集積回路のレイ
アウト方法のフローチャートである。FIG. 1 is a flowchart of a semiconductor integrated circuit layout method according to an embodiment of the present invention.
【図2】本発明の一実施例による半導体集積回路のレイ
アウト方法におけるバッファのレイアウトパターン図で
ある。FIG. 2 is a layout pattern diagram of a buffer in a semiconductor integrated circuit layout method according to an embodiment of the present invention.
【図3】図2の等価回路図である。FIG. 3 is an equivalent circuit diagram of FIG.
【図4】本発明の一実施例による半導体集積回路のレイ
アウト方法における駆動能力強化用バッファのレイアウ
トパターンの一例を示す図である。FIG. 4 is a diagram showing an example of a layout pattern of a drive capability enhancement buffer in a semiconductor integrated circuit layout method according to an embodiment of the present invention.
【図5】図4の等価回路図である。FIG. 5 is an equivalent circuit diagram of FIG.
【図6】本発明の一実施例による半導体集積回路のレイ
アウト方法における駆動能力が強化されたバッファのレ
イアウトパターンを示す図である。FIG. 6 is a diagram showing a layout pattern of a buffer with enhanced drive capability in a semiconductor integrated circuit layout method according to an embodiment of the present invention.
【図7】図6の等価回路図である。FIG. 7 is an equivalent circuit diagram of FIG.
【図8】従来の駆動能力強化方法の一例を示す図であ
る。FIG. 8 is a diagram showing an example of a conventional drive capacity enhancement method.
【図9】従来のエレクトロマイグレーション対策の一例
を示す図である。FIG. 9 is a diagram showing an example of a conventional electromigration countermeasure.
1 ブロクライブラリ 2 強化係数ファイル 3 設計ルールファイル 4 シミュレーションモデル 5 遅延計算ライブラリ 6 サイズファイル 7 配置配線ライブラリ 8 アートワークパターンライブラリ 9 入力端子 10,20 ゲート 11 P+ 拡散層 12 電源配線 13 出力端子 14 接地配線 15 アルミ配線 16 コンタクトホール 17 N+ 拡散層 18 入力端子 19 出力端子 21,22 アルミ配線 P1,P2 PMOSトランジスタ N1,N2 NMOSトランジスタ1 Block Library 2 Strengthening Coefficient File 3 Design Rule File 4 Simulation Model 5 Delay Calculation Library 6 Size File 7 Placement / Wiring Library 8 Artwork Pattern Library 9 Input Terminals 10, 20 Gate 11 P + Diffusion Layer 12 Power Supply Wiring 13 Output Terminal 14 Grounding Wiring 15 Aluminum wiring 16 Contact hole 17 N + Diffusion layer 18 Input terminal 19 Output terminal 21,22 Aluminum wiring P1, P2 PMOS transistor N1, N2 NMOS transistor
Claims (3)
イアウトに用いる機能ブロックがレイアウトパターン情
報としてブロックライブラリに格納され、このブロック
ライブラリから抽出された前記機能ブロック群の設計ル
ールチェック、遅延シミュレーション、配置配線、およ
びアートワークパターン生成をホストコンピュータ上で
実行させることによって設計される半導体集積回路のレ
イアウト方法において、前記設計ルールチェック時に、
前記機能ブロックが次段に接続される他の前記機能ブロ
ックを駆動するためにその機能ブロックに並列接続され
る駆動能力強化用ブロックの数を前記機能ブロック間の
配線負荷容量値に対応した駆能力強化係数を求める機能
と、前記駆動能力係数にしたがってあらかじめ用意され
たレイアウトパターンを配置する機能と、この配置され
たレイアウトパターン内にある出力端子のレイアウトパ
ターンに接続情報を割り付けて配置配線をする機能とを
備えることを特徴とする半導体集積回路のレイアウト方
法。1. A functional block used for a mask pattern layout prepared in advance is stored in a block library as layout pattern information, and a design rule check of the functional block group extracted from this block library, delay simulation, placement and routing, and In a layout method of a semiconductor integrated circuit designed by executing artwork pattern generation on a host computer, at the time of checking the design rule,
The driving capacity corresponding to the wiring load capacitance value between the functional blocks is defined by the number of driving capacity enhancing blocks connected in parallel to the functional block in order to drive the other functional block connected to the next stage. A function of obtaining a strengthening coefficient, a function of arranging a layout pattern prepared in advance according to the driving capacity coefficient, and a function of allocating connection information to a layout pattern of output terminals in the arranged layout pattern and performing layout wiring. A layout method of a semiconductor integrated circuit, comprising:
能ブロックのレイアウトパターンの上下左右方向のいず
れの位置にも配置可能なようにあらかじめレイアウトパ
ターン化され、この前記駆動能力強化用ブロックを配置
配線することを特徴とする請求項1記載の半導体集積回
路のレイアウト方法。2. The drive capacity enhancement block is preliminarily layout-patterned so that it can be arranged at any position in the vertical and horizontal directions of the layout pattern of the functional block, and the drive capacity enhancement block is arranged and wired. The method for laying out a semiconductor integrated circuit according to claim 1, wherein:
能ブロックのレイアウトパターンの上下左右方向の少な
くとも1方の位置に配置可能なようにあらかじめレイア
ウトパターン化され、この前記駆動能力強化用ブロック
を配置配線することを特徴とする請求項1記載の半導体
集積回路のレイアウト方法。3. The drive capability enhancing block is preliminarily layout-patterned so that it can be disposed at at least one position in the vertical and horizontal directions of the layout pattern of the functional block, and the drive capability enhancing block is disposed. The method for laying out a semiconductor integrated circuit according to claim 1, wherein wiring is performed.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5273337A JP2658829B2 (en) | 1993-11-01 | 1993-11-01 | Layout method of semiconductor integrated circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP5273337A JP2658829B2 (en) | 1993-11-01 | 1993-11-01 | Layout method of semiconductor integrated circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07130857A true JPH07130857A (en) | 1995-05-19 |
JP2658829B2 JP2658829B2 (en) | 1997-09-30 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05120372A (en) * | 1991-10-25 | 1993-05-18 | Nec Corp | Designing system for gate array |
-
1993
- 1993-11-01 JP JP5273337A patent/JP2658829B2/en not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
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JPH05120372A (en) * | 1991-10-25 | 1993-05-18 | Nec Corp | Designing system for gate array |
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