JPH07129458A

JPH07129458A - メモリ制御装置

Info

Publication number: JPH07129458A
Application number: JP29434993A
Authority: JP
Inventors: Yoshihiro Osada; 嘉浩長田
Original assignee: Kyocera Corp
Current assignee: Kyocera Corp
Priority date: 1993-10-29
Filing date: 1993-10-29
Publication date: 1995-05-19

Abstract

(57)【要約】【目的】簡略、安価な構成でメモリに対するアクセス
の高速化を実現する。【構成】ＣＰＵから現在入力中のアドレスＡの番号に
「１」を加えた予測アドレスＳＡを次アドレス予測部２
１ｃで生成し、アドレスＡの入力終了後から、その次の
アドレスＡ１がＣＰＵから入力されるまでの間、予測ア
ドレスＳＡをセレクタ２１ｅを経由してローカルメモリ
２３に出力し、次のアドレスＡ１の入力開始後に、セレ
クタ２１ｅからローカルメモリ２３に出力するアドレス
を予測アドレスＳＡから次のアドレスＡ１に切り換える
と共に、それら予測アドレスＳＡと次のアドレスＡ１と
の一致／不一致を一致／不一致検出部２１ｆで検出し、
一致した場合には、アドレス出力時間制御部２１ｇから
ＣＰＵ２２に、次のアドレスＡ１の出力時間を短縮する
ように制御する出力時間制御信号Ｈを出力する。【効果】単純な制御なので、回路設計を簡単にでき部
品点数も少なくできる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、コンピュータの技術分
野において、その中央処理装置からメモリへのアクセス
を制御するメモリ制御装置に関する。

【０００２】

【従来の技術】コンピュータにおいては、制御プログラ
ム格納用のＲＯＭ（Read Only Memory）や、通信インタ
フェースライン上のバッファメモリ等、種々のメモリに
対してＣＰＵ（中央処理装置）からのアクセス動作が行
われる。

【０００３】例えば、ＣＰＵがこれに直接接続されたＲ
ＯＭにアクセスする場合には、図７の回路図に示すよう
に、まずＣＰＵ（図外左方）が、アドレスバスライン１
ａを介してＲＯＭ２にアクセス先のアドレスを入力する
と共に、制御ライン１ｂを介してタイミング生成回路３
にアクセス要求信号を出力する。

【０００４】アドレスを受け取ったＲＯＭ２は、ＣＰＵ
から指定されたアドレスのメモリセルを指定してアクセ
ス態勢を整え、例えばデータの読み出しの場合には、そ
のメモリセル内のデータをバッファ４を通してデータバ
スに出力する。

【０００５】そして、データがバッファ４から出力され
た時点でタイミング生成回路３がＣＰＵに対してアクセ
ス承認信号を返送し、その後、タイミング生成回路３が
バッファ４にデータ出力指令信号を送出し、これに呼応
してバッファ４から出力されたデータを、データバスラ
イン１ｃを介してＣＰＵに出力させる。尚、図８（ａ）
乃至（ｄ）にはそれぞれ、前記アクセス要求信号、アク
セス承認信号、アドレス出力、及びデータ出力の相互間
のタイミングを示す。

【０００６】図８（ａ）乃至（ｄ）を見て分かるよう
に、ＣＰＵからＲＯＭ２へのアクセス要求信号に対し
て、タイミング生成回路３からアクセス承認信号が返送
されるまでにはかなりの時間が必要となるため、データ
バスライン１ｃ上でのＲＯＭ２からＣＰＵへのデータ出
力が間欠的にしか行われず、単位時間当りの仕事処理量
が低下してしまう。

【０００７】従って、ＲＩＳＣ（Reduced Instruction
Set Computor）−ＣＰＵ等の高速なＲＯＭアクセスが必
要とされる場合には、上述したような通常のアクセスで
は到底対応できない。そこで、高速処理が要求されるコ
ンピュータでは、メモリに対するアクセスを迅速に行う
ために、従来、次に挙げる各種のメモリ制御方式が主に
利用され、或は利用することが検討されている。

【０００８】第１のメモリ制御方式としてはバーストア
クセス方式がある。このバーストアクセス方式では、例
えば特開平３−２２５４５４号公報に開示されているよ
うに、ＣＰＵからはアクセス対象のアドレスを出力せ
ず、ＣＰＵの外部に設けたアドレスカウンタから番号の
連続するアドレスを出力させ、ＲＯＭの各アドレス領域
をアドレス番号順にアクセスする。

【０００９】尚、次にアクセスする対象のアドレスが、
現在アクセス中のアドレスの次の番号のアドレスでなく
なる場合には、ＣＰＵが前記アドレスカウンタのカウン
タ値を再設定する。

【００１０】第２のメモリ制御方式としてはメモリイン
ターリーブ方式がある。ｎウェイバンクメモリ制御方式
とも呼ばれるこのメモリインターリーブ方式では、ｎ個
のメモリが順にアクセスされ、前位のメモリがアクセス
されている間に、次位のメモリに対してアドレスが出力
されて該次位のメモリでアクセス態勢が整えられ、前位
のメモリのアクセスが終了すると直ちに次位のメモリが
アクセスされる。

【００１１】図９は、メモリインターリーブ方式による
従来のメモリ制御回路の概略構成例を示す回路図であ
り、このメモリ制御回路では、２つのバンクメモリ６，
７に対するアクセスを制御している。詳しくは、前記バ
ンクメモリ６には偶数のアドレスが割り付けられ、バン
クメモリ７には奇数のアドレスが割り付けられている。

【００１２】そして、図外左方のＣＰＵからのアドレス
はアドレスバスライン８ａを介して、バンクメモリ６に
対応して設けられたアドレスセレクタ９の端子ａと、バ
ンクメモリ７に対応して設けられたアドレスセレクタ１
０の端子ｂとにそれぞれ入力される。

【００１３】また、前記アドレスセレクタ９の端子ｂと
アドレスセレクタ１０の端子ａには、前記ＣＰＵからの
アドレスの番号に加算／ラッチ回路１１で「１」を加え
たアドレスがそれぞれ入力される。

【００１４】前記各アドレスセレクタ９，１０では、そ
れらの両端子ａ，ｂにそれぞれ入力された２つのアドレ
スのうち１つが選択されて、対応する前記各バンクメモ
リ６，７にそれぞれ出力される。

【００１５】前記各バンクメモリ６，７では、各アドレ
スセレクタ９，１０から出力されたアドレスのメモリセ
ルからデータが読み出され、バンクメモリ６の読み出し
データは高速データセレクタ１２の端子ａに入力され、
バンクメモリ７の読み出しデータは高速データセレクタ
１２の端子ｂに入力される。高速データセレクタ１２で
は、その両端子ａ，ｂにそれぞれ入力された２つの読み
出しデータのうち１つが選択されて、バッファ１３に入
力される。

【００１６】また、前記ＣＰＵからのアドレスは、偶数
アドレス判定部１４において偶数のアドレスか否かが判
定される。判定の結果が偶数である場合には、前記アド
レスセレクタ９，１０と高速データセレクタ１２に、そ
れらの端子ａに入力されたアドレス或は読み出しデータ
を選択して出力させる指示信号が出力され、反対に奇数
である場合には、端子ｂに入力されたアドレス或は読み
出しデータを選択して出力させる指示信号が出力され
る。

【００１７】さらに、前記ＣＰＵからのアドレスは、連
続変化判定部１５において、その番号が１番ずつ順に変
化しているか否かが判定され、そうであると判定された
場合は、連続変化判定部１５からタイミング生成回路１
６に許可信号が出力される。

【００１８】前記許可信号を受けたタイミング生成回路
１６からは、制御ライン８ｂを介して入力される前記Ｃ
ＰＵからのアクセス要求信号の受取時に、前記制御ライ
ン８ｂを介してアクセス承認信号がＣＰＵに対して返送
されると共に、前記バッファ１３に対してデータ出力指
令信号が出力される。前記データ出力指令信号を受けた
バッファ１３からは、データバスライン８ｃを介して前
記ＣＰＵに向けて格納データが出力される。

【００１９】この図９に示すメモリ制御回路では、ＣＰ
Ｕから偶数のアドレスが入力されると、前記アドレスセ
レクタ９，１０にそれぞれ、ＣＰＵからのアドレスと、
加算／ラッチ回路１１で生成されたその次の奇数のアド
レスとが入力され、ＣＰＵからの偶数のアドレスがアド
レスセレクタ９から前記バンクメモリ６に、その次の奇
数のアドレスがアドレスセレクタ１０から前記バンクメ
モリ７にそれぞれ出力される。

【００２０】ＣＰＵからのアドレスが偶数である間は、
バンクメモリ６からの読み出しデータが、高速データセ
レクタ１２からバッファ１３に出力され、さらに、デー
タバスライン８ｃを介して前記ＣＰＵに出力されると共
に、バンクメモリ７からの読み出しデータが高速データ
セレクタ１２で選択される。

【００２１】一方、その後ＣＰＵからのアドレスが偶数
から次の奇数の番号に変わると、高速データセレクタ１
２で一時保持されたバンクメモリ７からの読み出しデー
タが、バッファ１３及びデータバスライン８ｃを経て前
記ＣＰＵに出力される。

【００２２】これと共に、ＣＰＵからのアドレスの次
の、加算／ラッチ回路１１で生成された偶数のアドレス
が前記バンクメモリ６に出力され、そのアドレスのメモ
リセルから読み出されたデータが高速データセレクタ１
２で選択される。

【００２３】そして、以後は、ＣＰＵからのアドレスが
１番ずつ順に変化している限り、該ＣＰＵから指定され
たアドレスの読み出しデータの出力と、その次のアドレ
スの読み出しデータの出力待機とが並行して行われる。

【００２４】尚、ＣＰＵからのアドレスが非連続的に変
化した場合には、前記連続変化判定部１５においてその
旨が判定され、タイミング生成回路１６への許可信号の
出力が行われず、ＣＰＵにアクセス承認信号が返送され
ないため、ＣＰＵからのアドレスが再び連続的に変化す
るまで、前記各バンクメモリ６，７へのアクセスが中断
される。

【００２５】図１０（ａ）乃至（ｈ）のタイムチャート
は、前記アクセス要求信号、アクセス承認信号、アドレ
ス出力、データ出力、バンクメモリ６のアクセスアドレ
ス、バンクメモリ６のデータ読み出し、バンクメモリ７
のアクセスアドレス、及びバンクメモリ７のデータ読み
出しの相互間のタイミングをそれぞれ示すものである。

【００２６】図１０（ａ）乃至（ｈ）を見て分かるよう
に、ＣＰＵからバンクメモリ６，７へのアクセス要求信
号に対して、タイミング生成回路１６からアクセス承認
信号が返送されるまでの時間は、最初の１回を除いて殆
ど即時であり、データバスライン８ｃ上でのバンクメモ
リ６，７からＣＰＵへのデータ出力が連続的に行われ
る。

【００２７】

【発明が解決しようとする課題】しかしながら、上述し
た第１のバーストアクセス方式は、ＣＰＵがバースト信
号伝送方式に対応していないと実行できないという問題
点があり、第２のメモリインターリーブ方式はｎ個のバ
ンクメモリが必要となるため、ＲＯＭのチップ数が多く
なりコスト高となる問題点があった。

【００２８】そこで本発明は、上記問題点を解決するた
め、簡略で安価な構成によりメモリに対するアクセスの
高速化を実現したメモリ制御装置を提供することを課題
とするものである。

【００２９】

【課題を解決するための手段】上記課題を解決するため
に本発明は、中央処理装置から該中央処理装置に接続さ
れたメモリへのアクセスを制御するメモリ制御装置であ
って、前記中央処理装置から入力中の前記メモリに対す
るアクセス先のアドレスを基に、該入力中のアドレスの
次に前記中央処理装置から入力されるべき次のアドレス
を予測して予測アドレスを生成する次アドレス予測手段
と、前記入力中のアドレスを前記メモリに出力すると共
に、該入力中のアドレスの入力終了後から前記次のアド
レスの入力開始までの間、前記予測アドレスを前記メモ
リに出力するアドレス切り換え手段と、前記予測アドレ
スと前記次のアドレスとの一致／不一致を検出する一致
／不一致検出手段と、前記一致／不一致検出手段の検出
結果に基づいて、前記中央処理装置からの前記次のアド
レスの出力時間を増減制御する出力時間制御手段とを備
えることを特徴とする。

【００３０】

【作用】本発明によれば、次アドレス予測手段で予測さ
れた予測アドレスを、中央処理装置から入力中のアドレ
スの入力終了後に即座にメモリに出力することで、とり
あえず、その予測アドレスのメモリセルに対するアクセ
ス態勢が整えられるため、この予測アドレスと一致する
次のアドレスが中央処理装置から入力された場合に、出
力時間制御手段によって、前記次のアドレスの前記中央
処理装置からの出力時間を、前記予測アドレスの出力時
間分だけ短縮するように制御することができる。

【００３１】このため、前記予測アドレスと前記中央処
理装置から実際に出力される次のアドレスとが一致する
時には、該予測アドレスの出力時間分だけ前記次のアド
レスのメモリに対するアクセス時間が短縮でき、メモリ
に対するアクセスを高速化することができる。

【００３２】また、前記予測アドレスと前記次のアドレ
スとが不一致の時には、前記アドレス切り換え手段の切
り換えで前記次のアドレスが前記メモリに出力されてか
ら、通常の出力時間幅でその次のアドレスが前記中央処
理装置からメモリに出力されるため、正しいアドレス箇
所へのアクセスが確保される。

【００３３】

【実施例】以下、本発明の実施例について図面に基づい
て説明する。図１ないし図４は本発明によるメモリ制御
装置の第１実施例を示す図、図５及び図６は本発明によ
るメモリ制御装置の第２実施例を示す図であり、図１は
本発明の第１実施例に係るメモリ制御装置が用いられた
コンピュータシステムを示すブロック図である。

【００３４】図１に示すように、第１実施例のメモリ制
御装置２１は、ＣＰＵ２２（中央処理装置）とローカル
メモリ２３との間に配置され、前記ＣＰＵ２２とメモリ
制御装置２１との間はアドレスバスライン２４ａ及び制
御ライン２４ｂにより接続され、ローカルメモリ２３と
メモリ制御装置２１との間はアドレス通知ライン２５に
より接続される。そして、ＣＰＵ２２とローカルメモリ
２３との間はデータ／制御バスライン２６により接続さ
れる。

【００３５】前記ＣＰＵ２２は、前記ローカルメモリ２
３を含むＣＰＵ２２からアクセス可能な全メモリに対す
るアクセス先のアドレスＡと、そのアドレスＡがどのメ
モリを対象としたものかを示すコントロール情報信号Ｂ
とを、前記アドレスバスライン２４ａに送出すると共
に、該アドレスバスライン２４ａにアドレスＡを送出し
ている間、ハイレベルのアドレス出力中信号Ｃを前記制
御ライン２４ｂに送出する。

【００３６】尚、前記ＣＰＵ２２から前記ローカルメモ
リ２３へのアドレスＡの出力時間は、後述するように前
記メモリ制御装置２１によって制御される。前記ローカ
ルメモリ２３は、指定されたアドレスＡのメモリセルか
らデータＤを読み出し、その読み出したデータＤを、前
記データ／制御バスライン２６を介して前記ＣＰＵ２２
に出力する。

【００３７】図２は前記メモリ制御装置２１の詳細を示
すブロック図である。図２中符号２１ａは例外判定部で
あり、前記ＣＰＵ２２から出力されたコントロール情報
信号Ｂが前記アドレスバスライン２４ａを介して入力さ
れ、該例外判定部２１ａでは、ＣＰＵ２２から出力され
たアドレスＡが前記ローカルメモリ２３を対象としたも
のであるか否かの判定が行われる。

【００３８】前記例外判定部２１ａにより、前記ローカ
ルメモリ２３を対象としたアドレスＡが前記ＣＰＵ２２
から出力されたものと判定された場合には、該例外判定
部２１ａからアンドゲート２１ｂにハイレベルの判定信
号Ｅが出力される。

【００３９】反対に、ローカルメモリ２３以外のメモリ
（図示せず）を対象としたアドレスＡが前記ＣＰＵ２２
から出力されたものと判定された場合には、ローレベル
の判定信号Ｅがアンドゲート２１ｂに出力される。

【００４０】前記アンドゲート２１ｂには、前記例外判
定部２１ａからの判定信号Ｅが入力されると共に、前記
ＣＰＵ２２からの前記アドレス出力中信号Ｃが入力さ
れ、両信号Ｃ，Ｅが共にハイレベルであるときにのみ、
ハイレベルのトリガ信号Ｆが出力される。

【００４１】図２中符号２１ｃは次アドレス予測部（次
アドレス予測手段）であり、前記ＣＰＵ２２から出力さ
れたアクセス先のアドレスＡが前記アドレスバスライン
２４ａを介して入力され、該次アドレス予測部２１ｃで
は、入力されたアドレスＡから、次にＣＰＵ２２から出
力されるアドレスが予測される。

【００４２】符号２１ｄはラッチ部であり、次アドレス
予測部２１ｃで予測された予測アドレスＳＡがラッチさ
れる。尚、前記次アドレス予測部２１ｃによる予測動作
や、前記ラッチ部２１ｄによるラッチ動作は、前記アン
ドゲート２１ｂからのハイレベルのセレクト信号Ｆによ
ってリセットされる。

【００４３】符号２１ｅはセレクタ（アドレス切り換え
手段）であり、その入力端子ｄには、前記ラッチ部２１
ｄでラッチされた予測アドレスＳＡが入力され、入力端
子ｃには、前記アドレスＡの入力終了後、前記アドレス
バスライン２４ａを介して前記ＣＰＵ２２から、次のア
ドレスＡ１が入力される。

【００４４】そして、セレクタ２１ｅでは、まず、前記
アンドゲート２１ｂからハイレベルのセレクト信号Ｆが
入力されている間、前記入力端子ｃに入力されたアドレ
スＡが選択され、次に、前記アンドゲート２１ｂからの
セレクト信号Ｆがローレベルになると、その間は前記入
力端子ｄに入力された予測アドレスＳＡが選択される。

【００４５】さらに、その後、前記アンドゲート２１ｂ
からのセレクト信号Ｆが再びハイレベルになると、前記
ＣＰＵ２２からの次のアドレスＡ１が選択される。それ
らの選択されたアドレスＡ，ＳＡ，Ａ１は、前記アドレ
ス通知ライン２５を介して前記ローカルメモリ２３に出
力される。

【００４６】符号２１ｆは一致／不一致検出部（一致／
不一致検出手段）で、前記セレクタ２１ｅの両端子ｃ，
ｄに入力される２つのアドレスＡ１，ＳＡの一致／不一
致が検出され、２つのアドレスＡ１，ＳＡの一致が検出
された場合にはハイレベルの検出信号Ｇが出力され、不
一致が検出された場合にはローレベルの検出信号Ｇが出
力される。

【００４７】符号２１ｇはアドレス出力時間制御部（出
力時間制御手段）であり、このアドレス出力時間制御部
２１ｇからは、前記一致／不一致検出部２１ｆによる検
出結果に応じて、前記ＣＰＵ２２から前記アドレスバス
ライン２４ａに送出されるアドレスＡ１の出力時間をコ
ントロールする出力時間制御信号Ｈが、前記制御ライン
２４ｂを介して前記ＣＰＵ２２に出力される。

【００４８】このような構成の本実施例に係るメモリ制
御装置２１の動作について、以下に説明する。まず、前
記ＣＰＵ２２からのアドレスＡの出力中において、その
アドレスＡが前記ローカルメモリ２３を対象としたもの
であるか否かの判定が、例外判定部２１ａにより行われ
る。

【００４９】そして、前記アドレスＡがローカルメモリ
２３を対象としたものの場合には、前記ＣＰＵ２２から
該アドレスＡが出力されている間、前記アドレス出力中
信号Ｃ及び判定信号Ｅが共にハイレベルとなり、前記ア
ンドゲート２１ｂからのトリガ信号Ｆもハイレベルとな
ることから、セレクタ２１ｅから前記ローカルメモリ２
３にそのアドレスＡが出力される。

【００５０】これにより、前記ローカルメモリ２３の指
定されたアドレスＡのメモリセルからデータＤが読み出
され、その読み出されたデータＤが、前記データ／制御
バスライン２６を介して前記ＣＰＵ２２に出力される。

【００５１】また、前記データＤの読み出しと並行し
て、次アドレス予測部２１ｃにおいて、それまでＣＰＵ
２２から出力されたアドレスＡのパターンを基に前記予
測アドレスＳＡが予測され、その予測アドレスＳＡがラ
ッチ部２１ｄによりラッチされ、前記セレクタ２１ｅで
予測アドレスＳＡが保持される。

【００５２】続いて、前記ＣＰＵ２２からの前記アドレ
スＡの出力が終了すると、前記アドレス出力中信号Ｃが
ローレベルに転じることから、前記アンドゲート２１ｂ
からのトリガ信号Ｆもローレベルに転じ、セレクタ２１
ｅから前記ローカルメモリ２３に前記予測アドレスＳＡ
が出力され、ローカルメモリ２３において、その予測ア
ドレスＳＡのメモリセルに対するアクセス態勢が整えら
れる。

【００５３】そして、前記ＣＰＵ２２から次のアドレス
Ａ１が出力され、そのアドレスＡ１が前記ローカルメモ
リ２３を対象としたものと前記例外判定部２１ａにより
判定されると、前記アドレス出力中信号Ｃ及び判定信号
Ｅが共にハイレベルとなり、これに伴い、前記セレクト
信号Ｆもハイレベルとなる。

【００５４】従って、前記セレクタ２１ｅから前記ロー
カルメモリ２３に出力されるアドレスが、前記予測アド
レスＳＡから、前記ＣＰＵ２２からの次のアドレスＡ１
に切り換えられる。

【００５５】一方、前記一致／不一致検出部２１ｆで
は、前記ＣＰＵ２２からの次のアドレスＡ１と前記予測
アドレスＳＡとの一致／不一致が検出され、一致した場
合には、ハイレベルの検出信号Ｇがアドレス出力時間制
御部２１ｇに出力される。

【００５６】前記次のアドレスＡ１と前記予測アドレス
ＳＡとが一致したということは、前記セレクタ２１ｅか
ら前記ローカルメモリ２３に対して、前記次のアドレス
Ａ１及びそれと同じ前記予測アドレスＳＡが、前記ＣＰ
Ｕ２２からの前のアドレスＡの出力が終了した時点から
継続して出力されていることになる。

【００５７】従って、前記次のアドレスＡ１のメモリセ
ルから読み出されたデータＤを前記ＣＰＵ２２に出力さ
せるためには、通常のアドレス出力時間よりも、前記予
測アドレスＳＡの前記ローカルメモリ２３に対する出力
時間を差し引いた時間だけ、前記次のアドレスＡ１を前
記ＣＰＵ２２から出力させればよいことになる。

【００５８】そこで、前記アドレス出力時間制御部２１
ｇでは、前記ハイレベルの検出信号Ｇを受けて、前記Ｃ
ＰＵ２２に前記出力時間制御信号Ｈを出力し、この出力
時間制御信号ＨによってＣＰＵ２２が、前記次のアドレ
スＡ１の出力時間を、前記予測アドレスＳＡの前記ロー
カルメモリ２３に対する出力時間分だけ短くするように
制御する。

【００５９】これにより、前記ＣＰＵ２２が前記次のア
ドレスＡ１を出力し始めてから、実際にそのアドレスＡ
１のメモリセルのデータＤを前記ローカルメモリ２３か
ら受け取るまでの時間が、前記予測アドレスＳＡの出力
時間分短くて済み、ＣＰＵ２２からローカルメモリ２３
へのアクセス時間が短縮される。

【００６０】図３は、前記ＣＰＵ２２から出力された次
のアドレスＡ１（実線で示す）と、前記次アドレス予測
部２１ｃから出力された予測アドレスＳＡ（破線で示
す）とが一致しなかった場合の、ＣＰＵ２２からのアド
レスＡ１の出力時間と、前記アンドゲート２１ｂから出
力されるセレクト信号Ｆと、前記セレクタ２１ｅから前
記ローカルメモリ２３に対して出力される前記予測アド
レスＳＡやＣＰＵ２２からの次のアドレスＡ１との相互
間のタイミングを示すタイムチャートである。

【００６１】また、図４は前記次のアドレスＡ１と前記
予測アドレスＳＡとが一致した場合の、ＣＰＵ２２から
のアドレスＡ１の出力時間と、前記アンドゲート２１ｂ
から出力されるセレクト信号Ｆと、前記セレクタ２１ｅ
から前記ローカルメモリ２３に対して出力される前記予
測アドレスＳＡやＣＰＵ２２からの次のアドレスＡ１と
の相互間のタイミングを示すタイムチャートである。

【００６２】これら図３及び図４の２つのタイムチャー
トを比較して分かるように、前記次のアドレスＡ１と前
記予測アドレスＳＡとが一致した場合には、該次のアド
レスＡ１のメモリセルのデータＤを前記ＣＰＵ２２が前
記ローカルメモリ２３から受け取るまでの時間が、前記
予測アドレスＳＡの出力時間分短くて済み（前記一致し
た場合の方が矢印で示す長さＴだけ短くなる）、ＣＰＵ
２２からローカルメモリ２３へのアクセス時間がそれだ
け短縮される。

【００６３】また、前記予測アドレスと前記次のアドレ
スとが不一致の時には、前記アドレス切り換え手段の切
り換えで前記次のアドレスが前記メモリに出力されてか
ら、通常の出力時間幅でその次のアドレスが前記中央処
理装置からメモリに出力されるため、正しいアドレス箇
所へのアクセスが確保される。

【００６４】図５は、本発明のメモリ制御装置を、前記
ＣＰＵ２２に付設されたＲＯＭ２７のアクセス制御に応
用した、本発明の第２実施例に係るメモリ制御装置３１
が用いられたコンピュータシステムを示すブロック図で
あり、図６はメモリ制御装置３１の詳細を示すブロック
図である。図６中において、図２の第１実施例のメモリ
制御装置２１と同じ部品には図２で付したものと同じ引
用符号を付している。

【００６５】そして、第２実施例のメモリ制御装置３１
では、ＣＰＵ２２のアクセス対象がＲＯＭ２７のみであ
るため、図６に示すように前記例外判定部２１ａを省略
し、その代わりにデコーダ２１ｈを設け、前記ＲＯＭ２
７に割り付けられた番号のアドレスＡがデコーダ２１ｈ
でデコードされた場合に、デコーダ２１ｈから前記アン
ドゲート２１ｂにハイレベルの確認信号Ｉが出力される
ように構成している。

【００６６】また、前記メモリ制御装置３１では、前記
ＣＰＵ２２から前記ＲＯＭ２７に対するアクセス先のア
ドレスＡが、その番号順に変化することから、前記次ア
ドレス予測部２１ｃに代えて、前記ＣＰＵ２２から出力
されたアクセス先のアドレスＡの番号に「１」を加えた
予測アドレスＳＡを生成する加算器２１ｊを設けてい
る。

【００６７】上述した第１及び第２実施例のメモリ制御
装置２１，３１によれば、バーストアクセス方式と違っ
て、ＣＰＵがバースト信号伝送方式に対応していなくて
も実行できるという利点があり、また、メモリインター
リーブ方式のように複数個のバンクメモリを設ける必要
がなく、しかも、制御が単純なため、少ない部品点数で
且つ簡単な回路設計で、高速のメモリアクセスを安価に
実現できるという効果を奏することができる。

【００６８】尚、本発明によるメモリ制御装置は、上記
第１，第２実施例で示したようなローカルメモリやＲＯ
Ｍに限らず、例えば通信インタフェースライン上のバッ
ファメモリ等、種々のメモリのアクセス制御に広く適用
可能であることは言うまでもない。

【００６９】

【発明の効果】以上説明したように本発明によれば、次
アドレス予測手段で予測された予測アドレスが、中央処
理装置から入力中のアドレスの入力終了後に即座にメモ
リに出力されて、次のアドレスが中央処理装置から出力
される迄の間にメモリにおいて、前記予測アドレスのメ
モリセルに対するアクセス態勢が整えられるため、この
予測アドレスと一致する次のアドレスが中央処理装置か
ら入力された場合に、出力時間制御手段によって、前記
次のアドレスの前記中央処理装置からの出力時間を、前
記予測アドレスの出力時間分だけ短縮することができ
る。

【００７０】このため、前記予測アドレスと前記中央処
理装置から実際に出力される次のアドレスとが一致する
時には、該予測アドレスの出力時間分だけ前記次のアド
レスのメモリに対するアクセス時間が短縮でき、よっ
て、メモリに対するアクセスの高速化が可能となる。

【００７１】よって、中央処理装置（ＣＰＵ）がバース
ト信号伝送方式に対応していなくても実行でき、また、
メモリインターリーブ方式のように複数個のバンクメモ
リを設ける必要がなく、しかも、制御が単純なため、少
ない部品点数で且つ簡単な回路設計で、高速のメモリア
クセスを安価に実現できる。

【図面の簡単な説明】

【図１】図１は本発明の第１実施例に係るメモリ制御装
置２１が用いられるコンピュータシステムを示すブロッ
ク図である。

【図２】図１に示すメモリ制御装置２１の詳細を示すブ
ロック図である。

【図３】図２に示す次アドレス予測部２１ｃから出力さ
れた予測アドレスＳＡとＣＰＵからの次のアドレスＡ１
とが一致しなかった場合の、ＣＰＵからの次のアドレス
Ａ１の出力時間と、アンドゲート２１ｂから出力される
セレクト信号と、セレクタ２１ｅからローカルメモリに
対して出力される予測アドレスＳＡや次のアドレスＡ１
との相互間のタイミングを示すタイムチャートである。

【図４】図２に示す次アドレス予測部２１ｃから出力さ
れた予測アドレスＳＡとＣＰＵからの次のアドレスＡ１
とが一致した場合の、ＣＰＵからの次のアドレスＡ１の
出力時間と、アンドゲート２１ｂから出力されるセレク
ト信号と、セレクタ２１ｅからローカルメモリに対して
出力される予測アドレスＳＡや次のアドレスＡ１との相
互間のタイミングを示すタイムチャートである。

【図５】本発明の第２実施例に係るメモリ制御装置３１
が用いられるコンピュータシステムを示すブロック図で
ある。

【図６】図５に示すメモリ制御装置３１の詳細を示すブ
ロック図である。

【図７】従来のＣＰＵがこれに直接接続されたＲＯＭに
アクセスする場合の動作を示す回路図である。

【図８】図８（ａ）乃至（ｄ）は、図７中に示すアクセ
ス要求信号、アクセス承認信号、アドレス出力、及びデ
ータ出力の相互間のタイミングを示すタイムチャートで
ある。

【図９】メモリインターリーブ方式による従来のメモリ
制御回路の概略構成例を示す回路図である。

【図１０】図１０（ａ）乃至（ｈ）は、図９中のアクセ
ス要求信号、アクセス承認信号、アドレス出力、データ
出力、バンクメモリ６，７のアクセスアドレス、バンク
メモリ６，７のデータ読み出しの相互間のタイミングを
示すタイムチャートである。

【符号の説明】

１ａ，８ａ，２４ａアドレスバスライン１ｂ，８ｂ，２４ｂ制御ライン１ｃ，８ｃデータバスライン２ＲＯＭ３，１６タイミング生成回路４，１３バッファ６，７バンクメモリ９，１０アドレスセレクタ１１加算／ラッチ回路１２高速データセレクタ１４偶数アドレス判定部１５連続変化判定部２１，３１メモリ制御装置２１ａ例外判定部２１ｂアンドゲート２１ｃ次アドレス予測部２１ｄラッチ部２１ｅセレクタ２１ｆ一致／不一致検出部２１ｇアドレス出力時間制御部２１ｈデコーダ２１ｊ加算器２２ＣＰＵ２３ローカルメモリ２５アドレス通知ライン２６データ／制御バスライン２７ＲＯＭＡ，Ａ１アドレスＢコントロール情報信号Ｃアドレス出力中信号ＤデータＥ判定信号Ｆセレクト信号Ｇ検出信号Ｈ出力時間制御信号Ｉ確認信号ＳＡ予測アドレスａ，ｂ，ｃ，ｄ端子

Claims

【特許請求の範囲】

【請求項１】中央処理装置から該中央処理装置に接続
されたメモリへのアクセスを制御するメモリ制御装置で
あって、前記中央処理装置から入力中の前記メモリに対するアク
セス先のアドレスを基に、該入力中のアドレスの次に前
記中央処理装置から入力されるべき次のアドレスを予測
して予測アドレスを生成する次アドレス予測手段と、前記入力中のアドレスを前記メモリに出力すると共に、
該入力中のアドレスの入力終了後から前記次のアドレス
の入力開始までの間、前記予測アドレスを前記メモリに
出力するアドレス切り換え手段と、前記予測アドレスと前記次のアドレスとの一致／不一致
を検出する一致／不一致検出手段と、前記一致／不一致検出手段の検出結果に基づいて、前記
中央処理装置からの前記次のアドレスの出力時間を増減
制御する出力時間制御手段と、を備えることを特徴とするメモリ制御装置。