JPH0712900A - Ｉｃ試験装置 - Google Patents
Ｉｃ試験装置Info
- Publication number
- JPH0712900A JPH0712900A JP5144152A JP14415293A JPH0712900A JP H0712900 A JPH0712900 A JP H0712900A JP 5144152 A JP5144152 A JP 5144152A JP 14415293 A JP14415293 A JP 14415293A JP H0712900 A JPH0712900 A JP H0712900A
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- JP
- Japan
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- address
- memory
- pattern
- test
- section
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- Pending
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- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】１つの信号端子に対し、複数の機能を付加させ
た高機能メモリを試験し、試験結果をメモリセルの物理
構造に則して表現するフェイルビットマップを収集す
る。 【構成】被測定ＩＣに対し、試験パターンを発生するパ
ターン発生部と、フェイルメモリに対し試験結果の書き
込みアドレスを発生する専用パターン発生部を構成す
る。 【効果】フェイルビットマップを収集する為に、試験ア
ドレスパターンと異なるアドレスパターンをフェイルメ
モリに付加する必要のある高機能メモリにつき、フェイ
ルビットマップを容易に収集する事ができる。
た高機能メモリを試験し、試験結果をメモリセルの物理
構造に則して表現するフェイルビットマップを収集す
る。 【構成】被測定ＩＣに対し、試験パターンを発生するパ
ターン発生部と、フェイルメモリに対し試験結果の書き
込みアドレスを発生する専用パターン発生部を構成す
る。 【効果】フェイルビットマップを収集する為に、試験ア
ドレスパターンと異なるアドレスパターンをフェイルメ
モリに付加する必要のある高機能メモリにつき、フェイ
ルビットマップを容易に収集する事ができる。
Description
【０００１】
【産業上の利用分野】本発明は、ＩＣ試験装置に関す
る。
る。
【０００２】
【従来の技術】近年、半導体ＩＣメモリは、高集積化の
進行と共に、特殊機能を付加した高機能メモリの開発が
活発である。特に高機能メモリは、付加された機能を、
従来のＩＣパッケージ形状内で実現する必要性から、１
つの信号端子に対し複数の機能を持たせている場合が多
い。このような高機能メモリに対し、ＩＣ試験装置の試
験機能、及び不良解析機能へも高機能化が必要とされて
いる。
進行と共に、特殊機能を付加した高機能メモリの開発が
活発である。特に高機能メモリは、付加された機能を、
従来のＩＣパッケージ形状内で実現する必要性から、１
つの信号端子に対し複数の機能を持たせている場合が多
い。このような高機能メモリに対し、ＩＣ試験装置の試
験機能、及び不良解析機能へも高機能化が必要とされて
いる。
【０００３】従来の試験装置のブロック構成を図４に示
す。試験装置は、全体の試験動作をコントロールする制
御部１、試験タイミングを発生するタイミング発生部
２、試験パターンを発生するパターン発生部３、パター
ン発生部３で発生された試験パターンを、被測定ＩＣ４
へ印加する為の電圧レベルに変換し印加するドライバピ
ン部５、被測定ＩＣ４が書き込み動作時は、書き込みデ
ータを印加し、読み出し動作時は、被測定ＩＣ４からの
出力データを期待値データと比較する比較判定器６を有
するコンパレータピン部７、及び被測定ＩＣ４のメモリ
セルアドレス毎の試験結果を記録するフェイルメモリ部
８で構成されている。
す。試験装置は、全体の試験動作をコントロールする制
御部１、試験タイミングを発生するタイミング発生部
２、試験パターンを発生するパターン発生部３、パター
ン発生部３で発生された試験パターンを、被測定ＩＣ４
へ印加する為の電圧レベルに変換し印加するドライバピ
ン部５、被測定ＩＣ４が書き込み動作時は、書き込みデ
ータを印加し、読み出し動作時は、被測定ＩＣ４からの
出力データを期待値データと比較する比較判定器６を有
するコンパレータピン部７、及び被測定ＩＣ４のメモリ
セルアドレス毎の試験結果を記録するフェイルメモリ部
８で構成されている。
【０００４】特に、メモリセルアドレス毎の試験結果を
記録するフェイルメモリ部８の制御につき説明する。被
測定ＩＣ４の試験パターンは、パターン発生部３により
発生されるアドレスパターン１１（Ａ１〜Ａｎ）とデー
タパターン（Ｄ）から構成される。被測定ＩＣ４の試験
は、アドレスパターン１１によりメモリセルアドレスが
指定され、データパターン（Ｄ）を書き込む書き込み動
作と、同様にアドレスパターン１１によりメモリセルア
ドレスを指定し、被測定ＩＣ４からの出力データを読み
出し、データパターン（Ｄ、期待値データ）と比較判定
を行う、読み出し動作の繰り返しで行われる。本動作の
中で、メモリセルアドレス毎の試験結果をフェイルメモ
リ部８に記録する動作は、読み出し動作時に発生される
アドレスパターン１１が、フェイルメモリ部８に対して
も転送され、フェイルメモリ部８のアドレス指定と、被
測定ＩＣ４のアドレス指定が一致している事で実現され
ている。つまり、パターン発生部３からのアドレスパタ
ーン１１が、被測定ＩＣ４とフェイルメモリ部８に、同
等に印加される条件の基に実現されているのである。
記録するフェイルメモリ部８の制御につき説明する。被
測定ＩＣ４の試験パターンは、パターン発生部３により
発生されるアドレスパターン１１（Ａ１〜Ａｎ）とデー
タパターン（Ｄ）から構成される。被測定ＩＣ４の試験
は、アドレスパターン１１によりメモリセルアドレスが
指定され、データパターン（Ｄ）を書き込む書き込み動
作と、同様にアドレスパターン１１によりメモリセルア
ドレスを指定し、被測定ＩＣ４からの出力データを読み
出し、データパターン（Ｄ、期待値データ）と比較判定
を行う、読み出し動作の繰り返しで行われる。本動作の
中で、メモリセルアドレス毎の試験結果をフェイルメモ
リ部８に記録する動作は、読み出し動作時に発生される
アドレスパターン１１が、フェイルメモリ部８に対して
も転送され、フェイルメモリ部８のアドレス指定と、被
測定ＩＣ４のアドレス指定が一致している事で実現され
ている。つまり、パターン発生部３からのアドレスパタ
ーン１１が、被測定ＩＣ４とフェイルメモリ部８に、同
等に印加される条件の基に実現されているのである。
【０００５】
【発明が解決しようとする課題】上述した従来のＩＣ試
験装置のフェイルメモリ部制御において、１つの信号端
子に対し、複数の機能を付加させた高機能メモリを試験
する場合、試験結果をメモリセルの物理構造に則して表
現する事が不可能となる。
験装置のフェイルメモリ部制御において、１つの信号端
子に対し、複数の機能を付加させた高機能メモリを試験
する場合、試験結果をメモリセルの物理構造に則して表
現する事が不可能となる。
【０００６】特に、１つ信号端子に対しアドレス信号と
データ信号が時分割で制御され、動作する高機能メモリ
を試験する場合、試験パターンを組み上げる作業の中で
（試験プログラミング作成で）、パターン発生部からの
アドレスパターンを、アドレス信号とデータ信号とに意
識的に区別しながら試験パターンを作成する必要があ
る。しかしながら、前記の試験パターンでは、被測定Ｉ
Ｃに対しデータ信号として使用したアドレスパターン
が、フェイルメモリ部へのアドレス指定信号となってし
まい、被測定ＩＣへのアドレス信号と、フェイルメモリ
部へのアドレス指定信号の間に不一致が発生し、被測定
ＩＣの試験結果をメモリセルの物理構造に則して表現す
るフェイルビットマップの収集ができなくなるという問
題が発生する。
データ信号が時分割で制御され、動作する高機能メモリ
を試験する場合、試験パターンを組み上げる作業の中で
（試験プログラミング作成で）、パターン発生部からの
アドレスパターンを、アドレス信号とデータ信号とに意
識的に区別しながら試験パターンを作成する必要があ
る。しかしながら、前記の試験パターンでは、被測定Ｉ
Ｃに対しデータ信号として使用したアドレスパターン
が、フェイルメモリ部へのアドレス指定信号となってし
まい、被測定ＩＣへのアドレス信号と、フェイルメモリ
部へのアドレス指定信号の間に不一致が発生し、被測定
ＩＣの試験結果をメモリセルの物理構造に則して表現す
るフェイルビットマップの収集ができなくなるという問
題が発生する。
【０００７】
【課題を解決するための手段】本発明のＩＣ試験装置
は、被測定ＩＣに対して試験パターンを発生するパター
ン発生部と、フェイルメモリ部に対してアドレス指定を
発生する専用パターン発生部を有する。
は、被測定ＩＣに対して試験パターンを発生するパター
ン発生部と、フェイルメモリ部に対してアドレス指定を
発生する専用パターン発生部を有する。
【０００８】
【作用】１つの信号端子に対し、アドレス信号とデータ
信号が時分割で制御される高機能メモリを試験し、該試
験結果をメモリセルの物理構造に則したフェイルビット
マップで収集する際、被測定ＩＣへの試験パターンと、
フェイルメモリのアドレス指定パターンが区別して発生
できる為、被測定ＩＣへの試験アドレス信号とフェイル
メモリへのアドレス指定を同じくする事が可能となり、
高機能メモリの試験においても、試験結果をメモリセル
の物理構造に則した表現するフェイルビットマップの収
集が可能となり、メモリセル単位の不良解析が容易とな
る。
信号が時分割で制御される高機能メモリを試験し、該試
験結果をメモリセルの物理構造に則したフェイルビット
マップで収集する際、被測定ＩＣへの試験パターンと、
フェイルメモリのアドレス指定パターンが区別して発生
できる為、被測定ＩＣへの試験アドレス信号とフェイル
メモリへのアドレス指定を同じくする事が可能となり、
高機能メモリの試験においても、試験結果をメモリセル
の物理構造に則した表現するフェイルビットマップの収
集が可能となり、メモリセル単位の不良解析が容易とな
る。
【０００９】
【実施例】次に本発明を図面を参照して説明する。図１
は、本発明のＩＣ試験装置のブロック構成図である。
は、本発明のＩＣ試験装置のブロック構成図である。
【００１０】本試験装置は、全体の試験動作をコントロ
ールする制御部１、試験タイミングを発生するタイミン
グ発生部２、試験パターンを発生するパターン発生部
３、被測定ＩＣ４への試験信号を電圧レベルで発生し印
加するドライバピン部５、被測定ＩＣ４が書き込み動作
時は、書き込みデータを印加し、読み出し動作時は、被
測定ＩＣ４からの出力データを期待値データと比較する
比較判定器５を有するコンパレータピン部６、被測定Ｉ
Ｃ４の試験結果をメモリセルアドレス毎に記録するフェ
イルメモリ部８、フェイルメモリ部８に対する書き込み
アドレスを専用に発生する専用パターン発生部９から構
成される。
ールする制御部１、試験タイミングを発生するタイミン
グ発生部２、試験パターンを発生するパターン発生部
３、被測定ＩＣ４への試験信号を電圧レベルで発生し印
加するドライバピン部５、被測定ＩＣ４が書き込み動作
時は、書き込みデータを印加し、読み出し動作時は、被
測定ＩＣ４からの出力データを期待値データと比較する
比較判定器５を有するコンパレータピン部６、被測定Ｉ
Ｃ４の試験結果をメモリセルアドレス毎に記録するフェ
イルメモリ部８、フェイルメモリ部８に対する書き込み
アドレスを専用に発生する専用パターン発生部９から構
成される。
【００１１】図２に本装置を使用し、１つの信号端子に
対し、アドレス信号とデータ信号が時分割に制御され、
動作する高機能被測定ＩＣメモリ１０（以下専用メモリ
と称す）を測定する場合の、パターン発生部３からの試
験パターン発生と、専用パターン発生部９からフェイル
メモリ部８へのアドレスパターン発生のタイミングチャ
ート図を示す。
対し、アドレス信号とデータ信号が時分割に制御され、
動作する高機能被測定ＩＣメモリ１０（以下専用メモリ
と称す）を測定する場合の、パターン発生部３からの試
験パターン発生と、専用パターン発生部９からフェイル
メモリ部８へのアドレスパターン発生のタイミングチャ
ート図を示す。
【００１２】専用メモリ１０への試験パターンは、全体
の試験パターンを組み上げる作業の中で（試験プログラ
ミング作成上で）、パターン発生部３からのアドレスパ
ターン１１を、アドレス信号、データ信号、期待値信号
の３種類の信号に意識的に区別して作成される。すなわ
ち、本来アドレス専用に発生させるアドレスパターン１
１を、専用メモリ１０の動作仕様に合わせて、アドレス
信号、データ信号、期待値信号に意味付けて発生させる
のである。Ａ区間では、専用メモリ１０への書き込みア
ドレスを指定するアドレスデータの入力が必要であり、
Ｂ区間では、Ａ区間で指定したメモリアドレスとデバイ
ス内部で自動発生されたメモリアドレスに対する書き込
みデータが必要となる。Ｃ区間においては、読み出しメ
モリアドレスを指定するアドレスデータが必要となり、
Ｄ区間において、Ｃ区間で指定したメモリアドレスとデ
バイス内部で発生されたメモリアドレスからの出力デー
タに対する期待値データが必要となる。このような状態
で、フェイルメモリ部６へ試験結果を書き込むアドレス
を指定する場合、パターン発生部３からのアドレスパタ
ーンを用いたならば、フェイルメモリ部６に対するアド
レス指定は、専用メモリ１０に対するアドレス指定と異
なってしまう事になるが、Ｄ区間において、専用パター
ン発生部６より、デバイスの内部アドレス発生動作に合
わせたアドレスを発生し、フェイルメモリ部８への書き
込みアドレスを指定する事ができる為、試験結果書き込
みアドレスとデバイスへの指定アドレスを一致させる事
ができる。よって、１つの信号端子に対し、アドレス信
号とデータ信号が時分割に制御される専用メモリ１０の
試験結果を、メモリセルの物理構造に則して表現するフ
ェイルビットマップの収集が可能となる。
の試験パターンを組み上げる作業の中で（試験プログラ
ミング作成上で）、パターン発生部３からのアドレスパ
ターン１１を、アドレス信号、データ信号、期待値信号
の３種類の信号に意識的に区別して作成される。すなわ
ち、本来アドレス専用に発生させるアドレスパターン１
１を、専用メモリ１０の動作仕様に合わせて、アドレス
信号、データ信号、期待値信号に意味付けて発生させる
のである。Ａ区間では、専用メモリ１０への書き込みア
ドレスを指定するアドレスデータの入力が必要であり、
Ｂ区間では、Ａ区間で指定したメモリアドレスとデバイ
ス内部で自動発生されたメモリアドレスに対する書き込
みデータが必要となる。Ｃ区間においては、読み出しメ
モリアドレスを指定するアドレスデータが必要となり、
Ｄ区間において、Ｃ区間で指定したメモリアドレスとデ
バイス内部で発生されたメモリアドレスからの出力デー
タに対する期待値データが必要となる。このような状態
で、フェイルメモリ部６へ試験結果を書き込むアドレス
を指定する場合、パターン発生部３からのアドレスパタ
ーンを用いたならば、フェイルメモリ部６に対するアド
レス指定は、専用メモリ１０に対するアドレス指定と異
なってしまう事になるが、Ｄ区間において、専用パター
ン発生部６より、デバイスの内部アドレス発生動作に合
わせたアドレスを発生し、フェイルメモリ部８への書き
込みアドレスを指定する事ができる為、試験結果書き込
みアドレスとデバイスへの指定アドレスを一致させる事
ができる。よって、１つの信号端子に対し、アドレス信
号とデータ信号が時分割に制御される専用メモリ１０の
試験結果を、メモリセルの物理構造に則して表現するフ
ェイルビットマップの収集が可能となる。
【００１３】次に本発明の第二実施例を示す。
【００１４】図３に、特定アドレスを設定する事によ
り、ＩＣ内部でアドレス発生が自動的に行われる高機能
メモリ１１（以降、専用メモリと称す）のパターン発生
部３からの試験パターン発生と、専用パターン発生部９
からフェイルメモリ部８へのアドレスパターン発生のタ
イミングチャート図を示す。
り、ＩＣ内部でアドレス発生が自動的に行われる高機能
メモリ１１（以降、専用メモリと称す）のパターン発生
部３からの試験パターン発生と、専用パターン発生部９
からフェイルメモリ部８へのアドレスパターン発生のタ
イミングチャート図を示す。
【００１５】専用メモリ１１への試験パターンは、全体
の試験パターンを組み上げる作業の中で（試験プログラ
ミング作成上で）、専用メモリ１１の動作に合わせて、
アドレスパターン、データパターン、期待値データを、
パターン発生部３より発生させる。本専用メモリ１は、
Ｅ区間において、読み出しメモリアドレスＨを指定する
と、Ｆ区間において、専用メモリ内部で自動的に次のア
ドレスが発生され（例えば、Ｈ＋１，Ｈ＋２，Ｈ＋
３）、アドレス信号端子（ＡＰＩＮ〜ＩＰＩＮｎ）から
設定されたメモリアドレスとは無関係のメモリアドレス
からデータが出力される。一方、Ｆ区間において、専用
メモリ１１のアドレス信号端子（ＡＰＩＮ〜ＡＰＩＮ
ｎ）に印加すべき信号は不特定（アドレスパターンを印
加する場合もあれば、任意のレベルを与える場合もあ
る。）であり、内部の発生アドレスに合わせてアドレス
パターンを印加するケースは少ない。このような状態
で、フェイルメモリ部６へ試験結果を書き込むアドレス
を指定する場合、パターン発生部３からのアドレス信号
を用いたならば、フェイルメモリに対し正しいアドレス
の設定が行われないが、専用パターン発生部６より、専
用メモリ１１の内部アドレス動作に合わせたアドレスを
発生する事で、フェイルメモリ部８への書き込みアドレ
スを、被測定ＩＣ３の試験アドレスと一致させる事がで
きる。
の試験パターンを組み上げる作業の中で（試験プログラ
ミング作成上で）、専用メモリ１１の動作に合わせて、
アドレスパターン、データパターン、期待値データを、
パターン発生部３より発生させる。本専用メモリ１は、
Ｅ区間において、読み出しメモリアドレスＨを指定する
と、Ｆ区間において、専用メモリ内部で自動的に次のア
ドレスが発生され（例えば、Ｈ＋１，Ｈ＋２，Ｈ＋
３）、アドレス信号端子（ＡＰＩＮ〜ＩＰＩＮｎ）から
設定されたメモリアドレスとは無関係のメモリアドレス
からデータが出力される。一方、Ｆ区間において、専用
メモリ１１のアドレス信号端子（ＡＰＩＮ〜ＡＰＩＮ
ｎ）に印加すべき信号は不特定（アドレスパターンを印
加する場合もあれば、任意のレベルを与える場合もあ
る。）であり、内部の発生アドレスに合わせてアドレス
パターンを印加するケースは少ない。このような状態
で、フェイルメモリ部６へ試験結果を書き込むアドレス
を指定する場合、パターン発生部３からのアドレス信号
を用いたならば、フェイルメモリに対し正しいアドレス
の設定が行われないが、専用パターン発生部６より、専
用メモリ１１の内部アドレス動作に合わせたアドレスを
発生する事で、フェイルメモリ部８への書き込みアドレ
スを、被測定ＩＣ３の試験アドレスと一致させる事がで
きる。
【００１６】このように、本構成のＩＣ試験装置を用い
る事で、特定アドレス信号の設定により、ＩＣ内部でア
ドレス発生が自動的に行われる専用メモリ１１の試験結
果をメモリセルの物理構造に則して表現するフェイルビ
ットマップを収集することが可能となる。
る事で、特定アドレス信号の設定により、ＩＣ内部でア
ドレス発生が自動的に行われる専用メモリ１１の試験結
果をメモリセルの物理構造に則して表現するフェイルビ
ットマップを収集することが可能となる。
【００１７】
【発明の効果】以上説明したように、本発明のＩＣ試験
装置は、被測定ＩＣに対し試験パターンを発生するパタ
ーン発生部の他に、フェイルメモリ部に対するアドレス
指定を専用に行うパターンを発生する専用パターン発生
部を有する為、１つの信号端子に対し、アドレス信号と
データ信号を時分割で制御する高機能メモリの試験の
際、被測定ＩＣへの試験パターンと、フェイルメモリへ
の制御パターンを区別して発生する事ができる。よっ
て、被測定ＩＣへの試験アドレス信号とフェイルメモリ
へのアドレス指定を同等とする事が可能となり、高機能
メモリの試験においても、試験結果をメモリセルの物理
構造に則した表現するフェイルビットマップの収集が可
能となり、メモリセル単位の不良解析が容易となる効果
がある。
装置は、被測定ＩＣに対し試験パターンを発生するパタ
ーン発生部の他に、フェイルメモリ部に対するアドレス
指定を専用に行うパターンを発生する専用パターン発生
部を有する為、１つの信号端子に対し、アドレス信号と
データ信号を時分割で制御する高機能メモリの試験の
際、被測定ＩＣへの試験パターンと、フェイルメモリへ
の制御パターンを区別して発生する事ができる。よっ
て、被測定ＩＣへの試験アドレス信号とフェイルメモリ
へのアドレス指定を同等とする事が可能となり、高機能
メモリの試験においても、試験結果をメモリセルの物理
構造に則した表現するフェイルビットマップの収集が可
能となり、メモリセル単位の不良解析が容易となる効果
がある。
【図１】第一実施例のＩＣ試験装置のブロック図。
【図２】第一実施例の専用メモリ試験タイミングチャー
ト図。
ト図。
【図３】第二実施例の専用メモリ試験タイミングチャー
ト図。
ト図。
【図４】従来のＩＣ試験装置のブロック図。
１ 制御部 ２ タイミング発生部 ３ パターン発生部 ４ 被測定ＩＣ ５ ドライバピン部 ６ 比較判定器 ７ コンパレータピン部 ８ フェイルメモリ部 ９ 専用パターン発生部 １０ 専用メモリ １１ 専用メモリ
Claims (1)
- 【請求項１】 半導体ＩＣメモリの試験結果を、メモリ
セルの物理構造に則して表現するフェイルビットマップ
解析機能を有するＩＣ試験装置において、フェイルビッ
トマップを記録する為に構成されているフェイルメモリ
を専用に制御するパターン発生器を有するＩＣ試験装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5144152A JPH0712900A (ja) | 1993-06-16 | 1993-06-16 | Ｉｃ試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5144152A JPH0712900A (ja) | 1993-06-16 | 1993-06-16 | Ｉｃ試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0712900A true JPH0712900A (ja) | 1995-01-17 |
Family
ID=15355426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5144152A Pending JPH0712900A (ja) | 1993-06-16 | 1993-06-16 | Ｉｃ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0712900A (ja) |
-
1993
- 1993-06-16 JP JP5144152A patent/JPH0712900A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990706 |