JPH07128397A - Ｉｃテスタの測定時間分析回路 - Google Patents

Abstract

(57)【要約】 【目的】 ＩＣテスタで複数の測定をＩＣについて行う
場合において、テスト毎の測定時間を高速に、また実際
のＩＣを測定する測定用プログラムで正確に取得分析す
る。 【構成】 制御用処理装置２からのテスト開始命令を検
出しテスト終了までその情報を保持するフリップフロッ
プ７と、テスト内容を一時記憶するフリップフロップ１
１と、テスト開始から終了までの測定時間を計数するカ
ウンタ９と、カウンタ９の出力を一時記憶するレジスタ
回路１３と、フリップフロップ７とレジスタ回路１３の
出力を記憶する記憶回路１０と、記憶回路１０の記憶タ
イミングや記憶アドレスを制御するタイミング発生部１
２と、カウンタ９の入力をフリップフロップ７の出力に
より制御するゲート回路８とを備えている。複数のテス
トからなるＩＣ一個当たりの測定に要する各テスト毎の
時間を記憶回路１０に記憶し、制御用処理装置２で処理
して表示器１に表示する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ＩＣテスタの測定時
間分析回路についてのものであり、特にＩＣ１個当たり
の測定に要する測定時間を分析するためのＩＣテスタの
測定時間分析回路についてのものである。

【０００２】

【従来の技術】ＩＣの測定評価は通常はＩＣテスタによ
り行われるが、ＩＣ１個を測定評価するためには複数の
テストが必要である。ＩＣテスタを用いてこれら複数の
テストをする場合における時間測定回路は、図３のよう
に、表示装置１と入力装置３と制御用バス４とを制御用
処理装置２に接続し、また制御用バス４にはフリップフ
ロップ７やカウンタ９を接続するなどの構成がとられ
る。

【０００３】つぎに、時間測定回路の動作を図４を参照
して説明する。図４（ａ）は基準時間発生器６の出力で
あり、基準時間発生器６は常時、基準時間となる周期で
発振している。図４（ｂ）は測定開始信号２１であり、
制御用処理装置２より制御用バス４を介して測定開始信
号２１がフリップフロップ７に転送されると、図４
（ｃ）のように、フリップフロップ７の出力が「１」と
なる。すると、基準時間発生器６の出力である図４
（ｄ）の基準時間信号がゲート回路（ＡＮＤ回路）８を
通ってカウンタ９に入力され、カウンタ９は基準時間発
生器６の発振周期でカウントを実行する。

【０００４】そして制御用処理装置２は測定開始信号２
１のタイミングで図示しないＩＣ１個を測定評価する複
数のテストからなる測定用プログラムを実行し、すべて
の測定が終了すると、図４（ｅ）の測定終了信号２２を
制御用バス４を介して転送する。この測定終了信号２２
により、図４（ｃ）のように、フリップフロップ７の出
力信号は「０」となる。すると、ゲート回路８からカウ
ンタ９への図４（ｄ）の基準時間信号の出力が停止さ
れ、カウンタ９のカウントが停止される。この状態で、
入力装置３より制御用処理装置２に対して測定時間を得
る命令を与えると、制御用処理装置２は、制御用バス４
を介してカウンタ９の出力を取得し、その結果を表示装
置１に表示する。

【０００５】この従来の時間測定回路を用いて、ＩＣ１
個当たりの測定に要する複数のテストにおける各テスト
毎の測定時間を得るためには、測定用プログラムをテス
ト毎に分割して個別に測定時間を求めたり、あるいはカ
ウンタ９の出力を取得し、その結果を表示装置１に表示
する命令を測定用プログラムに挿入する等の方法がとら
れていた。

【０００６】

【発明が解決しようとする課題】ところで、ＩＣテスタ
によるＩＣ１個当たりの測定に要する測定時間が短縮さ
れれば、単位時間当たりに生産できるＩＣの生産量を大
きくすることができることから、この測定時間はＩＣの
生産能力を向上させるための重要な項目となっている。
従って、複数のテストからなるＩＣ１個当たりの測定時
間の、テスト毎に要する時間を分析し、測定時間のかか
っている測定項目の測定プログログラムを見直して測定
時間を短縮することが能率的である。

【０００７】しかし従来技術では、テスト毎に要する時
間を分析する際には測定用プログラムをテスト毎に分割
したり、あるいは測定プログラム中に時間を取得して表
示させる命令を挿入する等の方法をとらざるをえなかっ
た。この様な方法をとった場合には時間がかかったり、
あるいは測定プログラム中に時間を取得して表示するた
めの命令を挿入する方法では実際のＩＣを測定するプロ
グラムと比較してプログラム実行に要する時間が長くな
るために正確な測定時間を得ることができない、という
問題があった。

【０００８】この発明は、ＩＣテスタを用いて複数のテ
ストによりＩＣを測定する場合において、測定に要する
各テスト毎の測定時間を高速に、また実際のＩＣ測定用
のプログラムで正確に取得分析することができ、能率的
にテスト時間を短縮できる、ＩＣテスタの測定時間分析
回路を提供することを目的とする。

【０００９】

【課題を解決するための手段】この目的を達成するた
め、この発明は、ＩＣテスタにより複数のテストからな
るＩＣの測定を行う際にＩＣテスタの測定時間を分析す
るための回路であって、測定用プログラムを実行する制
御用処理手段と、制御用処理手段から出力されたテスト
の開始命令をこのテストの終了まで記憶保持する第１の
記憶手段と、前記テスト内容を一時記憶する第２の記憶
手段と、前記テストの開始から終了までの測定時間を計
数する計数手段と、計数手段の出力を記憶する第３の記
憶手段と、第３の記憶手段における記憶タイミングと記
憶アドレスを制御するタイミング発生手段と、計数手段
への入力を第１の記憶手段の出力により制御する制御手
段とを備える。また、第３の記憶回路に記憶された各テ
ストの測定時間を表示する表示手段を更に備える。

【００１０】

【作用】計数手段への入力を、第１の記憶手段により制
御することで、各テストの開始から終了までの測定時間
がそれぞれ計数手段に計数され、またこれらの測定時間
は、測定用プログラムの進行とともに第３の記憶手段に
順次記憶される。そしてこの第３の記憶手段に記憶され
た各測定時間を取り出すことで、複数のテストからなる
ＩＣ１個当たりの測定に要する各テスト毎の測定時間
を、手間をかけず、高速に、また実際のＩＣを測定する
測定用プログラムで正確に取得し、また分析することが
できる。

【００１１】

【実施例】つぎに、この発明のＩＣテスタの測定時間分
析回路の実施例を図１に示す。この発明による測定時間
分析回路は、主に測定用プログラムを実行する制御用処
理装置２と、制御用処理装置２の処理結果を表示する表
示装置１と、制御用処理装置２に命令を与える入力装置
３と、制御用バス４と、基準時間を常時発生する基準時
間発生器６と、フリップフロップ７・１１と、カウンタ
９の入力をフリップフロップ７の出力により制御するゲ
ート回路（ＡＮＤ回路）８と、基準時間発生器６からの
信号により時間を計数するカウンタ９と、カウンタ９の
出力を一時的に記憶するレジスタ回路１３と、レジスタ
回路１３の出力を記憶する記憶回路１０と、タイミング
発生部１２などから構成される。ここで、タイミング発
生部１２は、制御用バス４を介して制御用処理装置２の
処理内容を検出し記憶回路１０に記憶信号を発生して、
記憶アドレスを制御する。

【００１２】次に、実施例の測定時間分析回路の動作
を、図２のタイムチャートを参照して説明する。図２
（ａ）は基準時間発生器６の出力を示したもので、基準
時間発生器６は基準時間となる周期で常時発振して信号
出力している。ここで、制御用処理装置２より制御用バ
ス４を介して図２（ｂ）の測定開始信号２１が転送され
ると、制御用バス４に接続されたフリップフロップ７の
出力は、図２（ｃ）のように「１」となる。すると、ゲ
ート回路８のＡＮＤ条件が成立して、基準時間発生器６
の出力がゲート回路８を通ってカウンタ９に加えられ
る。ゲート回路８の出力信号は図２（ｄ）に示した通り
である。

【００１３】また測定開始信号２１を制御用バス４を介
して入力したタイミング発生部１２は、レジスタ回路１
３に対して、カウンタ９の出力を保存する信号である保
存信号２５を発生する。この保存信号２５を図２（ｍ）
に示す。タイミング発生部１２はその後に、記憶回路１
０に対して、図２（ｆ）に示した記憶信号２６を発生す
る。またタイミング発生部１２は、図２（ｇ）に示した
ように、記憶回路１０の記憶アドレス信号２７も発生す
る。記憶アドレス信号２７は、図２（ｇ）のように、測
定開始信号２１によって初期化される。また記憶アドレ
ス信号２７は、タイミング発生部１２から記憶信号２６
が発生される毎に＋１されて、タイミング発生部１２か
ら記憶回路１０に出力される。

【００１４】タイミング発生部１２には、制御用処理装
置２から制御用バス４を介して、各テスト毎のテスト開
始信号２９とテスト終了信号３０が入力される。図２
（ｈ）はテスト開始信号２９であり、図２（ｌ）はテス
ト終了信号３０である。そしてタイミング発生部１２
は、各テストのテスト開始信号２９を検出すると、レジ
スタ回路１３にカウンタ９の出力を保存する保存信号２
５を発生する。またタイミング発生部１２はその後、レ
ジスタ回路１３に一時記憶されたテスト開始時点におけ
るカウンタ９の出力を記憶回路１０に記憶するために、
記憶信号２６を記憶回路１０に出力する。そして記憶信
号２６の出力後は、記憶アドレス信号２７は＋１されて
記憶回路１０に出力される。

【００１５】フリップフロップ１１には、制御用バス４
を介して制御用処理装置２から、各テスト内容を示す信
号２３・２４が入力され、これらテスト内容がフリップ
フロップ１１に一時記憶される。なお、テスト内容と
は、具体的には直流試験・交流試験、あるいはその他の
試験等の測定内容を示す。これらの信号２３・２４が入
力されるフリップフロップ１１は、記憶回路１０に、図
２（ｉ）・（ｊ）に示したような出力をする。ここで、
図２（ｉ）は信号２３に、また図２（ｊ）は信号２４に
対応する出力である。そしてこれらの出力は、レジスタ
回路１３の出力と同様に、記憶回路１０に記憶される。

【００１６】タイミング発生部１２は、テスト開始時点
において記憶回路１０に記憶されたデータと、テスト終
了時点でのデータとを区別するために、テスト開始時点
には図２（ｋ）のテスト開始終了信号２８を「１」とし
て出力する。この出力は、レジスタ回路１３の出力と同
様に、記憶回路１０に記憶される。

【００１７】テスト終了時には、制御用処理装置２から
タイミング発生部１２にテスト終了信号３０が出力され
る。またタイミング発生部１２は、このテスト終了信号
３０を検出すると、テスト開始時と同様に、レジスタ回
路１３にカウンタ９の出力を保存するための保存信号２
５を発生する。その後タイミング発生部１２は、レジス
タ回路１３に一時記憶されたテスト終了時点のカウンタ
９の出力を記憶回路１０に記憶するために、記憶回路１
０に記憶信号２６を出力する。また記憶信号２６の発生
後に、記憶回路１０への記憶アドレス信号２７を＋１し
て出力する。更にテスト終了時点では、タイミング発生
部１２から記憶回路１０に出力されるテスト開始終了信
号２８が「０」となり、またこの出力は、レジスタ回路
１３の出力と同様に、記憶回路１０に記憶される。

【００１８】以上と同様の操作が、複数テストからなる
ＩＣ１個当たりの測定に対し、テスト数回だけ順次繰り
返して行われる。そして、すべての測定が終了すると、
図２（ｅ）の測定終了信号２２が制御用処理装置２より
制御用バス４を介して転送される。測定終了信号２２が
転送されると、図２（ｃ）のフリップフロップ７の出力
は「０」となり、基準時間発生器６の出力のカウンタ９
への入力はゲート回路８により停止される。カウンタ９
は、その入力が停止された時点でカウントを停止し、カ
ウンタ出力を保持する。

【００１９】このように、ＩＣ１個当たりの測定が終了
した時点で、入力装置３より制御用処理装置２に測定時
間分析用命令を与える。すると制御用処理装置２は、制
御用バス４を介して、カウンタ９の出力や記憶回路１０
に記憶されたデータを取得する。そしてこれらのデータ
に適宜演算処理を施すことにより、各テストの測定時間
や全体の測定時間などのさまざまな情報を得ることがで
き、これらの情報は表示器１に表示される。また、制御
用処理装置２において実行される測定用プログラムを適
宜変更し、タイミング発生部１２における保存信号２５
や記憶信号２６や記憶アドレス信号２７を適宜操作する
ことで、カウンタ９からレジスタ１３を介して記憶回路
１０に記憶されるデータを追加ないし変更することがで
きる。このようにして例えば各テスト毎の測定開始時や
測定終了時点でのデータを記憶回路１０に取得すれば、
測定終了点と次の測定開始点との間に存在する制御処理
装置２の処理時間も取得することが可能になる

【００２０】

【発明の効果】この発明のＩＣテスタの測定期間分析回
路によれば、複数のテストからなるＩＣ１個当たりの測
定に要する各テスト毎の測定時間を手間をかけず、高速
に、実際のＩＣを測定する測定用プログラムで正確に取
得し分析することができる。このため、ＩＣ測定時間の
分析及び分析結果による測定時間の短縮作業を効率的に
短時間で行うことができる。

【図面の簡単な説明】

【図１】この発明のＩＣテスタの測定時間分析回路の実
施例の構成を示した回路図である。

【図２】図１の実施例の各部の信号をそれぞれ示したタ
イムチャートである。

【図３】従来のＩＣテスタの時間測定回路の構成図であ
る。

【図４】図３の時間測定回路の各部の信号をそれぞれ示
したタイムチャートである。

【符号の説明】

１ 表示装置 ２ 制御用処理装置 ３ 入力装置 ４ 制御用バス ６ 基準時間発生器 ７ フリップフロップ ８ ゲート回路 ９ カウンタ １０ 記憶回路 １１ フリップフロップ １２ タイミング発生部 １３ レジスタ回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ＩＣテスタによりＩＣの測定を複数のテ
   ストにより行う際のＩＣテスタの測定時間を分析する回
   路において、 測定用プログラムを実行する制御用処理手段(2) と、 制御用処理手段(2) から出力されたテストの開始命令を
   このテストの終了まで記憶保持する第１の記憶手段(7)
   と、 前記テスト内容を一時記憶する第２の記憶手段(11)と、 前記テストの開始から終了までの測定時間を計数する計
   数手段(9) と、 計数手段(9) の出力を記憶する第３の記憶手段(10)と、 第３の記憶手段(10)における記憶タイミングと記憶アド
   レスを制御するタイミング発生手段(12)と、 計数手段(9) への入力を第１の記憶手段(7) の出力によ
   り制御する制御手段(8) とを備ることを特徴とするＩＣ
   テスタの測定時間分析回路。
2. 【請求項２】 第３の記憶回路(10)に記憶された各テス
   トの測定時間を表示する表示手段(1) を更に備えること
   を特徴とする請求項１記載のＩＣテスタの測定時間分析
   回路。