JPH07123261B2 - 通信装置における並列処理方法 - Google Patents
通信装置における並列処理方法Info
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- JPH07123261B2 JPH07123261B2 JP4291003A JP29100392A JPH07123261B2 JP H07123261 B2 JPH07123261 B2 JP H07123261B2 JP 4291003 A JP4291003 A JP 4291003A JP 29100392 A JP29100392 A JP 29100392A JP H07123261 B2 JPH07123261 B2 JP H07123261B2
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L69/00—Network arrangements, protocols or services independent of the application payload and not provided for in the other groups of this subclass
- H04L69/30—Definitions, standards or architectural aspects of layered protocol stacks
- H04L69/32—Architecture of open systems interconnection [OSI] 7-layer type protocol stacks, e.g. the interfaces between the data link level and the physical level
- H04L69/322—Intralayer communication protocols among peer entities or protocol data unit [PDU] definitions
- H04L69/324—Intralayer communication protocols among peer entities or protocol data unit [PDU] definitions in the data link layer [OSI layer 2], e.g. HDLC
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
- H04L9/40—Network security protocols
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- Engineering & Computer Science (AREA)
- Computer Security & Cryptography (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Communication Control (AREA)
- Computer And Data Communications (AREA)
Description
【0001】
【産業上の利用分野】本発明は通信装置に係り、更に詳
細に説明すれば、ハイレベル・データ・リンク制御手順
(HDLC)又は同期データ・リンク制御手順(SDL
C)のビット・ストリームを送受信するための、ディジ
タル信号プロセッサ(DSP)を備えた通信装置内の並
列処理方法に係る。なお、説明を簡潔にするため、以下
ではSDLCについては特に言及しないことにするが、
本発明がSDLCにも同様に適用可能であることは当業
者には明らかであろう。
細に説明すれば、ハイレベル・データ・リンク制御手順
(HDLC)又は同期データ・リンク制御手順(SDL
C)のビット・ストリームを送受信するための、ディジ
タル信号プロセッサ(DSP)を備えた通信装置内の並
列処理方法に係る。なお、説明を簡潔にするため、以下
ではSDLCについては特に言及しないことにするが、
本発明がSDLCにも同様に適用可能であることは当業
者には明らかであろう。
【0002】
【従来の技術】技術が進歩するにつれて、通信装置内で
強力なDSPを使用することが可能になった。このよう
なプロセッサを用いると、複数の動作構成を有する、デ
ータ回線終端装置(DCE)やモデムの設計が可能にな
る。公開欧州特許出願第0499763号(特願平3−
269443号に対応)は、信号処理を実行するDSP
と、複数のプロトコルの処理に使用する制御プロセッサ
との組み合わせを開示している。このDCEでは、通信
回線から受信したアナログ信号を、例えばシグマ−デル
タ・コーダであるアナログ・ディジタル変換回路に供給
して、これを変換する。次に、シグマ−デルタ・パルス
の列を、DSPで処理して、一連のパルス符号変調(P
CM)ワードを導出する。これらのPCMワードが所定
の復調アルゴリズムに従ってディジタル的に処理された
後、DSPは、通信回線を送信されてきたデータ・ビッ
トの列を導出する。このビットの列について、DSP
は、適当な送信プロトコルに従って、対応する文字を導
出しなければならない。HDLCの場合、フラグ検出、
「0」削除、等の周知の諸機能を実行する必要がある。
強力なDSPを使用することが可能になった。このよう
なプロセッサを用いると、複数の動作構成を有する、デ
ータ回線終端装置(DCE)やモデムの設計が可能にな
る。公開欧州特許出願第0499763号(特願平3−
269443号に対応)は、信号処理を実行するDSP
と、複数のプロトコルの処理に使用する制御プロセッサ
との組み合わせを開示している。このDCEでは、通信
回線から受信したアナログ信号を、例えばシグマ−デル
タ・コーダであるアナログ・ディジタル変換回路に供給
して、これを変換する。次に、シグマ−デルタ・パルス
の列を、DSPで処理して、一連のパルス符号変調(P
CM)ワードを導出する。これらのPCMワードが所定
の復調アルゴリズムに従ってディジタル的に処理された
後、DSPは、通信回線を送信されてきたデータ・ビッ
トの列を導出する。このビットの列について、DSP
は、適当な送信プロトコルに従って、対応する文字を導
出しなければならない。HDLCの場合、フラグ検出、
「0」削除、等の周知の諸機能を実行する必要がある。
【0003】HDLCアダプタと呼ばれている専用アダ
プタが、HDLC管理手順を提供することは、当該技術
分野では周知の事項に属する。しかし、かかる専用アダ
プタは、幾つかの欠点を含んでいる。第1に、かかる専
用アダプタは、直列式のアーキテクチャを使用している
ために、ビット・クロック速度で動作しなければならな
い。即ち、そのシステムの性能が、直列論理回路の速度
によって制限されてしまうのである。第2に、かかる専
用アダプタは、直列のビット列を操作するように設計さ
れているから、前掲の特許文献に開示されているアーキ
テクチャには適合しない。なぜなら、かかるアーキテク
チャでは、シグマ−デルタ・パルスをDSPに関連する
ランダム・アクセス・メモリ(RAM)に直接的に記憶
した後、信号処理を並列に実行し、DSPによりビット
の列を計算し、その計算結果を、このRAMに記憶する
ようになっているからである。従って、直列のビット列
が、DCE内に物理的な対応物を有さないために、前述
のような直列式の専用アダプタを使用するには、データ
・ビットの列を人工的に生成する必要がある。このよう
な生成は、DCEの構成を複雑にするだけでなく、その
コストも増大させてしまうことになる。第3に、複数の
専用アダプタを、簡単に多重化することはできないか
ら、必要に応じて、通信回線と同数の専用アダプタを使
用しなければならない。
プタが、HDLC管理手順を提供することは、当該技術
分野では周知の事項に属する。しかし、かかる専用アダ
プタは、幾つかの欠点を含んでいる。第1に、かかる専
用アダプタは、直列式のアーキテクチャを使用している
ために、ビット・クロック速度で動作しなければならな
い。即ち、そのシステムの性能が、直列論理回路の速度
によって制限されてしまうのである。第2に、かかる専
用アダプタは、直列のビット列を操作するように設計さ
れているから、前掲の特許文献に開示されているアーキ
テクチャには適合しない。なぜなら、かかるアーキテク
チャでは、シグマ−デルタ・パルスをDSPに関連する
ランダム・アクセス・メモリ(RAM)に直接的に記憶
した後、信号処理を並列に実行し、DSPによりビット
の列を計算し、その計算結果を、このRAMに記憶する
ようになっているからである。従って、直列のビット列
が、DCE内に物理的な対応物を有さないために、前述
のような直列式の専用アダプタを使用するには、データ
・ビットの列を人工的に生成する必要がある。このよう
な生成は、DCEの構成を複雑にするだけでなく、その
コストも増大させてしまうことになる。第3に、複数の
専用アダプタを、簡単に多重化することはできないか
ら、必要に応じて、通信回線と同数の専用アダプタを使
用しなければならない。
【0004】HDLC管理手順を提供するために複数ビ
ットの並列処理を実行することは、公開欧州特許出願第
0346555号や、IBM Technical Disclosure Bulle
tin,Vol. 32, No. 6B, November 1989, page 31 に所載
の論文 "Parallel Architecture for High Speed Bit S
tuffing and Byte Alignment" に開示されている。かか
る文献に開示されている解決策は、何れも多数のハード
ウェア手段を要するという欠点を有しているために、多
重化通信回線には適合しない。
ットの並列処理を実行することは、公開欧州特許出願第
0346555号や、IBM Technical Disclosure Bulle
tin,Vol. 32, No. 6B, November 1989, page 31 に所載
の論文 "Parallel Architecture for High Speed Bit S
tuffing and Byte Alignment" に開示されている。かか
る文献に開示されている解決策は、何れも多数のハード
ウェア手段を要するという欠点を有しているために、多
重化通信回線には適合しない。
【0005】
【発明が解決しようとする課題】本発明が解決しようと
する課題は、多重化回線や、DSPが殆どの機能を提供
するアーキテクチャについて簡単に使用することができ
る、HDLCプロトコルに適合する方法及び装置を提供
することである。
する課題は、多重化回線や、DSPが殆どの機能を提供
するアーキテクチャについて簡単に使用することができ
る、HDLCプロトコルに適合する方法及び装置を提供
することである。
【0006】
【課題を解決するための手段】この課題を解決するため
の本発明の方法は、HDLC管理手順に必要な「0」削
除/挿入機能と文字位置合せ機能とを提供する、少なく
とも1つのテーブルを作成するステップを含んでいる。
入力ビット・ストリームが受け取られ、この入力ビット
・ストリームから、並列に処理すべきn個の連続するビ
ットのサンプルがアセンブルされる。次に、かかるアセ
ンブルされたn個の連続するビットを、前記少なくとも
1つのテーブルをアクセスするためのアドレッシング要
素として使用することにより、受信プロセスの場合は、
HDLCフレームから抽出すべきデータに対応する文字
を導出し、また送信プロセスの場合は、HDLCビット
・ストリームに対応する文字を導出する。これは、n個
の連続するビットの並列処理を可能にし、従って高速の
HDLC回線の処理を可能にする。更に、このテーブル
を使用すれば、多数のHDLC回線を管理することがで
きるから、これらの回線の多重化を簡単に且つ低いコス
トで行うことができる。また、本発明の方法は、回線イ
ンターフェース回路が受信したアナログ信号をシグマ−
デルタ・パルスに直接的に変換し、その後にPCMワー
ドに変換する、というDSPアーキテクチャにも適合し
ている。かかるアーキテクチャにおいて、本発明の方法
を使用すると、RAM内で直接的にHDLCフレームを
作成できるようになり、またビット・クロック速度で動
作する追加のハードウェア手段が不要になる。
の本発明の方法は、HDLC管理手順に必要な「0」削
除/挿入機能と文字位置合せ機能とを提供する、少なく
とも1つのテーブルを作成するステップを含んでいる。
入力ビット・ストリームが受け取られ、この入力ビット
・ストリームから、並列に処理すべきn個の連続するビ
ットのサンプルがアセンブルされる。次に、かかるアセ
ンブルされたn個の連続するビットを、前記少なくとも
1つのテーブルをアクセスするためのアドレッシング要
素として使用することにより、受信プロセスの場合は、
HDLCフレームから抽出すべきデータに対応する文字
を導出し、また送信プロセスの場合は、HDLCビット
・ストリームに対応する文字を導出する。これは、n個
の連続するビットの並列処理を可能にし、従って高速の
HDLC回線の処理を可能にする。更に、このテーブル
を使用すれば、多数のHDLC回線を管理することがで
きるから、これらの回線の多重化を簡単に且つ低いコス
トで行うことができる。また、本発明の方法は、回線イ
ンターフェース回路が受信したアナログ信号をシグマ−
デルタ・パルスに直接的に変換し、その後にPCMワー
ドに変換する、というDSPアーキテクチャにも適合し
ている。かかるアーキテクチャにおいて、本発明の方法
を使用すると、RAM内で直接的にHDLCフレームを
作成できるようになり、またビット・クロック速度で動
作する追加のハードウェア手段が不要になる。
【0007】本発明の好ましい実施例では、前記テーブ
ルは、DCE内のPROM又はROMに記憶され、初期
化手順の間に、DSPに関連するRAMに転送される。
その結果、DCE内に存在するプロトコル処理用の制御
プロセッサに関連する通常のプログラム可能読取専用メ
モリ(PROM)又は読取専用メモリ(ROM)を使用
することが可能となる。従って、前記テーブルを記憶す
るのに、アクセス時間が小さい高速のPROMを使用す
る必要はない。
ルは、DCE内のPROM又はROMに記憶され、初期
化手順の間に、DSPに関連するRAMに転送される。
その結果、DCE内に存在するプロトコル処理用の制御
プロセッサに関連する通常のプログラム可能読取専用メ
モリ(PROM)又は読取専用メモリ(ROM)を使用
することが可能となる。従って、前記テーブルを記憶す
るのに、アクセス時間が小さい高速のPROMを使用す
る必要はない。
【0008】前記テーブルは、好ましくは、制御プロセ
ッサに関連するPROMに記憶されているソフトウェア
・プログラムによって生成される。このソフトウェア・
プログラムは、前記テーブルを生成するため、初期化手
順の間に、DSPに関連する高速のRAMに転送され
る。テーブル生成プロセスが完了した場合には、このソ
フトウェア・プログラムをRAMから消去して、対応す
るRAM記憶位置を解放することにより、RAMの容量
を最小にすることができる。
ッサに関連するPROMに記憶されているソフトウェア
・プログラムによって生成される。このソフトウェア・
プログラムは、前記テーブルを生成するため、初期化手
順の間に、DSPに関連する高速のRAMに転送され
る。テーブル生成プロセスが完了した場合には、このソ
フトウェア・プログラムをRAMから消去して、対応す
るRAM記憶位置を解放することにより、RAMの容量
を最小にすることができる。
【0009】本発明の好ましい実施例では、受信プロセ
スが、「0」削除テーブルを使用するのに対し、送信プ
ロセスは、「0」挿入テーブルを使用する。また、送信
プロセスと受信プロセスは、文字位置合せ機能を提供す
る独特の文字同期テーブルを共用する。
スが、「0」削除テーブルを使用するのに対し、送信プ
ロセスは、「0」挿入テーブルを使用する。また、送信
プロセスと受信プロセスは、文字位置合せ機能を提供す
る独特の文字同期テーブルを共用する。
【0010】
【実施例】図1は、本発明の方法を組み込んだ、ディジ
タル信号プロセッサ(DSP)202を基礎とする多目
的のデータ回線終端装置(DCE)のアーキテクチャを
示している。このDCEを構成するプロトコル制御用の
汎用マイクロプロセッサ200は、マイクロプロセッサ
・バス219を介して、PROM205及びRAM20
1に接続される。DSP202は、DSPバス217を
介して、データ記憶域204及び命令記憶域203から
成るRAMに接続される。DSP202は、実時間の信
号処理動作とビット・フロー制御動作を実行するために
使用される。RAM203/204は、マイクロプロセ
ッサ・バス219にも接続されて、マイクロプロセッサ
200とDSP202との間の論理的接続を提供する。
実際には、RAM203/204は、周知の直接メモリ
・アクセス手段に関連する共通RAMの組み合わせであ
ることに留意されたい。クロック生成回路232は、ク
ロック・バス218上に、DCE内で必要な全てのクロ
ックを供給する。これらのクロックは、内部発振器(図
示せず)から導出される内部クロックと、受信信号から
導出される受信クロックと、データ端末装置(DTE)
209のインターフェースに供給される外部クロックと
を含んでいる。送信ブロック213は、例えばDTE2
09のV24インターフェースの線221から到来する
複数の送信データ・ビットを並列化する。nビットから
成る一のパケットがアセンブルされる場合、DSP20
2に対する割り込み信号が生成されて、このnビット・
パケットが読み取り可能であることを通知する。送信ブ
ロック213は、クロック・バス218上に供給される
送信クロック(さもなければ、所望の構成に応じて、内
部クロック、外部クロック又は受信クロックの何れか)
の制御下にある。
タル信号プロセッサ(DSP)202を基礎とする多目
的のデータ回線終端装置(DCE)のアーキテクチャを
示している。このDCEを構成するプロトコル制御用の
汎用マイクロプロセッサ200は、マイクロプロセッサ
・バス219を介して、PROM205及びRAM20
1に接続される。DSP202は、DSPバス217を
介して、データ記憶域204及び命令記憶域203から
成るRAMに接続される。DSP202は、実時間の信
号処理動作とビット・フロー制御動作を実行するために
使用される。RAM203/204は、マイクロプロセ
ッサ・バス219にも接続されて、マイクロプロセッサ
200とDSP202との間の論理的接続を提供する。
実際には、RAM203/204は、周知の直接メモリ
・アクセス手段に関連する共通RAMの組み合わせであ
ることに留意されたい。クロック生成回路232は、ク
ロック・バス218上に、DCE内で必要な全てのクロ
ックを供給する。これらのクロックは、内部発振器(図
示せず)から導出される内部クロックと、受信信号から
導出される受信クロックと、データ端末装置(DTE)
209のインターフェースに供給される外部クロックと
を含んでいる。送信ブロック213は、例えばDTE2
09のV24インターフェースの線221から到来する
複数の送信データ・ビットを並列化する。nビットから
成る一のパケットがアセンブルされる場合、DSP20
2に対する割り込み信号が生成されて、このnビット・
パケットが読み取り可能であることを通知する。送信ブ
ロック213は、クロック・バス218上に供給される
送信クロック(さもなければ、所望の構成に応じて、内
部クロック、外部クロック又は受信クロックの何れか)
の制御下にある。
【0011】受信ブロック214は、DSPバス217
を介してDSP202からnビット・ワードを受け取ろ
うとするときに、DSP202に対する割り込み信号を
生成する。受信ブロック214は、クロック・バス21
8上に存在する受信クロックの速度で、このnビット・
ワードを直列化して、その直列化出力を線222上に供
給する。
を介してDSP202からnビット・ワードを受け取ろ
うとするときに、DSP202に対する割り込み信号を
生成する。受信ブロック214は、クロック・バス21
8上に存在する受信クロックの速度で、このnビット・
ワードを直列化して、その直列化出力を線222上に供
給する。
【0012】ディジタル・アナログ変換(D/A)回路
216は、DSP202が変調アルゴリズムに従って計
算した複数のサンプルを受け取る。なお、この変調アル
ゴリズムは、クロック生成回路232がクロック・バス
218上に生成する、送信サンプリング・クロックの速
度でパルス駆動される。
216は、DSP202が変調アルゴリズムに従って計
算した複数のサンプルを受け取る。なお、この変調アル
ゴリズムは、クロック生成回路232がクロック・バス
218上に生成する、送信サンプリング・クロックの速
度でパルス駆動される。
【0013】同様に、アナログ・ディジタル変換(A/
D)回路215は、クロック生成回路232がクロック
・バス218上に生成する受信サンプリング・クロック
の速度で、DSP202に対し複数のサンプルを供給す
る。本発明の好ましい実施例では、D/A回路216は
シグマ−デルタ復号回路であり、A/D回路215はシ
グマ−デルタ符号化回路である。回線インターフェース
回路207は、線224を介してA/D回路215に接
続され、また線223を介してD/A回路216に接続
されている。この回線インターフェース回路207は、
通信回線への適当な結合を行うためのものである。
D)回路215は、クロック生成回路232がクロック
・バス218上に生成する受信サンプリング・クロック
の速度で、DSP202に対し複数のサンプルを供給す
る。本発明の好ましい実施例では、D/A回路216は
シグマ−デルタ復号回路であり、A/D回路215はシ
グマ−デルタ符号化回路である。回線インターフェース
回路207は、線224を介してA/D回路215に接
続され、また線223を介してD/A回路216に接続
されている。この回線インターフェース回路207は、
通信回線への適当な結合を行うためのものである。
【0014】送信ブロック213、受信ブロック21
4、A/D回路215及びD/A回路216を制御する
ためのタイミング回路は、公開欧州特許出願第0477
455号(特願平3−268661号に対応)に開示さ
れている。
4、A/D回路215及びD/A回路216を制御する
ためのタイミング回路は、公開欧州特許出願第0477
455号(特願平3−268661号に対応)に開示さ
れている。
【0015】この特許出願の内容を参照して簡述すれ
ば、これらの回路の制御は、複数のディジタル値を適当
な複数のレジスタ、即ち受信サンプリング(RS)時間
レジスタ(43)、送信サンプリング(XS)時間レジ
スタ(53)、送信データ(TD)レジスタ(33)及
び受信データ(RD)時間レジスタ(23)に記憶する
ことによって行われる。各レジスタの内容が、タイマ
(60)の内容と継続的に比較される。このタイマ(6
0)の内容が、或るレジスタ、例えばRS時間レジスタ
(43)に記憶された値に達すると、A/D回路215
は、線224上に現われるアナログ信号のサンプリング
を実行する。DSP202は、RS時間レジスタ(4
3)に記憶される値をプログラムすることによって、A
/D回路215をパルス駆動する受信サンプリング・ク
ロックを制御することができる。一般的に云えば、DS
P202は、前記各レジスタのディジタル値を適当にプ
ログラムすることによって、大量のクロック分周器や電
子スイッチを必要とせずに、DCE内で使用される全て
のクロックを正確に制御し且つ調節することができる。
また、DSP202は、D/A回路216に関連する送
信サンプリング(XS)時間レジスタ(53)内で適当
な一連のディジタル値を生成することによって、適当な
送信サンプリング・クロックで以て、nビット・ワード
のディジタル・アナログ変換を正確に制御することがで
きる。但し、本発明の方法を実施するには、通常のクロ
ック制御回路又はタイミング回路も使用できることに留
意されたい。
ば、これらの回路の制御は、複数のディジタル値を適当
な複数のレジスタ、即ち受信サンプリング(RS)時間
レジスタ(43)、送信サンプリング(XS)時間レジ
スタ(53)、送信データ(TD)レジスタ(33)及
び受信データ(RD)時間レジスタ(23)に記憶する
ことによって行われる。各レジスタの内容が、タイマ
(60)の内容と継続的に比較される。このタイマ(6
0)の内容が、或るレジスタ、例えばRS時間レジスタ
(43)に記憶された値に達すると、A/D回路215
は、線224上に現われるアナログ信号のサンプリング
を実行する。DSP202は、RS時間レジスタ(4
3)に記憶される値をプログラムすることによって、A
/D回路215をパルス駆動する受信サンプリング・ク
ロックを制御することができる。一般的に云えば、DS
P202は、前記各レジスタのディジタル値を適当にプ
ログラムすることによって、大量のクロック分周器や電
子スイッチを必要とせずに、DCE内で使用される全て
のクロックを正確に制御し且つ調節することができる。
また、DSP202は、D/A回路216に関連する送
信サンプリング(XS)時間レジスタ(53)内で適当
な一連のディジタル値を生成することによって、適当な
送信サンプリング・クロックで以て、nビット・ワード
のディジタル・アナログ変換を正確に制御することがで
きる。但し、本発明の方法を実施するには、通常のクロ
ック制御回路又はタイミング回路も使用できることに留
意されたい。
【0016】従って、DSP202に関連するRAM、
特にRAM204には、回線インターフェース回路20
7から(A/D回路215を介し且つ適当な復調アルゴ
リズムの後に)又はDTE209から到来する複数ビッ
トのパケットがロードされることになる。このRAM2
04に記憶される当該パケットは、HDLCフレームを
搬送する複数データ・ビットのストリームに対応し、公
知のHDLC機能、即ちフラグ検出、アイドル/アボー
ト管理、「0」削除及び文字の抽出を実行するために、
処理されなければならない。
特にRAM204には、回線インターフェース回路20
7から(A/D回路215を介し且つ適当な復調アルゴ
リズムの後に)又はDTE209から到来する複数ビッ
トのパケットがロードされることになる。このRAM2
04に記憶される当該パケットは、HDLCフレームを
搬送する複数データ・ビットのストリームに対応し、公
知のHDLC機能、即ちフラグ検出、アイドル/アボー
ト管理、「0」削除及び文字の抽出を実行するために、
処理されなければならない。
【0017】本発明の参考例では、RAM203/20
4、特に命令記憶用のRAM203には、本発明の並列
処理方法を実行するために使用される2つのテーブルが
ロードされる。かかる2つのテーブルをRAM203/
204へロードする動作は、このDCEの電源投入後に
生ずる初期化手順の間に実行される。
4、特に命令記憶用のRAM203には、本発明の並列
処理方法を実行するために使用される2つのテーブルが
ロードされる。かかる2つのテーブルをRAM203/
204へロードする動作は、このDCEの電源投入後に
生ずる初期化手順の間に実行される。
【0018】図2及び図3は、本発明の並列処理方法に
必要な、受信テーブル2及び送信テーブル5の様式をそ
れぞれ示している。受信テーブル2をアクセスする前
に、DSP202は、11ビット長のアドレス1を作成
する。このアドレスにおいて、「R−SPL」と称する
第1フィールドは、HDLCビット・ストリームから抽
出された4ビットの現サンプルを保持し、「R−ONE
−CTR」と称する第2フィールドは、連続する1の現
在の個数を保持し、「R−BIT−CTR」と称する第
3フィールドは、文字にアセンブルされるビットの個数
を保持する。受信テーブル2をアクセスすると、図4の
受信プロセスに関連して使用される、23ビット長のワ
ード3が与えられる。このワードにおいて、「NEW−
R−ONE−CTR」と称する第1フィールドは、受信
テーブル2の次のアクセスに使用される、「R−ONE
−CTR」パラメータの新しい値を保持する。第2フィ
ールドは、受信済みのHDLCビット・ストリームにお
けるフラグ、アボート又はアイドル信号の検出を指示す
る、FAI標識の現在の値を与える。「DATA−SE
GMENT」と称する第3フィールドは、受信済みのH
DLCビット・ストリームから抽出された複数のビット
を保持する。「NEW−R−BIT−CTR」と称する
第4フィールドは、受信テーブル2の次のアクセスに使
用される、「R−BIT−CTR」パラメータの新しい
値を保持する。「CHAR−SERVICE」と称する
第5フィールドは、或る文字がアセンブルされたばかり
であって、この文字が上位層に、即ち複数の文字をパケ
ットへアセンブルする等の機能を提供する通信サービス
層に使用可能であることを指示する。「R−OVERF
LOW」と称する最後のフィールドは、次の文字のアセ
ンブルに使用される、受信済みの残余ビットを与える。
必要な、受信テーブル2及び送信テーブル5の様式をそ
れぞれ示している。受信テーブル2をアクセスする前
に、DSP202は、11ビット長のアドレス1を作成
する。このアドレスにおいて、「R−SPL」と称する
第1フィールドは、HDLCビット・ストリームから抽
出された4ビットの現サンプルを保持し、「R−ONE
−CTR」と称する第2フィールドは、連続する1の現
在の個数を保持し、「R−BIT−CTR」と称する第
3フィールドは、文字にアセンブルされるビットの個数
を保持する。受信テーブル2をアクセスすると、図4の
受信プロセスに関連して使用される、23ビット長のワ
ード3が与えられる。このワードにおいて、「NEW−
R−ONE−CTR」と称する第1フィールドは、受信
テーブル2の次のアクセスに使用される、「R−ONE
−CTR」パラメータの新しい値を保持する。第2フィ
ールドは、受信済みのHDLCビット・ストリームにお
けるフラグ、アボート又はアイドル信号の検出を指示す
る、FAI標識の現在の値を与える。「DATA−SE
GMENT」と称する第3フィールドは、受信済みのH
DLCビット・ストリームから抽出された複数のビット
を保持する。「NEW−R−BIT−CTR」と称する
第4フィールドは、受信テーブル2の次のアクセスに使
用される、「R−BIT−CTR」パラメータの新しい
値を保持する。「CHAR−SERVICE」と称する
第5フィールドは、或る文字がアセンブルされたばかり
であって、この文字が上位層に、即ち複数の文字をパケ
ットへアセンブルする等の機能を提供する通信サービス
層に使用可能であることを指示する。「R−OVERF
LOW」と称する最後のフィールドは、次の文字のアセ
ンブルに使用される、受信済みの残余ビットを与える。
【0019】同様に、図3は、送信テーブル5をアクセ
スするのに必要な10ビット長のアドレス4の様式を示
している。このアドレスにおいて、「T−SPL」と称
する第1フィールドは、HDLCフレームに挿入すべき
4ビットの現サンプルを保持し、「T−ONE−CT
R」と称する第2フィールドは、連続する1の現在の個
数を保持し、「T−BIT−CTR」と称する第3フィ
ールドは、HDLCフレームを作成するために既にアセ
ンブルされているビットの個数を保持する。送信テーブ
ル5をアクセスすると、図5の送信プロセスに関連して
使用される、19ビット長のワード6が与えられる。こ
のワードにおいて、「NEW−T−ONE−CTR」と
称する第1フィールドは、送信テーブル5の次のアクセ
スに使用される、「T−ONE−CTR」パラメータの
新しい値を保持する。「DATA−SEGMENT」と
称する第2フィールドは、後述のように、HDLCフレ
ームを漸進的に作成するのに使用される複数のビットを
保持する。「NEW−T−BIT−CTR」と称する第
3フィールドは、送信テーブル5の次のアクセスに使用
される、「T−BIT−CTR」パラメータの新しい値
を保持する。「CHAR−SERVICE」と称する第
4フィールドは、HDLCビット・ストリームの次の8
ビットが、図5の送信プロセスによってアセンブルされ
たばかりであることを指示する。「T−OVERFLO
W」と称する最後のフィールドは、HDLCビット・ス
トリームの8ビットの組がアセンブルされた時に、現に
処理されているサンプル内に存在する残余ビットを与え
る。これらの残余ビットは、当該HDLCフレームの次
のビット・グループを作成するために使用される。
スするのに必要な10ビット長のアドレス4の様式を示
している。このアドレスにおいて、「T−SPL」と称
する第1フィールドは、HDLCフレームに挿入すべき
4ビットの現サンプルを保持し、「T−ONE−CT
R」と称する第2フィールドは、連続する1の現在の個
数を保持し、「T−BIT−CTR」と称する第3フィ
ールドは、HDLCフレームを作成するために既にアセ
ンブルされているビットの個数を保持する。送信テーブ
ル5をアクセスすると、図5の送信プロセスに関連して
使用される、19ビット長のワード6が与えられる。こ
のワードにおいて、「NEW−T−ONE−CTR」と
称する第1フィールドは、送信テーブル5の次のアクセ
スに使用される、「T−ONE−CTR」パラメータの
新しい値を保持する。「DATA−SEGMENT」と
称する第2フィールドは、後述のように、HDLCフレ
ームを漸進的に作成するのに使用される複数のビットを
保持する。「NEW−T−BIT−CTR」と称する第
3フィールドは、送信テーブル5の次のアクセスに使用
される、「T−BIT−CTR」パラメータの新しい値
を保持する。「CHAR−SERVICE」と称する第
4フィールドは、HDLCビット・ストリームの次の8
ビットが、図5の送信プロセスによってアセンブルされ
たばかりであることを指示する。「T−OVERFLO
W」と称する最後のフィールドは、HDLCビット・ス
トリームの8ビットの組がアセンブルされた時に、現に
処理されているサンプル内に存在する残余ビットを与え
る。これらの残余ビットは、当該HDLCフレームの次
のビット・グループを作成するために使用される。
【0020】図4の受信プロセスは、RAM203/2
04に記憶されているHDLCビット・ストリームの並
列処理を可能にするものである。受信プロセスの目的
は、RAM204に記憶されているHDLCビット・ス
トリームから抽出された受信済みの文字(R−SPL)
に加えて、フラグ、アボート又はアイドル信号を上位の
通信サービス層に供給することである。初期化ステップ
11の間に、DSP202は、適当なレジスタの「R−
ONE−CTR」、「R−BIT−CTR」及び「R−
CC」を、0にセットする。次のステップ12で、DS
P202は、最初のサンプル「R−SPL」、即ち受信
済みのHDLCフレームから到来する4ビットの組を、
RAM204から抽出する。DSP202は、このサン
プルを「R−ONE−CTR」及び「R−BIT−CT
R」の現在値と結合することによって、RAM203/
204にロードされている受信テーブル2をアクセスす
るためのアドレス1(図2)を形成する。次のステップ
13で、DSP202は、受信テーブル2から読み取ら
れたワード3内の、「NEW−R−ONE−CTR」
(第1フィールド)及び「NEW−R−BIT−CT
R」(第4フィールド)の値を抽出し、これらの値を用
いて「R−ONE−CTR」及び「R−BIT−CT
R」パラメータの値を更新する。次のステップ14で
は、受信済みのHDLCビット・ストリーム内で、フラ
グ、アイドル又はアボート信号のどれかが検出されたこ
とをテストする。このテストは、ワード3の第2フィー
ルドにある各ビットを、1と連続的に比較することによ
って行われる。もし、この第2フィールドに「1」が存
在すれば、DSP202は、これに対応するフラグ、ア
イドル又はアボート信号を検出したものと結論し、ステ
ップ15で、その情報を上位の通信サービス層に送る。
この通信サービス層は、オープニング・フラグ又はクロ
ージング・フラグの判定、アドレス・フィールドやデー
タ・フィールドの抽出、フレーム検査シーケンスの計
算、複数文字のパケットへのアセンブル等の、高水準の
プロトコル・サポート・サービス・ソフトウェアから成
る。次のステップ16で、DSP202は、「R−C
C」を0にリセットして、ステップ17に進む。もし、
ステップ14で、フラグ、アボート又はアイドル信号の
どれも検出されなければ、即ち、ワード3の第2フィー
ルドが値「000」を保持していれば、この受信プロセ
スは、ステップ17に進む。このステップで、DSP2
02は、ワード3の第3フィールドに存在する「DAT
A−SEGMENT」の値で、「R−CC」の現在値を
更新する。この更新は、「DATA−SEGMENT」
の現在値と、「R−CC」の現在値を論理和演算して行
われる。このように、「R−CC」の現在値を連続的に
更新すると、HDLCフレームから抽出された8ビット
文字を漸進的にアセンブルできるようになる。次のステ
ップ18で、DSP202は、受信テーブル2から読み
取られたワード3の第5フィールドを、「1」と比較し
て、「CHAR−SERVICE」ビットの存在を検出
する。なお、この「CHAR−SERVICE」ビット
は、完全な8ビット文字がレジスタ「R−CC」にアセ
ンブルされていて、上位の通信サービス層による次の処
理に使用可能であることを指示するものである。もし、
「CHAR−SERVICE」ビットが0に等しけれ
ば、これは、完全な文字がまだ「R−CC」内で使用可
能になっていないことを意味するから、DSP202
は、ステップ12に戻って、HDLCフレームから抽出
された次の4ビット・サンプルの処理を継続する。他
方、「CHAR−SERVICE」ビットが1に等しけ
れば、ステップ19で、DSP202は、「R−CC」
にロードされているアセンブル済みの文字を、通信サー
ビス層に送る。ステップ20で、DSP202は、「R
−CC」を再び0にセットする。ステップ21では、受
信テーブル2から読み取られたワード3の「R−OVE
RFLOW」フィールドの値で以て、「R−CC」を更
新することにより、次にアセンブルすべき文字に対応す
るビットが、最後に処理された4ビット・サンプル内に
存在する可能性を考慮する。次に、再びステップ12に
進み、そこで受信済みのHDLCフレームから抽出され
た新しい4ビットの組から成る次の4ビット・サンプル
を抽出する。
04に記憶されているHDLCビット・ストリームの並
列処理を可能にするものである。受信プロセスの目的
は、RAM204に記憶されているHDLCビット・ス
トリームから抽出された受信済みの文字(R−SPL)
に加えて、フラグ、アボート又はアイドル信号を上位の
通信サービス層に供給することである。初期化ステップ
11の間に、DSP202は、適当なレジスタの「R−
ONE−CTR」、「R−BIT−CTR」及び「R−
CC」を、0にセットする。次のステップ12で、DS
P202は、最初のサンプル「R−SPL」、即ち受信
済みのHDLCフレームから到来する4ビットの組を、
RAM204から抽出する。DSP202は、このサン
プルを「R−ONE−CTR」及び「R−BIT−CT
R」の現在値と結合することによって、RAM203/
204にロードされている受信テーブル2をアクセスす
るためのアドレス1(図2)を形成する。次のステップ
13で、DSP202は、受信テーブル2から読み取ら
れたワード3内の、「NEW−R−ONE−CTR」
(第1フィールド)及び「NEW−R−BIT−CT
R」(第4フィールド)の値を抽出し、これらの値を用
いて「R−ONE−CTR」及び「R−BIT−CT
R」パラメータの値を更新する。次のステップ14で
は、受信済みのHDLCビット・ストリーム内で、フラ
グ、アイドル又はアボート信号のどれかが検出されたこ
とをテストする。このテストは、ワード3の第2フィー
ルドにある各ビットを、1と連続的に比較することによ
って行われる。もし、この第2フィールドに「1」が存
在すれば、DSP202は、これに対応するフラグ、ア
イドル又はアボート信号を検出したものと結論し、ステ
ップ15で、その情報を上位の通信サービス層に送る。
この通信サービス層は、オープニング・フラグ又はクロ
ージング・フラグの判定、アドレス・フィールドやデー
タ・フィールドの抽出、フレーム検査シーケンスの計
算、複数文字のパケットへのアセンブル等の、高水準の
プロトコル・サポート・サービス・ソフトウェアから成
る。次のステップ16で、DSP202は、「R−C
C」を0にリセットして、ステップ17に進む。もし、
ステップ14で、フラグ、アボート又はアイドル信号の
どれも検出されなければ、即ち、ワード3の第2フィー
ルドが値「000」を保持していれば、この受信プロセ
スは、ステップ17に進む。このステップで、DSP2
02は、ワード3の第3フィールドに存在する「DAT
A−SEGMENT」の値で、「R−CC」の現在値を
更新する。この更新は、「DATA−SEGMENT」
の現在値と、「R−CC」の現在値を論理和演算して行
われる。このように、「R−CC」の現在値を連続的に
更新すると、HDLCフレームから抽出された8ビット
文字を漸進的にアセンブルできるようになる。次のステ
ップ18で、DSP202は、受信テーブル2から読み
取られたワード3の第5フィールドを、「1」と比較し
て、「CHAR−SERVICE」ビットの存在を検出
する。なお、この「CHAR−SERVICE」ビット
は、完全な8ビット文字がレジスタ「R−CC」にアセ
ンブルされていて、上位の通信サービス層による次の処
理に使用可能であることを指示するものである。もし、
「CHAR−SERVICE」ビットが0に等しけれ
ば、これは、完全な文字がまだ「R−CC」内で使用可
能になっていないことを意味するから、DSP202
は、ステップ12に戻って、HDLCフレームから抽出
された次の4ビット・サンプルの処理を継続する。他
方、「CHAR−SERVICE」ビットが1に等しけ
れば、ステップ19で、DSP202は、「R−CC」
にロードされているアセンブル済みの文字を、通信サー
ビス層に送る。ステップ20で、DSP202は、「R
−CC」を再び0にセットする。ステップ21では、受
信テーブル2から読み取られたワード3の「R−OVE
RFLOW」フィールドの値で以て、「R−CC」を更
新することにより、次にアセンブルすべき文字に対応す
るビットが、最後に処理された4ビット・サンプル内に
存在する可能性を考慮する。次に、再びステップ12に
進み、そこで受信済みのHDLCフレームから抽出され
た新しい4ビットの組から成る次の4ビット・サンプル
を抽出する。
【0021】図5の送信プロセスは、RAM203/2
04に記憶されている複数のHDLC文字を並列処理し
て、回線上に送信すべきビット・ストリームを作成でき
るようにするものである。初期化ステップ31の間に、
DSP202は、適当なレジスタ「T−ONE−CT
R」、「T−BIT−CTR」及び「T−CC」を、0
にセットする。次のステップ32で、DSP202は、
HDLCフレームのアセンブル・プロセスが、「0」挿
入モードにあるか否かをテストする。「0」挿入モード
が必要になるのは、送信すべきデータがHDLCフレー
ム内に置かれる場合、即ち当該データが2つのフラグに
よって分離されていて、フラグ、アボート又はアイドル
信号を送信する必要がない場合である。もし、この送信
プロセスが「0」挿入モードになければ、ステップ33
で、DSP202は、「T−ONE−CTR」を0にセ
ットした後、ステップ34に進む。さもなければ、ステ
ップ34に直接進んで、DSP202は、送信テーブル
5をアクセスするためのアドレス4(図3)を形成す
る。このアドレスは、HDLCビット・ストリームに挿
入すべきデータの4ビット・サンプル、即ち「T−SP
L」に、「T−ONE−CTR」及び「T−BIT−C
TR」の現在値を結合することによって形成される。ス
テップ34で、DSP202は、RAM203/204
にロードされている送信テーブル5を読み取ることによ
り、19ビット長のワード6(図3)を得る。次のステ
ップ35で、DSP202は、このワード6から「NE
W−T−ONE−CTR」(第1フィールド)及び「N
EW−T−BIT−CTR」(第3フィールド)の値を
抽出して、「T−ONE−CTR」及び「T−BIT−
CTR」パラメータの現在値を更新する。次のステップ
36で、DSP202は、送信テーブル5から読み取ら
れたワード6の第2フィールドに存在する「DATA−
SEGMENT」の値で以て、「T−CC」の現在値を
更新する。この更新は、「T−CC」の現在値と、「D
ATA−SEGMENT」フィールドの現在値を論理和
演算して行われる。前述と同様に、「T−CC」の値を
連続的に更新することにより、DTE209又は通信回
線に送信すべきHDLCビット・ストリームの8ビット
の組を漸進的にアセンブルできるようになる。次のステ
ップ37で、DSP202は、送信テーブル5から読み
取られたワード6の第4フィールドを、「1」と比較し
て、「CHAR−SERVICE」ビットの存在を検出
する。この「CHAR−SERVICE」ビットは、H
DLCフレームの8ビットの組が、通信サービス層によ
る次の処理のために使用可能であることを指示するもの
である。もし、「CHAR−SERVICE」ビットが
0に等しければ、これは、「T−CC」に置かれるパラ
メータの計算プロセスが依然として進行中であること、
そして当該HDLCフレームの次の8ビットが使用可能
になる前に、次の4ビット・サンプルが必要であること
を意味する。この場合、DSP202は、ステップ32
に戻って、HDLCフレームにアセンブルすべき文字に
対応する次の4ビットの組の処理を継続する。他方、
「CHAR−SERVICE」ビットが1に等しけれ
ば、ステップ38で、DSP202は、「T−CC」に
ロードされている使用可能な8ビットの組を上位の通信
サービス層に送る。ステップ39で、DSP202は、
「T−CC」を再び0にセットする。ステップ40にお
いて、送信テーブル5から読み取られたワード6の「T
−OVERFLOW」フィールドの値で、レジスタ「T
−CC」を更新することにより、残余ビットが存在する
可能性を考慮する。その後、再びステップ32に進み、
そこで次の4ビット・サンプルを抽出して、HDLCフ
レームの作成を継続する。
04に記憶されている複数のHDLC文字を並列処理し
て、回線上に送信すべきビット・ストリームを作成でき
るようにするものである。初期化ステップ31の間に、
DSP202は、適当なレジスタ「T−ONE−CT
R」、「T−BIT−CTR」及び「T−CC」を、0
にセットする。次のステップ32で、DSP202は、
HDLCフレームのアセンブル・プロセスが、「0」挿
入モードにあるか否かをテストする。「0」挿入モード
が必要になるのは、送信すべきデータがHDLCフレー
ム内に置かれる場合、即ち当該データが2つのフラグに
よって分離されていて、フラグ、アボート又はアイドル
信号を送信する必要がない場合である。もし、この送信
プロセスが「0」挿入モードになければ、ステップ33
で、DSP202は、「T−ONE−CTR」を0にセ
ットした後、ステップ34に進む。さもなければ、ステ
ップ34に直接進んで、DSP202は、送信テーブル
5をアクセスするためのアドレス4(図3)を形成す
る。このアドレスは、HDLCビット・ストリームに挿
入すべきデータの4ビット・サンプル、即ち「T−SP
L」に、「T−ONE−CTR」及び「T−BIT−C
TR」の現在値を結合することによって形成される。ス
テップ34で、DSP202は、RAM203/204
にロードされている送信テーブル5を読み取ることによ
り、19ビット長のワード6(図3)を得る。次のステ
ップ35で、DSP202は、このワード6から「NE
W−T−ONE−CTR」(第1フィールド)及び「N
EW−T−BIT−CTR」(第3フィールド)の値を
抽出して、「T−ONE−CTR」及び「T−BIT−
CTR」パラメータの現在値を更新する。次のステップ
36で、DSP202は、送信テーブル5から読み取ら
れたワード6の第2フィールドに存在する「DATA−
SEGMENT」の値で以て、「T−CC」の現在値を
更新する。この更新は、「T−CC」の現在値と、「D
ATA−SEGMENT」フィールドの現在値を論理和
演算して行われる。前述と同様に、「T−CC」の値を
連続的に更新することにより、DTE209又は通信回
線に送信すべきHDLCビット・ストリームの8ビット
の組を漸進的にアセンブルできるようになる。次のステ
ップ37で、DSP202は、送信テーブル5から読み
取られたワード6の第4フィールドを、「1」と比較し
て、「CHAR−SERVICE」ビットの存在を検出
する。この「CHAR−SERVICE」ビットは、H
DLCフレームの8ビットの組が、通信サービス層によ
る次の処理のために使用可能であることを指示するもの
である。もし、「CHAR−SERVICE」ビットが
0に等しければ、これは、「T−CC」に置かれるパラ
メータの計算プロセスが依然として進行中であること、
そして当該HDLCフレームの次の8ビットが使用可能
になる前に、次の4ビット・サンプルが必要であること
を意味する。この場合、DSP202は、ステップ32
に戻って、HDLCフレームにアセンブルすべき文字に
対応する次の4ビットの組の処理を継続する。他方、
「CHAR−SERVICE」ビットが1に等しけれ
ば、ステップ38で、DSP202は、「T−CC」に
ロードされている使用可能な8ビットの組を上位の通信
サービス層に送る。ステップ39で、DSP202は、
「T−CC」を再び0にセットする。ステップ40にお
いて、送信テーブル5から読み取られたワード6の「T
−OVERFLOW」フィールドの値で、レジスタ「T
−CC」を更新することにより、残余ビットが存在する
可能性を考慮する。その後、再びステップ32に進み、
そこで次の4ビット・サンプルを抽出して、HDLCフ
レームの作成を継続する。
【0022】受信テーブル2が、11ビット長のアドレ
ス1によってアドレスされるのに対し、送信テーブル5
は、10ビット長のアドレス4しか必要としないから、
前者は後者の2倍の大きさを有する。受信テーブル2を
記憶するには、2K個の23ビット・ワード、即ち6K
バイトの大きさの記憶域を必要とする。この場合、読み
取り動作には、8ビット記憶域の基本的な読み取り動作
が3回必要である。同様に、送信テーブル5は、1K個
の19ビット・ワード、又は3Kバイトの通常の記憶域
を必要とする。「R−SPL」又は「T−SPL」の何
れについても、1サンプルの大きさは、記憶装置の大き
さを最小にすると同時に十分な水準の並列処理を維持す
るために、恣意的に4に固定されていることに留意され
たい。但し、4ビットを超えるビットを並列に処理でき
るように、これらのテーブルの大きさ及び様式を適合さ
せることは、当業者にとっては自明の事項に属する。
ス1によってアドレスされるのに対し、送信テーブル5
は、10ビット長のアドレス4しか必要としないから、
前者は後者の2倍の大きさを有する。受信テーブル2を
記憶するには、2K個の23ビット・ワード、即ち6K
バイトの大きさの記憶域を必要とする。この場合、読み
取り動作には、8ビット記憶域の基本的な読み取り動作
が3回必要である。同様に、送信テーブル5は、1K個
の19ビット・ワード、又は3Kバイトの通常の記憶域
を必要とする。「R−SPL」又は「T−SPL」の何
れについても、1サンプルの大きさは、記憶装置の大き
さを最小にすると同時に十分な水準の並列処理を維持す
るために、恣意的に4に固定されていることに留意され
たい。但し、4ビットを超えるビットを並列に処理でき
るように、これらのテーブルの大きさ及び様式を適合さ
せることは、当業者にとっては自明の事項に属する。
【0023】本発明の実施例では、前記テーブルを記憶
するのにRAM内で必要な記憶域の容量を最小にするた
めに、僅かなDSP資源が追加されている。この実施例
は、3つの小さなテーブルを必要とする。
するのにRAM内で必要な記憶域の容量を最小にするた
めに、僅かなDSP資源が追加されている。この実施例
は、3つの小さなテーブルを必要とする。
【0024】図6〜図8は、本発明の実施例に必要な3
つのテーブルの様式を示している。受信プロセスが、
「0」削除テーブル45(詳細は図17〜図18)及び
文字同期テーブル48(詳細は図19〜図26)を使用
してHDLCビット・ストリームからのデータ・ビット
を抽出するのに対し、送信プロセスは、文字同期テーブ
ル48及び「0」挿入テーブル42(詳細は図16)を
使用してHDLCビット・ストリームを作成する。図6
を参照するに、「0」挿入テーブル42は、7ビット長
のアドレス41によってアクセスされる。このアドレス
のうち、「T−SPL」と称する第1フィールドは、H
DLCフレーム内に挿入すべきバイトから抽出された4
ビット・サンプルを保持し、「T−ONE−CTR」と
称する第2フィールドは、最後の0以降の連続する1の
現在の個数を保持する。「0」挿入テーブル42をアド
レスすると、9ビット長のワード43が得られる。この
ワード43は、「NEW−T−ONE−CTR」の値を
保持する第1フィールドと、文字同期テーブル48のア
ドレッシングに使用する残余データを保持する、「T−
DATA」と称する第2フィールドとから成る。後述の
ように、「NEW−T−ONE−CTR」は、「0」挿
入テーブル42の次のアクセスに必要な3ビット・デー
タを保持する。図7を参照するに、「0」削除テーブル
45は、8ビット長のアドレス44によってアクセスさ
れる。このアドレスのうち、「R−SPL」と称する第
1フィールドは、HDLCビット・ストリームから抽出
された4ビット・サンプルを保持し、「R−ONE−C
TR」と称する第2フィールドは、連続する1の現在の
個数を保持する。「0」削除テーブル45をアドレスす
ると、12ビット長のワード46が得られる。このワー
ドは、「NEW−R−ONE−CTR」の値を保持する
第1フィールドと、当該HDLCフレーム内に存在し得
るフラグ、アボート又はアイドル信号(FAI標識)を
表す第2フィールドと、文字同期テーブル48のアドレ
ッシングに使用される残余データの「R−DATA」を
保持する第3フィールドとから成る。この第3フィール
ドは、「0」削除後のデータ・ビット情報を与える。そ
の長さは、0〜4であればよい。
つのテーブルの様式を示している。受信プロセスが、
「0」削除テーブル45(詳細は図17〜図18)及び
文字同期テーブル48(詳細は図19〜図26)を使用
してHDLCビット・ストリームからのデータ・ビット
を抽出するのに対し、送信プロセスは、文字同期テーブ
ル48及び「0」挿入テーブル42(詳細は図16)を
使用してHDLCビット・ストリームを作成する。図6
を参照するに、「0」挿入テーブル42は、7ビット長
のアドレス41によってアクセスされる。このアドレス
のうち、「T−SPL」と称する第1フィールドは、H
DLCフレーム内に挿入すべきバイトから抽出された4
ビット・サンプルを保持し、「T−ONE−CTR」と
称する第2フィールドは、最後の0以降の連続する1の
現在の個数を保持する。「0」挿入テーブル42をアド
レスすると、9ビット長のワード43が得られる。この
ワード43は、「NEW−T−ONE−CTR」の値を
保持する第1フィールドと、文字同期テーブル48のア
ドレッシングに使用する残余データを保持する、「T−
DATA」と称する第2フィールドとから成る。後述の
ように、「NEW−T−ONE−CTR」は、「0」挿
入テーブル42の次のアクセスに必要な3ビット・デー
タを保持する。図7を参照するに、「0」削除テーブル
45は、8ビット長のアドレス44によってアクセスさ
れる。このアドレスのうち、「R−SPL」と称する第
1フィールドは、HDLCビット・ストリームから抽出
された4ビット・サンプルを保持し、「R−ONE−C
TR」と称する第2フィールドは、連続する1の現在の
個数を保持する。「0」削除テーブル45をアドレスす
ると、12ビット長のワード46が得られる。このワー
ドは、「NEW−R−ONE−CTR」の値を保持する
第1フィールドと、当該HDLCフレーム内に存在し得
るフラグ、アボート又はアイドル信号(FAI標識)を
表す第2フィールドと、文字同期テーブル48のアドレ
ッシングに使用される残余データの「R−DATA」を
保持する第3フィールドとから成る。この第3フィール
ドは、「0」削除後のデータ・ビット情報を与える。そ
の長さは、0〜4であればよい。
【0025】後述のように、「NEW−R−ONE−C
TR」は、「0」削除テーブル45の次のアクセスに必
要な4ビット・データを保持する。
TR」は、「0」削除テーブル45の次のアクセスに必
要な4ビット・データを保持する。
【0026】図8は、文字同期テーブル48の様式を示
している。このテーブルにロードされる16ビット長の
各ワード49は、当該文字にアセンブルされるビットの
個数を保持する「NEW−BIT−CTR」と称する第
1フィールドと、当該文字を漸進的にアセンブルするの
に必要な「DATA−SEGMENT」(BIT−CT
R入力の値に従って正しく位置付けられる、「R−DA
TA」又は「T−DATA」の有効部分を含む)を保持
する第2フィールドと、残余データである「DS−DA
TA」を保持する第3フィールドとから成る。文字同期
テーブル48は、9ビット長のアドレス47によってア
クセスされる。このアドレスの第1フィールドにロード
された残余データは、「0」挿入テーブル42のワード
43からの抽出データ(6ビット長のT−DATA)、
又は「0」削除テーブル45のワード46からの抽出デ
ータ(5ビット長であるが、パターン「0xxxxx」
を形成するように、その左端に0が結合されているR−
DATA)に相当する。このアドレス47の第2フィー
ルドは、文字同期テーブル48に最後に読み込まれたワ
ード49から抽出された「BIT−CTR」の値を保持
する。これらのパラメータの定義は、本明細書の末尾に
要約されている。図9及び図10は、「0」削除テーブ
ル45及び文字同期テーブル48を使用して、HDLC
ビット・ストリームの並列処理を実行する、実施例の受
信プロセスを示している。この受信プロセスの初期化ス
テップ51の間、DSP202は、適当なレジスタ「R
−ONE−CTR」、「R−BIT−CTR」及び「R
−CC」を、0にセットする。次に、DSP202は、
RAM204に置かれているHDLCビット・ストリー
ムから1つの4ビット・サンプル、「R−SPL」を抽
出する。前述のように、このHDLCビット・ストリー
ムは、適当な復調プロセスの後に回線インターフェース
回路207から到来するか、又はDTE209から直接
的に到来するものである。DSP202は、当該4ビッ
ト・サンプル「R−SPL」及び「R−ONE−CT
R」の現在値を使用して、8ビット長のアドレス44を
形成し、ステップ52で、「0」削除テーブル45の対
応するアドレスを読み取る。次のステップ53で、DS
P202は、「0」削除テーブル45のワード46の第
1フィールドから抽出された値で、「R−ONE−CT
R」の内容を更新する。ステップ54で、DSP202
は、このワード46の第2フィールド(FAI標識)を
テストして、フラグ、アボート又はアイドル信号のうち
どれが検出されたかを検査する。もし、FAI標識のう
ちの1つが1に等しければ、ステップ55に進み、これ
らのFAI標識の実際の値を上位の通信サービス層に送
る。前述と同様に、この通信サービス層は、オープニン
グ又はクロージング・フラグの判定、アドレス・フィー
ルドやデータ・フィールドの抽出、フレーム検査シーケ
ンスの計算等、HDLCの上位層の機能を管理するもの
である。次のステップ56で、「R−BIT−CTR」
及び「R−CC」の内容を0にセットし、ステップ57
に進む。もし、ステップ54で、読み取られたワード4
6に有効なFAI標識が存在しなければ、即ちF=A=
I=0であれば、この受信プロセスはステップ57に進
む。このステップにおいて、DSP202は、「0」削
除テーブル45のワード46から残余データである「R
−DATA」を抽出する。次に、DSP202は、「R
−DATA」及び「R−BIT−CTR」に保持される
ビットが形成するアドレスを使用して、文字同期テーブ
ル48を読み取る。ステップ59では、文字同期テーブ
ル48から読み取られたワード49の第1フィールドの
内容で以て、「R−BIT−CTR」の値を更新する。
ステップ60で、DSP202は、このワード49の第
2フィールドに相当する「DATA−SEGMENT」
の値を抽出する。ステップ61では、この「DATA−
SEGMENT」の値と、レジスタ「R−CC」にロー
ドされている現文字の内容とを論理和演算する。従っ
て、HDLCビット・ストリームから抽出された文字
は、漸進的にアセンブルされ、レジスタ「R−CC」に
記憶されることになる。次のステップ62(図10)で
は、「R−BIT−CTR」の値が0と比較される。も
し、「R−BIT−CTR」が0に等しくなければ、再
びステップ52に進んで、次の4ビット・サンプルの処
理を継続する。さもなければ、1文字が全体としてアセ
ンブルされていて、上位の通信サービス層による次の処
理のために使用可能になる(ステップ63)。次のステ
ップ64では、「R−CC」の内容が0にセットされ、
ステップ65で、次の文字のアセンブル・プロセスで考
慮しなければならない残余データが存在するか否かを決
定するためのテストを行う。このテストは、「DS−D
ATA」の値を、「00001」と比較して行われる。
もし、「DS−DATA」が「00001」に等しく、
従って残余データが存在しないことを指示すれば、ステ
ップ52に進んで、次のサンプルの処理を継続する。さ
もなければ、即ち最後の「R−DATA」のうち少なく
とも1つのデータ・ビットが、次にアセンブルされる文
字に対応すれば、DSP202は、文字同期テーブル4
8のワード49からこの残余データに相当する「DS−
DATA」を抽出し、この「DS−DATA」の内容を
「R−DATA」にロードするとともに、ステップ58
に進んで、文字同期テーブル48の次のアクセスを行
う。こうすることにより、かかる残余データを考慮し
て、レジスタ「R−CC」を適当な値で初期化できるよ
うになる。
している。このテーブルにロードされる16ビット長の
各ワード49は、当該文字にアセンブルされるビットの
個数を保持する「NEW−BIT−CTR」と称する第
1フィールドと、当該文字を漸進的にアセンブルするの
に必要な「DATA−SEGMENT」(BIT−CT
R入力の値に従って正しく位置付けられる、「R−DA
TA」又は「T−DATA」の有効部分を含む)を保持
する第2フィールドと、残余データである「DS−DA
TA」を保持する第3フィールドとから成る。文字同期
テーブル48は、9ビット長のアドレス47によってア
クセスされる。このアドレスの第1フィールドにロード
された残余データは、「0」挿入テーブル42のワード
43からの抽出データ(6ビット長のT−DATA)、
又は「0」削除テーブル45のワード46からの抽出デ
ータ(5ビット長であるが、パターン「0xxxxx」
を形成するように、その左端に0が結合されているR−
DATA)に相当する。このアドレス47の第2フィー
ルドは、文字同期テーブル48に最後に読み込まれたワ
ード49から抽出された「BIT−CTR」の値を保持
する。これらのパラメータの定義は、本明細書の末尾に
要約されている。図9及び図10は、「0」削除テーブ
ル45及び文字同期テーブル48を使用して、HDLC
ビット・ストリームの並列処理を実行する、実施例の受
信プロセスを示している。この受信プロセスの初期化ス
テップ51の間、DSP202は、適当なレジスタ「R
−ONE−CTR」、「R−BIT−CTR」及び「R
−CC」を、0にセットする。次に、DSP202は、
RAM204に置かれているHDLCビット・ストリー
ムから1つの4ビット・サンプル、「R−SPL」を抽
出する。前述のように、このHDLCビット・ストリー
ムは、適当な復調プロセスの後に回線インターフェース
回路207から到来するか、又はDTE209から直接
的に到来するものである。DSP202は、当該4ビッ
ト・サンプル「R−SPL」及び「R−ONE−CT
R」の現在値を使用して、8ビット長のアドレス44を
形成し、ステップ52で、「0」削除テーブル45の対
応するアドレスを読み取る。次のステップ53で、DS
P202は、「0」削除テーブル45のワード46の第
1フィールドから抽出された値で、「R−ONE−CT
R」の内容を更新する。ステップ54で、DSP202
は、このワード46の第2フィールド(FAI標識)を
テストして、フラグ、アボート又はアイドル信号のうち
どれが検出されたかを検査する。もし、FAI標識のう
ちの1つが1に等しければ、ステップ55に進み、これ
らのFAI標識の実際の値を上位の通信サービス層に送
る。前述と同様に、この通信サービス層は、オープニン
グ又はクロージング・フラグの判定、アドレス・フィー
ルドやデータ・フィールドの抽出、フレーム検査シーケ
ンスの計算等、HDLCの上位層の機能を管理するもの
である。次のステップ56で、「R−BIT−CTR」
及び「R−CC」の内容を0にセットし、ステップ57
に進む。もし、ステップ54で、読み取られたワード4
6に有効なFAI標識が存在しなければ、即ちF=A=
I=0であれば、この受信プロセスはステップ57に進
む。このステップにおいて、DSP202は、「0」削
除テーブル45のワード46から残余データである「R
−DATA」を抽出する。次に、DSP202は、「R
−DATA」及び「R−BIT−CTR」に保持される
ビットが形成するアドレスを使用して、文字同期テーブ
ル48を読み取る。ステップ59では、文字同期テーブ
ル48から読み取られたワード49の第1フィールドの
内容で以て、「R−BIT−CTR」の値を更新する。
ステップ60で、DSP202は、このワード49の第
2フィールドに相当する「DATA−SEGMENT」
の値を抽出する。ステップ61では、この「DATA−
SEGMENT」の値と、レジスタ「R−CC」にロー
ドされている現文字の内容とを論理和演算する。従っ
て、HDLCビット・ストリームから抽出された文字
は、漸進的にアセンブルされ、レジスタ「R−CC」に
記憶されることになる。次のステップ62(図10)で
は、「R−BIT−CTR」の値が0と比較される。も
し、「R−BIT−CTR」が0に等しくなければ、再
びステップ52に進んで、次の4ビット・サンプルの処
理を継続する。さもなければ、1文字が全体としてアセ
ンブルされていて、上位の通信サービス層による次の処
理のために使用可能になる(ステップ63)。次のステ
ップ64では、「R−CC」の内容が0にセットされ、
ステップ65で、次の文字のアセンブル・プロセスで考
慮しなければならない残余データが存在するか否かを決
定するためのテストを行う。このテストは、「DS−D
ATA」の値を、「00001」と比較して行われる。
もし、「DS−DATA」が「00001」に等しく、
従って残余データが存在しないことを指示すれば、ステ
ップ52に進んで、次のサンプルの処理を継続する。さ
もなければ、即ち最後の「R−DATA」のうち少なく
とも1つのデータ・ビットが、次にアセンブルされる文
字に対応すれば、DSP202は、文字同期テーブル4
8のワード49からこの残余データに相当する「DS−
DATA」を抽出し、この「DS−DATA」の内容を
「R−DATA」にロードするとともに、ステップ58
に進んで、文字同期テーブル48の次のアクセスを行
う。こうすることにより、かかる残余データを考慮し
て、レジスタ「R−CC」を適当な値で初期化できるよ
うになる。
【0027】図11及び図12は、DTE209に送信
すべきHDLCフレームを作成するための送信プロセス
を示している。ここでも、HDLCビット・ストリーム
が、一連のPCMワードを計算する適当な変調アルゴリ
ズムに従ってDCEによって処理され、RAM203/
204に直接的に記憶され、D/A回路216を介して
回線インターフェース回路207に送られるものとす
る。この送信プロセスの初期化ステップ71では、適当
なレジスタ「T−ONE−CTR」、「T−BIT−C
TR」及び「T−CC」の値が、0にセットされる。次
のステップ72で、DSP202は、この送信プロセス
が「0」挿入モードにあるか否かを検査する。適当なモ
ードの選択は、HDLCビット・ストリームに挿入すべ
きデータの性質に従って、上位の通信サービス層によっ
て行われる。「0」挿入モードが選択されるのは、4ビ
ット・サンプルが、オープニング・フラグとクロージン
グ・フラグとの間に置かれる、真のメッセージのデータ
に対応する場合である。これとは逆の、非「0」挿入モ
ードの場合には、フラグ又はアイドル信号の送出が連続
的に行われる。ステップ72で、非「0」挿入モードが
選択された場合には、ステップ73に進む。このステッ
プで、DSP202は、上位の通信サービス層から、送
信すべき次の4ビット・サンプルを入手する。次のステ
ップ74で、DSP202は、2ビットの「01」及び
送信すべき4ビット・サンプルを結合し、その結果パタ
ーン「01xxxx」を形成して、「T−DATA」の
6ビット値を作成する。この後、送信プロセスはステッ
プ79に進む。他方、「0」挿入モードが選択される場
合、DSP202は、ステップ75で、オープニング・
フラグとクロージング・フラグとの間に挿入すべきデー
タに対応する4ビット・サンプル、即ち「T−SPL」
を入手する。次のステップ76で、DSP202は、4
ビットの「T−SPL」及び3ビットの「T−ONE−
CTR」が形成するアドレスを使用して、「0」挿入テ
ーブル42の読み取り動作を実行する。このテーブル4
2の読み取りワード43の第1フィールドから抽出した
「NEW−T−ONE−CTR」の値は、ステップ77
で、「T−ONE−CTR」の更新に使用される。次の
ステップ78で、このワード43の第2フィールドか
ら、文字同期テーブル48のアクセスに使用される「T
−DATA」の値を抽出する。次のステップ79では、
「T−DATA」及び「T−BIT−CTR」が形成す
るアドレスを使用して、文字同期テーブル48の読み取
り動作を実行する。その結果、このテーブルからワード
49が読み取られ、ステップ80で、このワード49の
第1フィールドを使用して、「T−BIT−CTR」の
更新を行うことが可能になる。次のステップ87で、D
SP202は、このワード49の第2フィールドから8
ビットの「DATA SEGMENT」を抽出する。次
のステップ81(図12)で、DSP202は、抽出さ
れた「DATA SEGMENT」とレジスタ「T−C
C」の現在値の論理和演算を行う。このようにして、H
DLCビット・ストリームの8ビット・サンプルが漸進
的に作成され、「T−CC」に記憶される。ステップ8
2で、DSP202は、進行中の8ビット・サンプルの
作成が完了したか否かを検査する。これは、「T−BI
T−CTR」の値を、0と比較することによって行われ
る。もし、「T−BIT−CTR」が0に等しくなく、
従って「T−CC」に記憶される値の計算プロセスがま
だ進行中であることを指示すれば、ステップ72に戻っ
て、次の4ビット・サンプルを要求する。
すべきHDLCフレームを作成するための送信プロセス
を示している。ここでも、HDLCビット・ストリーム
が、一連のPCMワードを計算する適当な変調アルゴリ
ズムに従ってDCEによって処理され、RAM203/
204に直接的に記憶され、D/A回路216を介して
回線インターフェース回路207に送られるものとす
る。この送信プロセスの初期化ステップ71では、適当
なレジスタ「T−ONE−CTR」、「T−BIT−C
TR」及び「T−CC」の値が、0にセットされる。次
のステップ72で、DSP202は、この送信プロセス
が「0」挿入モードにあるか否かを検査する。適当なモ
ードの選択は、HDLCビット・ストリームに挿入すべ
きデータの性質に従って、上位の通信サービス層によっ
て行われる。「0」挿入モードが選択されるのは、4ビ
ット・サンプルが、オープニング・フラグとクロージン
グ・フラグとの間に置かれる、真のメッセージのデータ
に対応する場合である。これとは逆の、非「0」挿入モ
ードの場合には、フラグ又はアイドル信号の送出が連続
的に行われる。ステップ72で、非「0」挿入モードが
選択された場合には、ステップ73に進む。このステッ
プで、DSP202は、上位の通信サービス層から、送
信すべき次の4ビット・サンプルを入手する。次のステ
ップ74で、DSP202は、2ビットの「01」及び
送信すべき4ビット・サンプルを結合し、その結果パタ
ーン「01xxxx」を形成して、「T−DATA」の
6ビット値を作成する。この後、送信プロセスはステッ
プ79に進む。他方、「0」挿入モードが選択される場
合、DSP202は、ステップ75で、オープニング・
フラグとクロージング・フラグとの間に挿入すべきデー
タに対応する4ビット・サンプル、即ち「T−SPL」
を入手する。次のステップ76で、DSP202は、4
ビットの「T−SPL」及び3ビットの「T−ONE−
CTR」が形成するアドレスを使用して、「0」挿入テ
ーブル42の読み取り動作を実行する。このテーブル4
2の読み取りワード43の第1フィールドから抽出した
「NEW−T−ONE−CTR」の値は、ステップ77
で、「T−ONE−CTR」の更新に使用される。次の
ステップ78で、このワード43の第2フィールドか
ら、文字同期テーブル48のアクセスに使用される「T
−DATA」の値を抽出する。次のステップ79では、
「T−DATA」及び「T−BIT−CTR」が形成す
るアドレスを使用して、文字同期テーブル48の読み取
り動作を実行する。その結果、このテーブルからワード
49が読み取られ、ステップ80で、このワード49の
第1フィールドを使用して、「T−BIT−CTR」の
更新を行うことが可能になる。次のステップ87で、D
SP202は、このワード49の第2フィールドから8
ビットの「DATA SEGMENT」を抽出する。次
のステップ81(図12)で、DSP202は、抽出さ
れた「DATA SEGMENT」とレジスタ「T−C
C」の現在値の論理和演算を行う。このようにして、H
DLCビット・ストリームの8ビット・サンプルが漸進
的に作成され、「T−CC」に記憶される。ステップ8
2で、DSP202は、進行中の8ビット・サンプルの
作成が完了したか否かを検査する。これは、「T−BI
T−CTR」の値を、0と比較することによって行われ
る。もし、「T−BIT−CTR」が0に等しくなく、
従って「T−CC」に記憶される値の計算プロセスがま
だ進行中であることを指示すれば、ステップ72に戻っ
て、次の4ビット・サンプルを要求する。
【0028】さもなければ、即ち「T−BIT−CT
R」が0に等しければ、これは、送信すべきHDLCビ
ット・ストリームの次の8ビット・サンプルの作成が完
了したことを指示する。ステップ83で、DSP202
は、その送信を実行する適当な構成要素に対し、「T−
CC」の値を供給する。もし、このHDLCビット・ス
トリームがDTE209に送信すべきものであれば、送
信ブロック213が、当該次の8ビット・サンプルを受
け取る。他方、このHDLCビット・ストリームが通信
回線に送信すべきものであれば、DSP202は、これ
を変調アルゴリズムに与えて、D/A回路216に送る
べきPCMワードを計算する。その後、DSP202
は、ステップ84で、「T−CC」の値を0にセットし
た後、ステップ85に進む。ステップ85で、DSP2
02は、文字同期テーブル48から読み取られたワード
49の第3フィールドである「DS−DATA」から抽
出された残余データの値を、値「00001」と比較す
ることによって、このHDLCビット・ストリームの次
の8ビット・サンプルの計算プロセスについて考慮すべ
き残余ビットが存在するか否かを決定する。もし、この
残余データが「00001」に等しければ、これは、残
余ビットが実際には存在しないことを指示する。その場
合、送信プロセスは、ステップ72に進んで、次の4ビ
ット・サンプルの処理を継続する。他方、ステップ85
で、この残余データが「00001」に等しくなけれ
ば、これは、最後に処理された4ビット・サンプルが、
アセンブルすべき次の8ビット文字に対応する少なくと
も1つの残余ビットを保持することを指示する。その場
合、DSP202は、ステップ86で、その残余データ
を抽出し、これを「T−DATA」にロードし、ステッ
プ79に戻ることによって、「T−CC」の次の値の計
算プロセスにおいて当該少なくとも1つの残余ビットを
考慮に入れるようにする。これを達成するため、ステッ
プ79で文字同期テーブル48を継続的に読み取り、ス
テップ87で、その残余データに対応する「DATA−
SEGMENT」を抽出するとともに、ステップ81
で、その「DATA−SEGMENT」で以てレジスタ
「T−CC」を更新するようにする。
R」が0に等しければ、これは、送信すべきHDLCビ
ット・ストリームの次の8ビット・サンプルの作成が完
了したことを指示する。ステップ83で、DSP202
は、その送信を実行する適当な構成要素に対し、「T−
CC」の値を供給する。もし、このHDLCビット・ス
トリームがDTE209に送信すべきものであれば、送
信ブロック213が、当該次の8ビット・サンプルを受
け取る。他方、このHDLCビット・ストリームが通信
回線に送信すべきものであれば、DSP202は、これ
を変調アルゴリズムに与えて、D/A回路216に送る
べきPCMワードを計算する。その後、DSP202
は、ステップ84で、「T−CC」の値を0にセットし
た後、ステップ85に進む。ステップ85で、DSP2
02は、文字同期テーブル48から読み取られたワード
49の第3フィールドである「DS−DATA」から抽
出された残余データの値を、値「00001」と比較す
ることによって、このHDLCビット・ストリームの次
の8ビット・サンプルの計算プロセスについて考慮すべ
き残余ビットが存在するか否かを決定する。もし、この
残余データが「00001」に等しければ、これは、残
余ビットが実際には存在しないことを指示する。その場
合、送信プロセスは、ステップ72に進んで、次の4ビ
ット・サンプルの処理を継続する。他方、ステップ85
で、この残余データが「00001」に等しくなけれ
ば、これは、最後に処理された4ビット・サンプルが、
アセンブルすべき次の8ビット文字に対応する少なくと
も1つの残余ビットを保持することを指示する。その場
合、DSP202は、ステップ86で、その残余データ
を抽出し、これを「T−DATA」にロードし、ステッ
プ79に戻ることによって、「T−CC」の次の値の計
算プロセスにおいて当該少なくとも1つの残余ビットを
考慮に入れるようにする。これを達成するため、ステッ
プ79で文字同期テーブル48を継続的に読み取り、ス
テップ87で、その残余データに対応する「DATA−
SEGMENT」を抽出するとともに、ステップ81
で、その「DATA−SEGMENT」で以てレジスタ
「T−CC」を更新するようにする。
【0029】本発明の特定の実施例では、2つ又は3つ
のテーブルが、PROM又はROMから転送された後
に、RAM203/204にロードされる。このように
すると、これらのテーブルを、制御用のマイクロプロセ
ッサ200に関連する低速で且つ安価なPROM205
又はROMに記憶することができるから、高速のPRO
M又はROMを使用しなくてもよい。従って、DSP2
02に関連するRAM203/204だけを、高速の記
憶装置で実現すればよい。
のテーブルが、PROM又はROMから転送された後
に、RAM203/204にロードされる。このように
すると、これらのテーブルを、制御用のマイクロプロセ
ッサ200に関連する低速で且つ安価なPROM205
又はROMに記憶することができるから、高速のPRO
M又はROMを使用しなくてもよい。従って、DSP2
02に関連するRAM203/204だけを、高速の記
憶装置で実現すればよい。
【0030】受信テーブル2(図2)及び送信テーブル
5(図3)の内容は、各アドレスごとに、該当するテー
ブルから読み取られるワードの内容を分析するととも
に、そのテーブルの様式を検討することによって、簡単
に決定することができる。この操作は、当業者にとって
は簡単である。本発明の実施例で使用する3つのテーブ
ル、即ち「0」挿入テーブル42、「0」削除テーブル
45及び文字同期テーブル48の内容は、全てのアドレ
スについて、図16〜図26に示されている。但し、こ
れらの内容は、後述のテーブル生成プロセスから直接的
に導出することも可能である。
5(図3)の内容は、各アドレスごとに、該当するテー
ブルから読み取られるワードの内容を分析するととも
に、そのテーブルの様式を検討することによって、簡単
に決定することができる。この操作は、当業者にとって
は簡単である。本発明の実施例で使用する3つのテーブ
ル、即ち「0」挿入テーブル42、「0」削除テーブル
45及び文字同期テーブル48の内容は、全てのアドレ
スについて、図16〜図26に示されている。但し、こ
れらの内容は、後述のテーブル生成プロセスから直接的
に導出することも可能である。
【0031】実際、本発明の特定の実施例では、特定の
ソフトウェア・プログラムによって実行されるテーブル
生成プロセスによって、これらのテーブルが直接的に生
成され、RAM203/204にロードされる。このソ
フトウェア・プログラムは、PROM205にロードさ
れており、電源投入後に開始する初期化手順の間にRA
M203/204に転送される。このテーブル生成プロ
セスが完了した場合、テーブル生成用のソフトウェアが
RAM203/204から消去され、かくてDSP20
2のその後の動作に必要な対応する記憶位置を解放す
る。こうすることにより、DSP202に関連する高速
で且つ高価なRAM203/204の使用を最小限に抑
えることが可能になる。
ソフトウェア・プログラムによって実行されるテーブル
生成プロセスによって、これらのテーブルが直接的に生
成され、RAM203/204にロードされる。このソ
フトウェア・プログラムは、PROM205にロードさ
れており、電源投入後に開始する初期化手順の間にRA
M203/204に転送される。このテーブル生成プロ
セスが完了した場合、テーブル生成用のソフトウェアが
RAM203/204から消去され、かくてDSP20
2のその後の動作に必要な対応する記憶位置を解放す
る。こうすることにより、DSP202に関連する高速
で且つ高価なRAM203/204の使用を最小限に抑
えることが可能になる。
【0032】以下、実施例における3つのテーブル、即
ち「0」挿入テーブル42、「0」削除テーブル45及
び文字同期テーブル48の生成プロセスについて説明す
る。但し、当業者であれば、このテーブル生成プロセス
を適用して、本発明の参考例で使用する2つのテーブル
を簡単に生成できる筈である。
ち「0」挿入テーブル42、「0」削除テーブル45及
び文字同期テーブル48の生成プロセスについて説明す
る。但し、当業者であれば、このテーブル生成プロセス
を適用して、本発明の参考例で使用する2つのテーブル
を簡単に生成できる筈である。
【0033】図13は、「0」削除テーブル45の生成
プロセスを示している。このテーブルは、12ビット長
のワード46を256個保持している。「R−ONE−
CTR」及び4ビット・サンプル「SPL」の全ての値
について(即ち、10進表記の0と15の間にあるこれ
らのパラメータの全ての値について)、この生成プロセ
スは、当該プロセスに使用される3つの中間パラメータ
を関連付ける。かかる中間パラメータとは、当該サンプ
ルの右端にある「1」の個数に対応する「R−ONE
S」と、当該サンプルの左端にある「1」の個数に対応
する「L−ONES」と、当該サンプルの左端にある連
続する「1」の右端が1つの「0」によって区切られて
いる場合において、かかる連続する「1」の個数に対応
する「L−ONES0」である。4ビット・サンプル
「SPL」の全ての値について、前記3つの中間パラメ
ータが、以下に示されている。
プロセスを示している。このテーブルは、12ビット長
のワード46を256個保持している。「R−ONE−
CTR」及び4ビット・サンプル「SPL」の全ての値
について(即ち、10進表記の0と15の間にあるこれ
らのパラメータの全ての値について)、この生成プロセ
スは、当該プロセスに使用される3つの中間パラメータ
を関連付ける。かかる中間パラメータとは、当該サンプ
ルの右端にある「1」の個数に対応する「R−ONE
S」と、当該サンプルの左端にある「1」の個数に対応
する「L−ONES」と、当該サンプルの左端にある連
続する「1」の右端が1つの「0」によって区切られて
いる場合において、かかる連続する「1」の個数に対応
する「L−ONES0」である。4ビット・サンプル
「SPL」の全ての値について、前記3つの中間パラメ
ータが、以下に示されている。
【0034】 SPL R-ONES(SPL) L-ONES(SPL) L-ONES0(SPL) 0000 0 0 0 0001 1 0 0 0010 0 0 0 0011 2 0 0 0100 0 0 0 0101 1 0 0 0110 0 0 0 0111 3 0 0 1000 0 1 1 1001 1 1 1 1010 0 1 1 1011 2 1 1 1100 0 2 2 1101 1 2 2 1110 0 3 3 1111 4 4 0 この4ビット・サンプルでは、右端の位置にあるビット
が、HDLCフレーム内で最初に受け取られるビットで
あることに留意されたい。この「0」削除テーブル45
の生成プロセスは、初期化ステップ91から開始する。
ステップ91では、「R−ONE−CTR」が0にセッ
トされ、ステップ92では、「SPL」の値が0にセッ
トされる。次のステップ93で、DSP202は、「R
−ONE−CTR」+「R−ONES(SPL)」の計
算を実行し、その結果をレジスタ「NEW−ONE−C
TR」にロードする。次のステップ94で、「FAI」
標識の値を0にセットする。ステップ95で、「NEW
−ONE−CTR」の値をテストして、この値が15
(10進数)以上であるか否かを決定する。もしそうで
あれば、ステップ96に進んで、値15を「NEW−O
NE−CTR」にロードする。次のステップ97で、D
SP202は、「R−ONE−CTR」の値が15未満
であるか否かをテストする。もし、「R−ONE−CT
R」が15未満であって、アイドル信号の最初の検出を
指示すれば、ステップ98で、DSP202は、標識I
の値を1にセットして、次のステップ100に進む。さ
もなければ、即ちアイドル信号が先行する4ビット・サ
ンプルで既に検出されていれば、ステップ100に直接
的に進む。もし、ステップ95で、「NEW−ONE−
CTR」の値が15未満であれば、DSP202は、ス
テップ114に進み、そこで、「R−ONE−CTR」
が7未満であり且つ「NEW−ONE−CTR」が7以
上であるか否かをテストする。もし、これが真であっ
て、アボート信号の検出を指示すれば、ステップ99に
進み、DSP202は、標識Aの値を1にセットした
後、次のステップ100に進む。もし、ステップ114
のテストの結果として、「R−ONE−CTR」が7以
上であるか、又は「NEW−ONE−CTR」が7未満
であることが判れば、ステップ100に進み、そこで、
DSP202は、「SPL」+保護ビット「1000
0」の計算を実行する。即ち、「0」削除動作を考慮に
入れないで、「R−DATA」を作成するのである。次
のステップ101で、「SPL」の値を15(10進
数)と比較する。もし、これらの2つの値が等しけれ
ば、ステップ108に進む。さもなければ、ステップ1
02で、「NEW−ONE−CTR」の値を6(10進
数)と比較する。もし、「NEW−ONE−CTR」が
6に等しければ、これは、フラグ信号の検出を指示す
る。この場合、当該プロセスは、ステップ104に進ん
で、標識Fの値をセットする。次のステップ105で、
DSP202は、検出済みのフラグの直後に続く文字の
開始端に対応する残余データを作成するため、「R−O
NE−CTR」及び「SPL」の現在値を使用するとと
もに、この残余データに従った保護(ガード)ビットを
配置する。
が、HDLCフレーム内で最初に受け取られるビットで
あることに留意されたい。この「0」削除テーブル45
の生成プロセスは、初期化ステップ91から開始する。
ステップ91では、「R−ONE−CTR」が0にセッ
トされ、ステップ92では、「SPL」の値が0にセッ
トされる。次のステップ93で、DSP202は、「R
−ONE−CTR」+「R−ONES(SPL)」の計
算を実行し、その結果をレジスタ「NEW−ONE−C
TR」にロードする。次のステップ94で、「FAI」
標識の値を0にセットする。ステップ95で、「NEW
−ONE−CTR」の値をテストして、この値が15
(10進数)以上であるか否かを決定する。もしそうで
あれば、ステップ96に進んで、値15を「NEW−O
NE−CTR」にロードする。次のステップ97で、D
SP202は、「R−ONE−CTR」の値が15未満
であるか否かをテストする。もし、「R−ONE−CT
R」が15未満であって、アイドル信号の最初の検出を
指示すれば、ステップ98で、DSP202は、標識I
の値を1にセットして、次のステップ100に進む。さ
もなければ、即ちアイドル信号が先行する4ビット・サ
ンプルで既に検出されていれば、ステップ100に直接
的に進む。もし、ステップ95で、「NEW−ONE−
CTR」の値が15未満であれば、DSP202は、ス
テップ114に進み、そこで、「R−ONE−CTR」
が7未満であり且つ「NEW−ONE−CTR」が7以
上であるか否かをテストする。もし、これが真であっ
て、アボート信号の検出を指示すれば、ステップ99に
進み、DSP202は、標識Aの値を1にセットした
後、次のステップ100に進む。もし、ステップ114
のテストの結果として、「R−ONE−CTR」が7以
上であるか、又は「NEW−ONE−CTR」が7未満
であることが判れば、ステップ100に進み、そこで、
DSP202は、「SPL」+保護ビット「1000
0」の計算を実行する。即ち、「0」削除動作を考慮に
入れないで、「R−DATA」を作成するのである。次
のステップ101で、「SPL」の値を15(10進
数)と比較する。もし、これらの2つの値が等しけれ
ば、ステップ108に進む。さもなければ、ステップ1
02で、「NEW−ONE−CTR」の値を6(10進
数)と比較する。もし、「NEW−ONE−CTR」が
6に等しければ、これは、フラグ信号の検出を指示す
る。この場合、当該プロセスは、ステップ104に進ん
で、標識Fの値をセットする。次のステップ105で、
DSP202は、検出済みのフラグの直後に続く文字の
開始端に対応する残余データを作成するため、「R−O
NE−CTR」及び「SPL」の現在値を使用するとと
もに、この残余データに従った保護(ガード)ビットを
配置する。
【0035】次に、当該プロセスは、ステップ107に
進む。もし、テスト・ステップ102で、「NEW−O
NE−CTR」が6に等しくなければ、ステップ103
で、DSP202は、これを値5(10進数)と比較す
る。もし、これらの値が等しければ、ステップ106
で、DSP202は、「R−DATA」の値を作成する
ために、「R−ONE−CTR」及び「SPL」の値に
よって決定される場所にある0を削除し、次にパターン
「01xxx」(但し、xxxは、後者の「0」削除動
作後のデータに対応する)を形成するように保護ビット
を配置する。
進む。もし、テスト・ステップ102で、「NEW−O
NE−CTR」が6に等しくなければ、ステップ103
で、DSP202は、これを値5(10進数)と比較す
る。もし、これらの値が等しければ、ステップ106
で、DSP202は、「R−DATA」の値を作成する
ために、「R−ONE−CTR」及び「SPL」の値に
よって決定される場所にある0を削除し、次にパターン
「01xxx」(但し、xxxは、後者の「0」削除動
作後のデータに対応する)を形成するように保護ビット
を配置する。
【0036】その後、当該プロセスは、ステップ107
に進む。そこで、DSP202は、「NEW−ONE−
CTR」の値を更新するため、検討中の「SPL」サン
プルに対応し且つ前記のように与えられる「L−ONE
S0」の値をロードする。次のステップ108では、D
SP202は、「NEW−ONE−CTR」、「FA
I」標識及び「R−DATA」の値を用いて、12ビッ
ト長のワード46を形成し、このワードを、「R−SP
L」及び「R−ONE−CTR」が形成するアドレスに
対応するRAM203/204内の位置に記憶する。次
のステップ109で、DSP202は、「SPL」の値
をテストし、この値を15(10進数)と比較する。も
し、「SPL」がまだ15に等しくなければ、DSP2
02は、ステップ110でこれを増分し、ステップ93
に戻って、「0」削除テーブル45の次のワード46の
作成を継続する。さもなければ、ステップ111で、D
SP202は、「R−ONE−CTR」の値を15と比
較する。もし、「R−ONE−CTR」が15に等しけ
れば、これは、「0」削除テーブル45の256個のワ
ード46が計算済みであり、RAM203/204に記
憶されていることを指示するから、ステップ113で、
「0」削除テーブル45の生成プロセスが完了する。さ
もなければ、DSP202は、ステップ112で、「R
−ONE−CTR」の値を増分し、ステップ92に戻っ
て、「0」削除テーブル45の次のワード46の作成を
継続する。
に進む。そこで、DSP202は、「NEW−ONE−
CTR」の値を更新するため、検討中の「SPL」サン
プルに対応し且つ前記のように与えられる「L−ONE
S0」の値をロードする。次のステップ108では、D
SP202は、「NEW−ONE−CTR」、「FA
I」標識及び「R−DATA」の値を用いて、12ビッ
ト長のワード46を形成し、このワードを、「R−SP
L」及び「R−ONE−CTR」が形成するアドレスに
対応するRAM203/204内の位置に記憶する。次
のステップ109で、DSP202は、「SPL」の値
をテストし、この値を15(10進数)と比較する。も
し、「SPL」がまだ15に等しくなければ、DSP2
02は、ステップ110でこれを増分し、ステップ93
に戻って、「0」削除テーブル45の次のワード46の
作成を継続する。さもなければ、ステップ111で、D
SP202は、「R−ONE−CTR」の値を15と比
較する。もし、「R−ONE−CTR」が15に等しけ
れば、これは、「0」削除テーブル45の256個のワ
ード46が計算済みであり、RAM203/204に記
憶されていることを指示するから、ステップ113で、
「0」削除テーブル45の生成プロセスが完了する。さ
もなければ、DSP202は、ステップ112で、「R
−ONE−CTR」の値を増分し、ステップ92に戻っ
て、「0」削除テーブル45の次のワード46の作成を
継続する。
【0037】図14は、5×16=80個のワード43
を保持する、「0」挿入テーブル42の生成プロセスを
示している。
を保持する、「0」挿入テーブル42の生成プロセスを
示している。
【0038】このプロセスの初期化ステップ121で、
「T−ONE−CTR」が0にセットされ、次のステッ
プ122で、「SPL」が0にセットされる。前述と同
様に、当該生成プロセスは、10進数で(0、4)の範
囲にある「T−ONE−CTR」の全ての値と、(0、
15)の範囲にある「SPL」の全ての値について、
「0」挿入テーブル42にロードすべき9ビット長のワ
ード43を連続的に作成することによって実行される。
これは、下記のようにして行われる。
「T−ONE−CTR」が0にセットされ、次のステッ
プ122で、「SPL」が0にセットされる。前述と同
様に、当該生成プロセスは、10進数で(0、4)の範
囲にある「T−ONE−CTR」の全ての値と、(0、
15)の範囲にある「SPL」の全ての値について、
「0」挿入テーブル42にロードすべき9ビット長のワ
ード43を連続的に作成することによって実行される。
これは、下記のようにして行われる。
【0039】次のステップ123で、DSP202は、
「T−ONE−CTR」+「R−ONES」(SPL)
を計算し、その結果が5(10進数)未満であるか否か
を調べる。もし、これが真であれば、これは、「0」挿
入動作が不要であることを指示する。かくて、ステップ
124で、DSP202は、「T−DATA」=「SP
L」+保護ビット「10000」の計算を実行する。次
のステップ125で、検討中のサンプルに関する前出の
値「L−ONES(SPL)」が、「NEW−T−ON
E−CTR」にロードされる。その後、次のステップ1
29に進む。他方、ステップ123で、「T−ONE−
CTR」+「R−ONES」(SPL)の計算結果が5
以上であれば、ステップ126で、DSP202は、H
DLCの「0」挿入規則に従って適当な場所に「0」を
追加することによって、「R−SPL」を計算する。次
のステップ127で、DSP202は、「0」挿入テー
ブル42に必要な「NEW−T−ONE−CTR」の値
を計算する。この計算は、ステップ126で計算された
「R−SPL」の値に対応する「L−ONES」の値を
入手し、それを右側に1つシフトすることによって行わ
れる。この「NEW−T−ONE−CTR」は、「L−
ONE」の値を右側にシフトして、導出されたものであ
る。次のステップ128で、DSP202は、「R−S
PL」の値に保護ビット「100000」を追加して、
「T−DATA」を形成した後、ステップ129に進
む。ステップ129で、DSP202は、計算済みの
「NEW−T−ONE−CTR」と「T−DATA」の
値を用いて9ビット長のワード43を形成するととも
に、このワードを、RAM203/204に置かれた
「0」挿入テーブル42のうち、「SPL」及び「T−
ONE−CTR」が指定するアドレスに記憶する。次の
ステップ130で、DSP202は、「SPL」の値を
15と比較する。もし、「SPL」がまだ15に等しく
なければ、ステップ131で、DSP202は、これを
増分し、ステップ123に戻って、「0」挿入テーブル
42の次のワード43の作成を継続する。さもなけれ
ば、テスト・ステップ132で、DSP202は、「T
−ONE−CTR」の値を4と比較する。もし、「T−
ONE−CTR」が4に等しければ、「0」挿入テーブ
ル42の80個のワード43が計算済みで、RAM20
3/204内に記憶されていることを指示するから、ス
テップ134で、「0」挿入テーブル42の生成プロセ
スが完了する。さもなければ、ステップ133で、DS
P202は、「T−ONE−CTR」の値を増分し、ス
テップ122に戻って、「0」挿入テーブル42の次の
ワード43の作成を継続する。
「T−ONE−CTR」+「R−ONES」(SPL)
を計算し、その結果が5(10進数)未満であるか否か
を調べる。もし、これが真であれば、これは、「0」挿
入動作が不要であることを指示する。かくて、ステップ
124で、DSP202は、「T−DATA」=「SP
L」+保護ビット「10000」の計算を実行する。次
のステップ125で、検討中のサンプルに関する前出の
値「L−ONES(SPL)」が、「NEW−T−ON
E−CTR」にロードされる。その後、次のステップ1
29に進む。他方、ステップ123で、「T−ONE−
CTR」+「R−ONES」(SPL)の計算結果が5
以上であれば、ステップ126で、DSP202は、H
DLCの「0」挿入規則に従って適当な場所に「0」を
追加することによって、「R−SPL」を計算する。次
のステップ127で、DSP202は、「0」挿入テー
ブル42に必要な「NEW−T−ONE−CTR」の値
を計算する。この計算は、ステップ126で計算された
「R−SPL」の値に対応する「L−ONES」の値を
入手し、それを右側に1つシフトすることによって行わ
れる。この「NEW−T−ONE−CTR」は、「L−
ONE」の値を右側にシフトして、導出されたものであ
る。次のステップ128で、DSP202は、「R−S
PL」の値に保護ビット「100000」を追加して、
「T−DATA」を形成した後、ステップ129に進
む。ステップ129で、DSP202は、計算済みの
「NEW−T−ONE−CTR」と「T−DATA」の
値を用いて9ビット長のワード43を形成するととも
に、このワードを、RAM203/204に置かれた
「0」挿入テーブル42のうち、「SPL」及び「T−
ONE−CTR」が指定するアドレスに記憶する。次の
ステップ130で、DSP202は、「SPL」の値を
15と比較する。もし、「SPL」がまだ15に等しく
なければ、ステップ131で、DSP202は、これを
増分し、ステップ123に戻って、「0」挿入テーブル
42の次のワード43の作成を継続する。さもなけれ
ば、テスト・ステップ132で、DSP202は、「T
−ONE−CTR」の値を4と比較する。もし、「T−
ONE−CTR」が4に等しければ、「0」挿入テーブ
ル42の80個のワード43が計算済みで、RAM20
3/204内に記憶されていることを指示するから、ス
テップ134で、「0」挿入テーブル42の生成プロセ
スが完了する。さもなければ、ステップ133で、DS
P202は、「T−ONE−CTR」の値を増分し、ス
テップ122に戻って、「0」挿入テーブル42の次の
ワード43の作成を継続する。
【0040】図15は、文字同期テーブル48の生成プ
ロセスを示している。このテーブルは、「BIT−CT
R」の3ビットの値と、「T−DATA」又は「R−D
ATA」の6ビットの値によってアクセスされる(後者
は、実際には5ビット長で、左側に1つの0が埋め込ま
れている)。このテーブルは、送信プロセス及び受信プ
ロセスの両方について使用されるから、RAM203/
204の容量を最小限に抑えることができる。このテー
ブルは、8×64=512個の位置を有する。前述と同
様に、このテーブルの生成プロセスは、初期化ステップ
141で、「BIT−CTR」の値を0にセットし、ス
テップ142で、「R−SPL」の値を「00000
1」にセットする。次のステップ143で、DSP20
2は、「R−SPL」内の関連するビットの個数nを計
算する。この計算は、連続的な左シフト動作を使用し
て、保護ビットの位置を決定することによって行われ
る。その後、DSP202は、「R−SPL」から保護
ビットを削除する。次のステップ144で、DSP20
2は、「R−SPL」の値から「DATA−SEGME
NT」の値を計算する。この計算は、「R−SPL」に
ついて基本的な複数の左シフト動作を行うことによって
達成される。但し、この場合のシフト回数は、「BIT
−CTR」の値に等しい。次のステップ145で、「B
IT−CTR」+nを計算し、その結果を8と比較す
る。もし、この結果が8未満であれば、ステップ146
に進んで、その結果を「NEW−BIT−CTR」にロ
ードする。次のステップ147で、残余データ「DS−
DATA」に値「00001」がロードされ、ステップ
150に進む。他方、ステップ145で、「BIT−C
TR」+nの計算結果が8以上であって、HDLCフレ
ームの8ビット文字全体が作成済みであることを指示す
れば、ステップ148に進んで、「NEW−BIT−C
TR」の値を0にセットする。ステップ149では、残
余の「DS−DATA」を作成するため、当該HDLC
フレームの次の文字に対応する残余ビットを用い、オー
バーフローの値(「BIT−CTR」+n−8)に対応
する場所に保護ビットを配置する。
ロセスを示している。このテーブルは、「BIT−CT
R」の3ビットの値と、「T−DATA」又は「R−D
ATA」の6ビットの値によってアクセスされる(後者
は、実際には5ビット長で、左側に1つの0が埋め込ま
れている)。このテーブルは、送信プロセス及び受信プ
ロセスの両方について使用されるから、RAM203/
204の容量を最小限に抑えることができる。このテー
ブルは、8×64=512個の位置を有する。前述と同
様に、このテーブルの生成プロセスは、初期化ステップ
141で、「BIT−CTR」の値を0にセットし、ス
テップ142で、「R−SPL」の値を「00000
1」にセットする。次のステップ143で、DSP20
2は、「R−SPL」内の関連するビットの個数nを計
算する。この計算は、連続的な左シフト動作を使用し
て、保護ビットの位置を決定することによって行われ
る。その後、DSP202は、「R−SPL」から保護
ビットを削除する。次のステップ144で、DSP20
2は、「R−SPL」の値から「DATA−SEGME
NT」の値を計算する。この計算は、「R−SPL」に
ついて基本的な複数の左シフト動作を行うことによって
達成される。但し、この場合のシフト回数は、「BIT
−CTR」の値に等しい。次のステップ145で、「B
IT−CTR」+nを計算し、その結果を8と比較す
る。もし、この結果が8未満であれば、ステップ146
に進んで、その結果を「NEW−BIT−CTR」にロ
ードする。次のステップ147で、残余データ「DS−
DATA」に値「00001」がロードされ、ステップ
150に進む。他方、ステップ145で、「BIT−C
TR」+nの計算結果が8以上であって、HDLCフレ
ームの8ビット文字全体が作成済みであることを指示す
れば、ステップ148に進んで、「NEW−BIT−C
TR」の値を0にセットする。ステップ149では、残
余の「DS−DATA」を作成するため、当該HDLC
フレームの次の文字に対応する残余ビットを用い、オー
バーフローの値(「BIT−CTR」+n−8)に対応
する場所に保護ビットを配置する。
【0041】次のステップ150で、DSP202は、
「NEW−BIT−CTR」、「DATA−SEGME
NT」及び「DS−DATA」の値を用いて16ビット
長のワード49を形成するとともに、このワードを、文
字同期テーブル48のうち、「R−SPL」及び「BI
T−CTR」が形成するアドレスによって指定される位
置に記憶する。次のステップ151で、DSP202
は、「SPL」の値を64と比較する。もし、「SP
L」が64に等しくなければ、ステップ152で、DS
P202は、「SPL」を増分し、ステップ143に戻
って文字同期テーブル48の次のワード49の作成を継
続する。さもなければ、ステップ153で、DSP20
2は、「BIT−CTR」の値を8と比較する。もし、
これらの値が等しければ、これは、文字同期テーブル4
8の512個のワード49が計算済みで、RAM203
/204に記憶されていることを指示するから、ステッ
プ155で、文字同期テーブル48の生成プロセスが完
了する。さもなければ、ステップ154で、DSP20
2は、「BIT−CTR」の値を増分し、ステップ14
2に戻って文字同期テーブル48の次のワード49の作
成を継続する。
「NEW−BIT−CTR」、「DATA−SEGME
NT」及び「DS−DATA」の値を用いて16ビット
長のワード49を形成するとともに、このワードを、文
字同期テーブル48のうち、「R−SPL」及び「BI
T−CTR」が形成するアドレスによって指定される位
置に記憶する。次のステップ151で、DSP202
は、「SPL」の値を64と比較する。もし、「SP
L」が64に等しくなければ、ステップ152で、DS
P202は、「SPL」を増分し、ステップ143に戻
って文字同期テーブル48の次のワード49の作成を継
続する。さもなければ、ステップ153で、DSP20
2は、「BIT−CTR」の値を8と比較する。もし、
これらの値が等しければ、これは、文字同期テーブル4
8の512個のワード49が計算済みで、RAM203
/204に記憶されていることを指示するから、ステッ
プ155で、文字同期テーブル48の生成プロセスが完
了する。さもなければ、ステップ154で、DSP20
2は、「BIT−CTR」の値を増分し、ステップ14
2に戻って文字同期テーブル48の次のワード49の作
成を継続する。
【0042】図13〜図15を参照して説明したそれぞ
れのテーブル生成プロセスを適当に修正すれば、図2及
び図3の送信テーブル5及び受信テーブル2を作成する
ことが可能であり、更に、6ビット、8ビット又はそれ
以上のビットを有するサンプルを同時に処理可能となる
ことに留意されたい。
れのテーブル生成プロセスを適当に修正すれば、図2及
び図3の送信テーブル5及び受信テーブル2を作成する
ことが可能であり、更に、6ビット、8ビット又はそれ
以上のビットを有するサンプルを同時に処理可能となる
ことに留意されたい。
【0043】前述のテーブル生成プロセスの結果、即ち
「0」挿入テーブル42、「0」削除テーブル45及び
文字同期テーブル48の実際の内容は、図16〜図26
にそれぞれ例示されている。
「0」挿入テーブル42、「0」削除テーブル45及び
文字同期テーブル48の実際の内容は、図16〜図26
にそれぞれ例示されている。
【0044】DSP202の複数の資源の多重化は、本
発明の並列処理方法から簡単に実現されることに留意さ
れたい。事実、n個の多重化されたHDLCビット・ス
トリームについて、1組のテーブル、例えば1つの
「0」削除テーブル45、1つの「0」挿入テーブル4
2及び1つの文字同期テーブル48を使用することがで
きる。図9〜図12を参照して説明した送信プロセス又
は受信プロセスの多重化を行うには、当該プロセスの中
間結果、即ち「ONE−CTR」、「BIT−CTR」
及び「R−CC」を、適当なレジスタ又はRAM203
/204内の適当な位置に記憶するだけでよい。従っ
て、本発明の並列処理方法の多重化には、これらの中間
結果を記憶するのに必要な数のレジスタを増設するだけ
でよいと思われる。かくて、多数のHDLC回線を、低
いコストで処理することができる。
発明の並列処理方法から簡単に実現されることに留意さ
れたい。事実、n個の多重化されたHDLCビット・ス
トリームについて、1組のテーブル、例えば1つの
「0」削除テーブル45、1つの「0」挿入テーブル4
2及び1つの文字同期テーブル48を使用することがで
きる。図9〜図12を参照して説明した送信プロセス又
は受信プロセスの多重化を行うには、当該プロセスの中
間結果、即ち「ONE−CTR」、「BIT−CTR」
及び「R−CC」を、適当なレジスタ又はRAM203
/204内の適当な位置に記憶するだけでよい。従っ
て、本発明の並列処理方法の多重化には、これらの中間
結果を記憶するのに必要な数のレジスタを増設するだけ
でよいと思われる。かくて、多数のHDLC回線を、低
いコストで処理することができる。
【0045】また、この並列処理方法が、複数の基本動
作を実行する特定のハードウェア回路によって行われる
場合にも、DSP202の資源を最小にできることに留
意されたい。かかるハードウェア回路は、前記基本動作
を実行するために該当するテーブルをアクセスして、そ
れに対応する結果を記憶するだけでよいから、僅かの電
子回路部品を追加するだけで、しかもDSP202の諸
資源を危険にさらすことなく、多数のHDLC回線を提
供することができる。
作を実行する特定のハードウェア回路によって行われる
場合にも、DSP202の資源を最小にできることに留
意されたい。かかるハードウェア回路は、前記基本動作
を実行するために該当するテーブルをアクセスして、そ
れに対応する結果を記憶するだけでよいから、僅かの電
子回路部品を追加するだけで、しかもDSP202の諸
資源を危険にさらすことなく、多数のHDLC回線を提
供することができる。
【0046】先に、本発明の並列処理方法を実行するの
に必要なそれぞれのテーブルは、DSP202に関連す
る高速のRAM203/204にロードされると説明し
た。本発明の好ましい実施例は、RAM203/204
に記憶される1組のテーブルを使用するが、かかるテー
ブルをPROM又はROMに記憶することもできる。し
かし、DSP202の諸資源の要件と両立させるため
に、PROMは、高速のアクセス時間を有する必要があ
ることに留意されたい。しかし、この並列処理方法は、
通常のPROM又はROMを使用したとしても、依然と
して良好な効率を保証する。例えば、アクセス時間が1
00ナノ秒のPROMを使用すると、300ナノ秒ごと
に1つの4ビット・サンプルを処理することができ、従
って12Mbpsの回線速度に対応することができる。
に必要なそれぞれのテーブルは、DSP202に関連す
る高速のRAM203/204にロードされると説明し
た。本発明の好ましい実施例は、RAM203/204
に記憶される1組のテーブルを使用するが、かかるテー
ブルをPROM又はROMに記憶することもできる。し
かし、DSP202の諸資源の要件と両立させるため
に、PROMは、高速のアクセス時間を有する必要があ
ることに留意されたい。しかし、この並列処理方法は、
通常のPROM又はROMを使用したとしても、依然と
して良好な効率を保証する。例えば、アクセス時間が1
00ナノ秒のPROMを使用すると、300ナノ秒ごと
に1つの4ビット・サンプルを処理することができ、従
って12Mbpsの回線速度に対応することができる。
【0047】この並列処理方法は、HDLCプロトコル
を処理する可能性が高い全ての通信装置で使用すること
ができ、DCEやモデムだけにその使用が限定されるわ
けではない。この並列処理方法は、統合サービス・ディ
ジタル・ネットワーク(ISDN)用の端末アダプタを
設計するのに特に有用である。更に、この並列処理方法
は、DSPの使用だけに限定されず、汎用プロセッサと
共に使用することもできる。
を処理する可能性が高い全ての通信装置で使用すること
ができ、DCEやモデムだけにその使用が限定されるわ
けではない。この並列処理方法は、統合サービス・ディ
ジタル・ネットワーク(ISDN)用の端末アダプタを
設計するのに特に有用である。更に、この並列処理方法
は、DSPの使用だけに限定されず、汎用プロセッサと
共に使用することもできる。
【0048】本発明の理解を一層容易にするため、前述
の説明で使用した諸パラメータの定義を以下に要約す
る。
の説明で使用した諸パラメータの定義を以下に要約す
る。
【0049】1.「0」挿入テーブル42に関連して使
用されるパラメータ 「T−SPL」: HDLCフレーム内に挿入すべきバ
イトから抽出された4ビット・サンプルに対応する。
用されるパラメータ 「T−SPL」: HDLCフレーム内に挿入すべきバ
イトから抽出された4ビット・サンプルに対応する。
【0050】「T−ONE−CTR」: 送信すべき次
のバイトの現に処理されている部分の左端の0に続く、
連続する「1」の個数を与える。
のバイトの現に処理されている部分の左端の0に続く、
連続する「1」の個数を与える。
【0051】「NEW−T−ONE−CTR」: 「T
−ONE−CTR」の更新後の値を与える。
−ONE−CTR」の更新後の値を与える。
【0052】「T−DATA」:これは、以下のように
して形成される。「T−SPL」は、「0」挿入動作に
よって修正可能であり、その結果として、4ビット又は
5ビットのパターンがもたらされる。次に、6ビットの
「T−DATA」を作成するため、「01」又は「1」
が連結される。即ち、修正可能な「T−SPL」が依然
として4ビット・パターンである場合は、左側に「0
1」が連結される(その結果は01xxxx)。他方、
この修正可能な「T−SPL」に1つの0が実際に挿入
されていて、これが5ビット・パターンである場合に
は、その左側に「1」が連結される(その結果は1xx
xxx)。
して形成される。「T−SPL」は、「0」挿入動作に
よって修正可能であり、その結果として、4ビット又は
5ビットのパターンがもたらされる。次に、6ビットの
「T−DATA」を作成するため、「01」又は「1」
が連結される。即ち、修正可能な「T−SPL」が依然
として4ビット・パターンである場合は、左側に「0
1」が連結される(その結果は01xxxx)。他方、
この修正可能な「T−SPL」に1つの0が実際に挿入
されていて、これが5ビット・パターンである場合に
は、その左側に「1」が連結される(その結果は1xx
xxx)。
【0053】2.「0」削除テーブル45に関連して使
用されるパラメータ 「R−SPL」: 受信済みHDLCビット・ストリー
ムの4ビット・サンプルに対応する。
用されるパラメータ 「R−SPL」: 受信済みHDLCビット・ストリー
ムの4ビット・サンプルに対応する。
【0054】「R−ONE−CTR」: 最後に受信さ
れた0に続く連続する「1」の個数を与える。
れた0に続く連続する「1」の個数を与える。
【0055】「NEW−R−ONE−CTR」: 「R
−ONE−CTR」の更新後の値を与える。
−ONE−CTR」の更新後の値を与える。
【0056】「R−DATA」: これは、以下のよう
にして形成される。「R−SPL」は、「0」削除動作
によって修正可能である。その結果は、4ビット
(「0」削除動作が生じなかった場合)、3ビット
(「0」削除動作が生じた場合)及び2ビット、1ビッ
ト又は0ビット(フラグ検出の場合)となる。次に、以
下のようにして、当該パターンに保護ビット(及び必要
な個数の0)を連結することによって、5ビットの「R
−DATA」が形成される。 「1xxxx」:4ビット・パターンの場合(即ち、4
データ・ビットが存在し且つ「0」削除動作が生じない
場合)。 「01xxx」:4データ・ビットが存在し且つ「0」
削除動作が1回行われる場合。 「001xx」:フラグに続く2データ・ビットが存在
する場合。 「0001x」:フラグに続く1データ・ビットが存在
する場合。 「00001」:データ・ビットが全く存在しない場
合。
にして形成される。「R−SPL」は、「0」削除動作
によって修正可能である。その結果は、4ビット
(「0」削除動作が生じなかった場合)、3ビット
(「0」削除動作が生じた場合)及び2ビット、1ビッ
ト又は0ビット(フラグ検出の場合)となる。次に、以
下のようにして、当該パターンに保護ビット(及び必要
な個数の0)を連結することによって、5ビットの「R
−DATA」が形成される。 「1xxxx」:4ビット・パターンの場合(即ち、4
データ・ビットが存在し且つ「0」削除動作が生じない
場合)。 「01xxx」:4データ・ビットが存在し且つ「0」
削除動作が1回行われる場合。 「001xx」:フラグに続く2データ・ビットが存在
する場合。 「0001x」:フラグに続く1データ・ビットが存在
する場合。 「00001」:データ・ビットが全く存在しない場
合。
【0057】3.文字同期テーブル48に関連して使用
されるパラメータ 「BIT−CTR」: 次の文字(送信すべきHDLC
フレームの文字、又は受信済みのHDLCフレームから
抽出された一連の文字の次の文字)を形成するために既
にアセンブルされているビットの数。
されるパラメータ 「BIT−CTR」: 次の文字(送信すべきHDLC
フレームの文字、又は受信済みのHDLCフレームから
抽出された一連の文字の次の文字)を形成するために既
にアセンブルされているビットの数。
【0058】「DS−DATA」: 「R−DATA」
と同様のもの。その様式は、以下に示すように、含まれ
るデータ・ビットの数に依存する。 「1xxxx」:4つのデータ・ビットが依然として残
っていて、次の文字を作成するために考慮に入れるべき
場合。 「01xxx」:3データ・ビットの場合。 「001xx」:2データ・ビットの場合。 「0001x」:1データ・ビットの場合。 「00001」:次の文字を作成するためのビットが全
く残っていない場合。
と同様のもの。その様式は、以下に示すように、含まれ
るデータ・ビットの数に依存する。 「1xxxx」:4つのデータ・ビットが依然として残
っていて、次の文字を作成するために考慮に入れるべき
場合。 「01xxx」:3データ・ビットの場合。 「001xx」:2データ・ビットの場合。 「0001x」:1データ・ビットの場合。 「00001」:次の文字を作成するためのビットが全
く残っていない場合。
【0059】保護ビット: 1つのパターン(R−DA
TA、T−DATA又はDS−DATA)の左側の位置
に置かれるビット「1」。これは、当該データ・ビット
を区切るために使用される。
TA、T−DATA又はDS−DATA)の左側の位置
に置かれるビット「1」。これは、当該データ・ビット
を区切るために使用される。
【0060】例えば、「R−DATA」内の「01xx
x」は、保護ビット1の右側の位置にある3つの受信ビ
ットを表す。
x」は、保護ビット1の右側の位置にある3つの受信ビ
ットを表す。
【0061】「DATA−SEGMENT」: 「BI
T−CTR」の値に応じて正しく位置が調整され且つ
「R−DATA」又は「T−DATA」を導出する処
の、データ・ビット・パターンに対応する。「DATA
−SEGMENT」の値は、「R−CC」又は「T−C
C」の値と論理和演算されて、受信文字又は送信文字を
漸進的に作成する。
T−CTR」の値に応じて正しく位置が調整され且つ
「R−DATA」又は「T−DATA」を導出する処
の、データ・ビット・パターンに対応する。「DATA
−SEGMENT」の値は、「R−CC」又は「T−C
C」の値と論理和演算されて、受信文字又は送信文字を
漸進的に作成する。
【図1】本発明の並列処理方法を組み込んだ、ディジタ
ル信号プロセッサ(DSP)及び制御プロセッサを使用
するデータ回線終端装置(DCE)のアーキテクチャの
全容を示す図である。
ル信号プロセッサ(DSP)及び制御プロセッサを使用
するデータ回線終端装置(DCE)のアーキテクチャの
全容を示す図である。
【図2】参考例で使用する受信テーブルの様式を示す図
である。
である。
【図3】参考例で使用する送信テーブルの様式を示す図
である。
である。
【図4】参考例の受信プロセスを示す図である。
【図5】参考例の送信プロセスを示す図である。
【図6】実施例で使用する「0」挿入テーブルを示す図
である。
である。
【図7】実施例で使用する「0」削除テーブルを示す図
である。
である。
【図8】実施例で使用する文字同期テーブルを示す図で
ある。
ある。
【図9】実施例の受信プロセスを示す図である。
【図10】実施例の受信プロセスを示す図である。
【図11】実施例の送信プロセスを示す図である。
【図12】実施例の送信プロセスを示す図である。
【図13】「0」削除テーブルの生成プロセスを示す図
である。
である。
【図14】「0」挿入テーブルの生成プロセスを示す図
である。
である。
【図15】文字同期テーブルの生成プロセスを示す図で
ある。
ある。
【図16】「0」挿入テーブルの内容を示す図である。
【図17】「0」削除テーブルの内容を示す図である。
【図18】「0」削除テーブルの内容の続きを示す図で
ある。
ある。
【図19】文字同期テーブルの内容を示す図である。
【図20】文字同期テーブルの内容の続きを示す図であ
る。
る。
【図21】文字同期テーブルの内容の続きを示す図であ
る。
る。
【図22】文字同期テーブルの内容の続きを示す図であ
る。
る。
【図23】文字同期テーブルの内容の続きを示す図であ
る。
る。
【図24】文字同期テーブルの内容の続きを示す図であ
る。
る。
【図25】文字同期テーブルの内容の続きを示す図であ
る。
る。
【図26】文字同期テーブルの内容の続きを示す図であ
る。
る。
1 受信テーブル用のアドレス 2 受信テーブル 3 受信テーブルからのワード 4 送信テーブル用のアドレス 5 送信テーブル 6 送信テーブルからのワード 41 「0」挿入テーブル用のアドレス 42 「0」挿入テーブル 43 「0」挿入テーブルからのワード 44 「0」削除テーブル用のアドレス 45 「0」削除テーブル 46 「0」削除テーブルからのワード 47 文字同期テーブル用のアドレス 48 文字同期テーブル 49 文字同期テーブルからのワード 201 RAM 202 ディジタル信号プロセッサ(DSP) 203 命令記憶域(RAM) 204 データ記憶域(RAM) 205 プログラム可能読取専用メモリ(PROM) 215 アナログ・ディジタル変換(A/D)回路 216 ディジタル・アナログ変換(D/A)回路
Claims (2)
- 【請求項1】 HDLC/SDLCフレームを搬送する
ビット・ストリームを受信するための通信装置におい
て、 HDLC/SDLCの管理手順に必要な「0」削除機能
を提供する第1テーブル(45)であって、並列に処理
すべき複数の連続するビットのサンプルを保持する第1
アドレス・フィールド(R−SPL)と、当該連続する
ビット内で受け取られる連続する「1」の現在の個数を
保持する第2アドレス・フィールド(R−ONE−CT
R)とから成るアドレスによってアクセスされ、そのア
クセス時に、当該第1テーブルの次のアクセスに使用さ
れる前記第2アドレス・フィールドの新しい値(NEW
−R−ONE−CTR)を与える第1読み取りフィール
ドと、前記HDLC/SDLCフレームのフラグ、アイ
ドル及びアボート信号を表す第2読み取りフィールド
(FAI標識)と、最後に処理されるサンプル内に含ま
れる残余データ・ビットを表す第3読み取りフィールド
(R−DATA)とから成るワードを供給するように構
成された、前記第1テーブルを生成するステップと、 HDLC/SDLCの管理手順に必要な文字位置合わせ
機能を提供する第2テーブル(48)であって、前記残
余データ・ビットを保持する第1アドレス・フィールド
(R−DATA)と、現文字にアセンブルされるビット
の個数を保持する第2アドレス・フィールド(R−BI
T−CTR)とから成るアドレスによってアクセスさ
れ、そのアクセス時に、当該第2テーブルの次のアクセ
スに使用される当該第2アドレス・フィールドの新しい
値(NEW−R−ONE−CTR)を与える第1読み取
りフィールドと、当該第2アドレス・フィールドの値に
従って正しく位置付けられる前記残余データ・ビット
(R−DATA)の有効部を保持する第2読み取りフィ
ールド(DATA−SEGMENT)と、最後に処理さ
れるサンプル内に含まれ且つ次の文字に対応するビット
を考慮に入れるために、1文字のアセンブル処理の完了
時に使用される第3読み取りフィールド(DS−DAT
A)とから成るワードを供給するように構成された、前
記第2テーブルを生成するステップと、 前記前記HDLC/SDLCフレームから抽出された前
記並列に処理すべき複数の連続するビットのサンプル
を、前記第1テーブルの前記第1アドレス・フィールド
(R−SPL)として使用して当該第1テーブルをアク
セスすることにより、前記第1テーブルから前記ワード
を読み取るとともに、当該ワードの前記第3読み取りフ
ィールド(R−DATA)を抽出するステップと、 当該抽出された第3読み取りフィールド(R−DAT
A)を、前記第2テーブルの前記第1アドレス・フィー
ルドとして使用して当該第2テーブルをアクセスするこ
とにより、前記第2テーブルから前記ワードを読み取る
とともに、当該ワードの前記第2読み取りフィールド
(DATA−SEGMENT)を、前記HDLC/SD
LCフレームから抽出すべきデータに対応する文字とし
て導出するステップと、 を含むことを特徴とする、並列処理方法。 - 【請求項2】 HDLC/SDLCフレームを搬送する
ビット・ストリームを送信するための通信装置におい
て、 HDLC/SDLCの管理手順に必要な「0」挿入機能
を提供する第1テーブル(42)であって、並列に処理
すべき複数の連続するビットを保持する第1アドレス・
フィールド(T−SPL)と、当該連続するビット内で
受け取られる連続する「1」の現在の個数を保持する第
2アドレス・フィールド(T−ONE−CTR)とから
成るアドレスによってアクセスされ、そのアクセス時
に、当該第1テーブルの次のアクセスに使用される前記
第2アドレス・フィールドの新しい値(NEW−T−O
NE−CTR)を与える第1読み取りフィールドと、最
後に処理されるサンプル内に含まれる残余データ・ビッ
ト(T−DATA)を表す第2読み取りフィールドとか
ら成るワードを供給するように構成された、前記第1テ
ーブルを作成するステップと、 HDLC/SDLCの管理手順に必要な文字位置合わせ
機能を提供する第2テーブル(48)であって、前記残
余データ・ビットを保持する第1アドレス・フィールド
(T−DATA)と、現文字にアセンブルされるビット
の個数を保持する第2アドレス・フィールド(T−BI
T−CTR)とから成るアドレスによってアクセスさ
れ、そのアクセス時に、当該第2テーブルの次のアクセ
スに使用される当該第2アドレス・フィールドの新しい
値(NEW−T−ONE−CTR)を与える第1読み取
りフィールドと、当該第2アドレス・フィールドの値に
従って正しく位置付けられる前記残余データ・ビット
(T−DATA)の有効部を保持する第2読み取りフィ
ールド(DATA−SEGMENT)と、最後に処理さ
れるサンプル内に含まれ且つ次の文字に対応するビット
を考慮に入れるために、1文字のアセンブル処理の完了
時に使用される第3読み取りフィールド(DS−DAT
A)とから成るワードを供給するように構成された、前
記第2テーブルを作成するステップと、 前記並列に処理すべき複数の連続するビットのサンプル
を、前記第1テーブルの前記第1アドレス・フィールド
(T−SPL)として使用して当該第1テーブルをアク
セスすることにより、前記第1テーブルから前記ワード
を読み取るとともに、当該ワードの前記第2読み取りフ
ィールド(T−DATA)を抽出するステップと、 当該抽出された第2読み取りフィールド(T−DAT
A)を、前記第2テーブルの前記第1アドレス・フィー
ルドとして使用して当該第2テーブルをアクセスするこ
とにより、前記第2テーブルから前記ワードを読み取る
とともに、当該ワードの前記第2読み取りフィールド
(DATA−SEGMENT)を、前記HDLC/SD
LCフレーム内に挿入すべきデータに対応する文字とし
て導出するステップと、 を含むことを特徴とする、並列処理方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP91480174A EP0544963A1 (en) | 1991-11-29 | 1991-11-29 | Parallel processing method for receiving and transmitting HDLC/SDLC bit streams |
FR91480174.1 | 1991-11-29 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05252234A JPH05252234A (ja) | 1993-09-28 |
JPH07123261B2 true JPH07123261B2 (ja) | 1995-12-25 |
Family
ID=8208727
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4291003A Expired - Lifetime JPH07123261B2 (ja) | 1991-11-29 | 1992-10-29 | 通信装置における並列処理方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5465345A (ja) |
EP (1) | EP0544963A1 (ja) |
JP (1) | JPH07123261B2 (ja) |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5675617A (en) * | 1994-10-05 | 1997-10-07 | Motorola, Inc. | Synchronous protocol encoding and decoding method |
US6529528B1 (en) | 1997-06-27 | 2003-03-04 | Samsung Electronics Co., Ltd. | Multimedia multiplexing method |
SE512364C2 (sv) * | 1998-07-08 | 2000-03-06 | Ericsson Telefon Ab L M | Bitifyllnad för synkron HDLC |
US6785299B1 (en) * | 1999-05-29 | 2004-08-31 | 3Com Corporation | Optimized high-level data link control encoding/decoding |
US6542512B1 (en) * | 1999-07-02 | 2003-04-01 | Jenny Liu Fischer | Architecture and method for flushing non-transmitted portions of a data frame from a transmitted FIFO buffer |
US6769033B1 (en) | 1999-08-27 | 2004-07-27 | International Business Machines Corporation | Network processor processing complex and methods |
US6985431B1 (en) * | 1999-08-27 | 2006-01-10 | International Business Machines Corporation | Network switch and components and method of operation |
US6819684B1 (en) | 1999-12-17 | 2004-11-16 | Texas Instruments Incorporated | Deterministic bit insertion into serial communications |
US20030079118A1 (en) * | 2001-10-19 | 2003-04-24 | Felix Chow | Bit synchronous engine and method |
US20040151208A1 (en) * | 2003-01-31 | 2004-08-05 | Maupin Patrick E. | Parallel encoding/decoding for communications protocol |
JP3819367B2 (ja) * | 2003-02-21 | 2006-09-06 | ジーイー・メディカル・システムズ・グローバル・テクノロジー・カンパニー・エルエルシー | Rfシールドおよびmri装置 |
US7415027B2 (en) | 2003-03-31 | 2008-08-19 | Intel Corporation | Processing frame bits |
US7557745B2 (en) * | 2006-09-12 | 2009-07-07 | Texas Instruments Incorporated | Apparatus and method for managing access to the analog-to-digital conversion results |
US7515077B2 (en) * | 2006-09-12 | 2009-04-07 | Texas Instruments Incorporated | Apparatus and method for monitoring analog peripheral devices by a processing unit |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5630348A (en) * | 1979-08-20 | 1981-03-26 | Nippon Telegr & Teleph Corp <Ntt> | Frame transmitting-receiving method |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0323222A3 (en) * | 1987-12-25 | 1990-10-17 | Nec Corporation | System for sending and receiving a hdlc data frame on a time-division multiplex transmission path |
DE3883528T2 (de) * | 1988-06-16 | 1994-03-17 | Ibm | Parallel-Verarbeitungsverfahren und Vorrichtung zum Empfang und Senden von HDLC/SDLC-Bitströmen. |
US4991169A (en) * | 1988-08-02 | 1991-02-05 | International Business Machines Corporation | Real-time digital signal processing relative to multiple digital communication channels |
US5218680A (en) * | 1990-03-15 | 1993-06-08 | International Business Machines Corporation | Data link controller with autonomous in tandem pipeline circuit elements relative to network channels for transferring multitasking data in cyclically recurrent time slots |
-
1991
- 1991-11-29 EP EP91480174A patent/EP0544963A1/en not_active Withdrawn
-
1992
- 1992-09-21 US US07/947,601 patent/US5465345A/en not_active Expired - Fee Related
- 1992-10-29 JP JP4291003A patent/JPH07123261B2/ja not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5630348A (en) * | 1979-08-20 | 1981-03-26 | Nippon Telegr & Teleph Corp <Ntt> | Frame transmitting-receiving method |
Also Published As
Publication number | Publication date |
---|---|
US5465345A (en) | 1995-11-07 |
EP0544963A1 (en) | 1993-06-09 |
JPH05252234A (ja) | 1993-09-28 |
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