JPH07123261B2 - 通信装置における並列処理方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は通信装置に係り、更に詳
細に説明すれば、ハイレベル・データ・リンク制御手順
（ＨＤＬＣ）又は同期データ・リンク制御手順（ＳＤＬ
Ｃ）のビット・ストリームを送受信するための、ディジ
タル信号プロセッサ（ＤＳＰ）を備えた通信装置内の並
列処理方法に係る。なお、説明を簡潔にするため、以下
ではＳＤＬＣについては特に言及しないことにするが、
本発明がＳＤＬＣにも同様に適用可能であることは当業
者には明らかであろう。

【０００２】

【従来の技術】技術が進歩するにつれて、通信装置内で
強力なＤＳＰを使用することが可能になった。このよう
なプロセッサを用いると、複数の動作構成を有する、デ
ータ回線終端装置（ＤＣＥ）やモデムの設計が可能にな
る。公開欧州特許出願第０４９９７６３号（特願平３−
２６９４４３号に対応）は、信号処理を実行するＤＳＰ
と、複数のプロトコルの処理に使用する制御プロセッサ
との組み合わせを開示している。このＤＣＥでは、通信
回線から受信したアナログ信号を、例えばシグマ−デル
タ・コーダであるアナログ・ディジタル変換回路に供給
して、これを変換する。次に、シグマ−デルタ・パルス
の列を、ＤＳＰで処理して、一連のパルス符号変調（Ｐ
ＣＭ）ワードを導出する。これらのＰＣＭワードが所定
の復調アルゴリズムに従ってディジタル的に処理された
後、ＤＳＰは、通信回線を送信されてきたデータ・ビッ
トの列を導出する。このビットの列について、ＤＳＰ
は、適当な送信プロトコルに従って、対応する文字を導
出しなければならない。ＨＤＬＣの場合、フラグ検出、
「０」削除、等の周知の諸機能を実行する必要がある。

【０００３】ＨＤＬＣアダプタと呼ばれている専用アダ
プタが、ＨＤＬＣ管理手順を提供することは、当該技術
分野では周知の事項に属する。しかし、かかる専用アダ
プタは、幾つかの欠点を含んでいる。第１に、かかる専
用アダプタは、直列式のアーキテクチャを使用している
ために、ビット・クロック速度で動作しなければならな
い。即ち、そのシステムの性能が、直列論理回路の速度
によって制限されてしまうのである。第２に、かかる専
用アダプタは、直列のビット列を操作するように設計さ
れているから、前掲の特許文献に開示されているアーキ
テクチャには適合しない。なぜなら、かかるアーキテク
チャでは、シグマ−デルタ・パルスをＤＳＰに関連する
ランダム・アクセス・メモリ（ＲＡＭ）に直接的に記憶
した後、信号処理を並列に実行し、ＤＳＰによりビット
の列を計算し、その計算結果を、このＲＡＭに記憶する
ようになっているからである。従って、直列のビット列
が、ＤＣＥ内に物理的な対応物を有さないために、前述
のような直列式の専用アダプタを使用するには、データ
・ビットの列を人工的に生成する必要がある。このよう
な生成は、ＤＣＥの構成を複雑にするだけでなく、その
コストも増大させてしまうことになる。第３に、複数の
専用アダプタを、簡単に多重化することはできないか
ら、必要に応じて、通信回線と同数の専用アダプタを使
用しなければならない。

【０００４】ＨＤＬＣ管理手順を提供するために複数ビ
ットの並列処理を実行することは、公開欧州特許出願第
０３４６５５５号や、IBM Technical Disclosure Bulle
tin,Vol. 32, No. 6B, November 1989, page 31 に所載
の論文 "Parallel Architecture for High Speed Bit S
tuffing and Byte Alignment" に開示されている。かか
る文献に開示されている解決策は、何れも多数のハード
ウェア手段を要するという欠点を有しているために、多
重化通信回線には適合しない。

【０００５】

【発明が解決しようとする課題】本発明が解決しようと
する課題は、多重化回線や、ＤＳＰが殆どの機能を提供
するアーキテクチャについて簡単に使用することができ
る、ＨＤＬＣプロトコルに適合する方法及び装置を提供
することである。

【０００６】

【課題を解決するための手段】この課題を解決するため
の本発明の方法は、ＨＤＬＣ管理手順に必要な「０」削
除／挿入機能と文字位置合せ機能とを提供する、少なく
とも１つのテーブルを作成するステップを含んでいる。
入力ビット・ストリームが受け取られ、この入力ビット
・ストリームから、並列に処理すべきｎ個の連続するビ
ットのサンプルがアセンブルされる。次に、かかるアセ
ンブルされたｎ個の連続するビットを、前記少なくとも
１つのテーブルをアクセスするためのアドレッシング要
素として使用することにより、受信プロセスの場合は、
ＨＤＬＣフレームから抽出すべきデータに対応する文字
を導出し、また送信プロセスの場合は、ＨＤＬＣビット
・ストリームに対応する文字を導出する。これは、ｎ個
の連続するビットの並列処理を可能にし、従って高速の
ＨＤＬＣ回線の処理を可能にする。更に、このテーブル
を使用すれば、多数のＨＤＬＣ回線を管理することがで
きるから、これらの回線の多重化を簡単に且つ低いコス
トで行うことができる。また、本発明の方法は、回線イ
ンターフェース回路が受信したアナログ信号をシグマ−
デルタ・パルスに直接的に変換し、その後にＰＣＭワー
ドに変換する、というＤＳＰアーキテクチャにも適合し
ている。かかるアーキテクチャにおいて、本発明の方法
を使用すると、ＲＡＭ内で直接的にＨＤＬＣフレームを
作成できるようになり、またビット・クロック速度で動
作する追加のハードウェア手段が不要になる。

【０００７】本発明の好ましい実施例では、前記テーブ
ルは、ＤＣＥ内のＰＲＯＭ又はＲＯＭに記憶され、初期
化手順の間に、ＤＳＰに関連するＲＡＭに転送される。
その結果、ＤＣＥ内に存在するプロトコル処理用の制御
プロセッサに関連する通常のプログラム可能読取専用メ
モリ（ＰＲＯＭ）又は読取専用メモリ（ＲＯＭ）を使用
することが可能となる。従って、前記テーブルを記憶す
るのに、アクセス時間が小さい高速のＰＲＯＭを使用す
る必要はない。

【０００８】前記テーブルは、好ましくは、制御プロセ
ッサに関連するＰＲＯＭに記憶されているソフトウェア
・プログラムによって生成される。このソフトウェア・
プログラムは、前記テーブルを生成するため、初期化手
順の間に、ＤＳＰに関連する高速のＲＡＭに転送され
る。テーブル生成プロセスが完了した場合には、このソ
フトウェア・プログラムをＲＡＭから消去して、対応す
るＲＡＭ記憶位置を解放することにより、ＲＡＭの容量
を最小にすることができる。

【０００９】本発明の好ましい実施例では、受信プロセ
スが、「０」削除テーブルを使用するのに対し、送信プ
ロセスは、「０」挿入テーブルを使用する。また、送信
プロセスと受信プロセスは、文字位置合せ機能を提供す
る独特の文字同期テーブルを共用する。

【００１０】

【実施例】図１は、本発明の方法を組み込んだ、ディジ
タル信号プロセッサ（ＤＳＰ）２０２を基礎とする多目
的のデータ回線終端装置（ＤＣＥ）のアーキテクチャを
示している。このＤＣＥを構成するプロトコル制御用の
汎用マイクロプロセッサ２００は、マイクロプロセッサ
・バス２１９を介して、ＰＲＯＭ２０５及びＲＡＭ２０
１に接続される。ＤＳＰ２０２は、ＤＳＰバス２１７を
介して、データ記憶域２０４及び命令記憶域２０３から
成るＲＡＭに接続される。ＤＳＰ２０２は、実時間の信
号処理動作とビット・フロー制御動作を実行するために
使用される。ＲＡＭ２０３／２０４は、マイクロプロセ
ッサ・バス２１９にも接続されて、マイクロプロセッサ
２００とＤＳＰ２０２との間の論理的接続を提供する。
実際には、ＲＡＭ２０３／２０４は、周知の直接メモリ
・アクセス手段に関連する共通ＲＡＭの組み合わせであ
ることに留意されたい。クロック生成回路２３２は、ク
ロック・バス２１８上に、ＤＣＥ内で必要な全てのクロ
ックを供給する。これらのクロックは、内部発振器（図
示せず）から導出される内部クロックと、受信信号から
導出される受信クロックと、データ端末装置（ＤＴＥ）
２０９のインターフェースに供給される外部クロックと
を含んでいる。送信ブロック２１３は、例えばＤＴＥ２
０９のＶ２４インターフェースの線２２１から到来する
複数の送信データ・ビットを並列化する。ｎビットから
成る一のパケットがアセンブルされる場合、ＤＳＰ２０
２に対する割り込み信号が生成されて、このｎビット・
パケットが読み取り可能であることを通知する。送信ブ
ロック２１３は、クロック・バス２１８上に供給される
送信クロック（さもなければ、所望の構成に応じて、内
部クロック、外部クロック又は受信クロックの何れか）
の制御下にある。

【００１１】受信ブロック２１４は、ＤＳＰバス２１７
を介してＤＳＰ２０２からｎビット・ワードを受け取ろ
うとするときに、ＤＳＰ２０２に対する割り込み信号を
生成する。受信ブロック２１４は、クロック・バス２１
８上に存在する受信クロックの速度で、このｎビット・
ワードを直列化して、その直列化出力を線２２２上に供
給する。

【００１２】ディジタル・アナログ変換（Ｄ／Ａ）回路
２１６は、ＤＳＰ２０２が変調アルゴリズムに従って計
算した複数のサンプルを受け取る。なお、この変調アル
ゴリズムは、クロック生成回路２３２がクロック・バス
２１８上に生成する、送信サンプリング・クロックの速
度でパルス駆動される。

【００１３】同様に、アナログ・ディジタル変換（Ａ／
Ｄ）回路２１５は、クロック生成回路２３２がクロック
・バス２１８上に生成する受信サンプリング・クロック
の速度で、ＤＳＰ２０２に対し複数のサンプルを供給す
る。本発明の好ましい実施例では、Ｄ／Ａ回路２１６は
シグマ−デルタ復号回路であり、Ａ／Ｄ回路２１５はシ
グマ−デルタ符号化回路である。回線インターフェース
回路２０７は、線２２４を介してＡ／Ｄ回路２１５に接
続され、また線２２３を介してＤ／Ａ回路２１６に接続
されている。この回線インターフェース回路２０７は、
通信回線への適当な結合を行うためのものである。

【００１４】送信ブロック２１３、受信ブロック２１
４、Ａ／Ｄ回路２１５及びＤ／Ａ回路２１６を制御する
ためのタイミング回路は、公開欧州特許出願第０４７７
４５５号（特願平３−２６８６６１号に対応）に開示さ
れている。

【００１５】この特許出願の内容を参照して簡述すれ
ば、これらの回路の制御は、複数のディジタル値を適当
な複数のレジスタ、即ち受信サンプリング（ＲＳ）時間
レジスタ（４３）、送信サンプリング（ＸＳ）時間レジ
スタ（５３）、送信データ（ＴＤ）レジスタ（３３）及
び受信データ（ＲＤ）時間レジスタ（２３）に記憶する
ことによって行われる。各レジスタの内容が、タイマ
（６０）の内容と継続的に比較される。このタイマ（６
０）の内容が、或るレジスタ、例えばＲＳ時間レジスタ
（４３）に記憶された値に達すると、Ａ／Ｄ回路２１５
は、線２２４上に現われるアナログ信号のサンプリング
を実行する。ＤＳＰ２０２は、ＲＳ時間レジスタ（４
３）に記憶される値をプログラムすることによって、Ａ
／Ｄ回路２１５をパルス駆動する受信サンプリング・ク
ロックを制御することができる。一般的に云えば、ＤＳ
Ｐ２０２は、前記各レジスタのディジタル値を適当にプ
ログラムすることによって、大量のクロック分周器や電
子スイッチを必要とせずに、ＤＣＥ内で使用される全て
のクロックを正確に制御し且つ調節することができる。
また、ＤＳＰ２０２は、Ｄ／Ａ回路２１６に関連する送
信サンプリング（ＸＳ）時間レジスタ（５３）内で適当
な一連のディジタル値を生成することによって、適当な
送信サンプリング・クロックで以て、ｎビット・ワード
のディジタル・アナログ変換を正確に制御することがで
きる。但し、本発明の方法を実施するには、通常のクロ
ック制御回路又はタイミング回路も使用できることに留
意されたい。

【００１６】従って、ＤＳＰ２０２に関連するＲＡＭ、
特にＲＡＭ２０４には、回線インターフェース回路２０
７から（Ａ／Ｄ回路２１５を介し且つ適当な復調アルゴ
リズムの後に）又はＤＴＥ２０９から到来する複数ビッ
トのパケットがロードされることになる。このＲＡＭ２
０４に記憶される当該パケットは、ＨＤＬＣフレームを
搬送する複数データ・ビットのストリームに対応し、公
知のＨＤＬＣ機能、即ちフラグ検出、アイドル／アボー
ト管理、「０」削除及び文字の抽出を実行するために、
処理されなければならない。

【００１７】本発明の参考例では、ＲＡＭ２０３／２０
４、特に命令記憶用のＲＡＭ２０３には、本発明の並列
処理方法を実行するために使用される２つのテーブルが
ロードされる。かかる２つのテーブルをＲＡＭ２０３／
２０４へロードする動作は、このＤＣＥの電源投入後に
生ずる初期化手順の間に実行される。

【００１８】図２及び図３は、本発明の並列処理方法に
必要な、受信テーブル２及び送信テーブル５の様式をそ
れぞれ示している。受信テーブル２をアクセスする前
に、ＤＳＰ２０２は、１１ビット長のアドレス１を作成
する。このアドレスにおいて、「Ｒ−ＳＰＬ」と称する
第１フィールドは、ＨＤＬＣビット・ストリームから抽
出された４ビットの現サンプルを保持し、「Ｒ−ＯＮＥ
−ＣＴＲ」と称する第２フィールドは、連続する１の現
在の個数を保持し、「Ｒ−ＢＩＴ−ＣＴＲ」と称する第
３フィールドは、文字にアセンブルされるビットの個数
を保持する。受信テーブル２をアクセスすると、図４の
受信プロセスに関連して使用される、２３ビット長のワ
ード３が与えられる。このワードにおいて、「ＮＥＷ−
Ｒ−ＯＮＥ−ＣＴＲ」と称する第１フィールドは、受信
テーブル２の次のアクセスに使用される、「Ｒ−ＯＮＥ
−ＣＴＲ」パラメータの新しい値を保持する。第２フィ
ールドは、受信済みのＨＤＬＣビット・ストリームにお
けるフラグ、アボート又はアイドル信号の検出を指示す
る、ＦＡＩ標識の現在の値を与える。「ＤＡＴＡ−ＳＥ
ＧＭＥＮＴ」と称する第３フィールドは、受信済みのＨ
ＤＬＣビット・ストリームから抽出された複数のビット
を保持する。「ＮＥＷ−Ｒ−ＢＩＴ−ＣＴＲ」と称する
第４フィールドは、受信テーブル２の次のアクセスに使
用される、「Ｒ−ＢＩＴ−ＣＴＲ」パラメータの新しい
値を保持する。「ＣＨＡＲ−ＳＥＲＶＩＣＥ」と称する
第５フィールドは、或る文字がアセンブルされたばかり
であって、この文字が上位層に、即ち複数の文字をパケ
ットへアセンブルする等の機能を提供する通信サービス
層に使用可能であることを指示する。「Ｒ−ＯＶＥＲＦ
ＬＯＷ」と称する最後のフィールドは、次の文字のアセ
ンブルに使用される、受信済みの残余ビットを与える。

【００１９】同様に、図３は、送信テーブル５をアクセ
スするのに必要な１０ビット長のアドレス４の様式を示
している。このアドレスにおいて、「Ｔ−ＳＰＬ」と称
する第１フィールドは、ＨＤＬＣフレームに挿入すべき
４ビットの現サンプルを保持し、「Ｔ−ＯＮＥ−ＣＴ
Ｒ」と称する第２フィールドは、連続する１の現在の個
数を保持し、「Ｔ−ＢＩＴ−ＣＴＲ」と称する第３フィ
ールドは、ＨＤＬＣフレームを作成するために既にアセ
ンブルされているビットの個数を保持する。送信テーブ
ル５をアクセスすると、図５の送信プロセスに関連して
使用される、１９ビット長のワード６が与えられる。こ
のワードにおいて、「ＮＥＷ−Ｔ−ＯＮＥ−ＣＴＲ」と
称する第１フィールドは、送信テーブル５の次のアクセ
スに使用される、「Ｔ−ＯＮＥ−ＣＴＲ」パラメータの
新しい値を保持する。「ＤＡＴＡ−ＳＥＧＭＥＮＴ」と
称する第２フィールドは、後述のように、ＨＤＬＣフレ
ームを漸進的に作成するのに使用される複数のビットを
保持する。「ＮＥＷ−Ｔ−ＢＩＴ−ＣＴＲ」と称する第
３フィールドは、送信テーブル５の次のアクセスに使用
される、「Ｔ−ＢＩＴ−ＣＴＲ」パラメータの新しい値
を保持する。「ＣＨＡＲ−ＳＥＲＶＩＣＥ」と称する第
４フィールドは、ＨＤＬＣビット・ストリームの次の８
ビットが、図５の送信プロセスによってアセンブルされ
たばかりであることを指示する。「Ｔ−ＯＶＥＲＦＬＯ
Ｗ」と称する最後のフィールドは、ＨＤＬＣビット・ス
トリームの８ビットの組がアセンブルされた時に、現に
処理されているサンプル内に存在する残余ビットを与え
る。これらの残余ビットは、当該ＨＤＬＣフレームの次
のビット・グループを作成するために使用される。

【００２０】図４の受信プロセスは、ＲＡＭ２０３／２
０４に記憶されているＨＤＬＣビット・ストリームの並
列処理を可能にするものである。受信プロセスの目的
は、ＲＡＭ２０４に記憶されているＨＤＬＣビット・ス
トリームから抽出された受信済みの文字（Ｒ−ＳＰＬ）
に加えて、フラグ、アボート又はアイドル信号を上位の
通信サービス層に供給することである。初期化ステップ
１１の間に、ＤＳＰ２０２は、適当なレジスタの「Ｒ−
ＯＮＥ−ＣＴＲ」、「Ｒ−ＢＩＴ−ＣＴＲ」及び「Ｒ−
ＣＣ」を、０にセットする。次のステップ１２で、ＤＳ
Ｐ２０２は、最初のサンプル「Ｒ−ＳＰＬ」、即ち受信
済みのＨＤＬＣフレームから到来する４ビットの組を、
ＲＡＭ２０４から抽出する。ＤＳＰ２０２は、このサン
プルを「Ｒ−ＯＮＥ−ＣＴＲ」及び「Ｒ−ＢＩＴ−ＣＴ
Ｒ」の現在値と結合することによって、ＲＡＭ２０３／
２０４にロードされている受信テーブル２をアクセスす
るためのアドレス１（図２）を形成する。次のステップ
１３で、ＤＳＰ２０２は、受信テーブル２から読み取ら
れたワード３内の、「ＮＥＷ−Ｒ−ＯＮＥ−ＣＴＲ」
（第１フィールド）及び「ＮＥＷ−Ｒ−ＢＩＴ−ＣＴ
Ｒ」（第４フィールド）の値を抽出し、これらの値を用
いて「Ｒ−ＯＮＥ−ＣＴＲ」及び「Ｒ−ＢＩＴ−ＣＴ
Ｒ」パラメータの値を更新する。次のステップ１４で
は、受信済みのＨＤＬＣビット・ストリーム内で、フラ
グ、アイドル又はアボート信号のどれかが検出されたこ
とをテストする。このテストは、ワード３の第２フィー
ルドにある各ビットを、１と連続的に比較することによ
って行われる。もし、この第２フィールドに「１」が存
在すれば、ＤＳＰ２０２は、これに対応するフラグ、ア
イドル又はアボート信号を検出したものと結論し、ステ
ップ１５で、その情報を上位の通信サービス層に送る。
この通信サービス層は、オープニング・フラグ又はクロ
ージング・フラグの判定、アドレス・フィールドやデー
タ・フィールドの抽出、フレーム検査シーケンスの計
算、複数文字のパケットへのアセンブル等の、高水準の
プロトコル・サポート・サービス・ソフトウェアから成
る。次のステップ１６で、ＤＳＰ２０２は、「Ｒ−Ｃ
Ｃ」を０にリセットして、ステップ１７に進む。もし、
ステップ１４で、フラグ、アボート又はアイドル信号の
どれも検出されなければ、即ち、ワード３の第２フィー
ルドが値「０００」を保持していれば、この受信プロセ
スは、ステップ１７に進む。このステップで、ＤＳＰ２
０２は、ワード３の第３フィールドに存在する「ＤＡＴ
Ａ−ＳＥＧＭＥＮＴ」の値で、「Ｒ−ＣＣ」の現在値を
更新する。この更新は、「ＤＡＴＡ−ＳＥＧＭＥＮＴ」
の現在値と、「Ｒ−ＣＣ」の現在値を論理和演算して行
われる。このように、「Ｒ−ＣＣ」の現在値を連続的に
更新すると、ＨＤＬＣフレームから抽出された８ビット
文字を漸進的にアセンブルできるようになる。次のステ
ップ１８で、ＤＳＰ２０２は、受信テーブル２から読み
取られたワード３の第５フィールドを、「１」と比較し
て、「ＣＨＡＲ−ＳＥＲＶＩＣＥ」ビットの存在を検出
する。なお、この「ＣＨＡＲ−ＳＥＲＶＩＣＥ」ビット
は、完全な８ビット文字がレジスタ「Ｒ−ＣＣ」にアセ
ンブルされていて、上位の通信サービス層による次の処
理に使用可能であることを指示するものである。もし、
「ＣＨＡＲ−ＳＥＲＶＩＣＥ」ビットが０に等しけれ
ば、これは、完全な文字がまだ「Ｒ−ＣＣ」内で使用可
能になっていないことを意味するから、ＤＳＰ２０２
は、ステップ１２に戻って、ＨＤＬＣフレームから抽出
された次の４ビット・サンプルの処理を継続する。他
方、「ＣＨＡＲ−ＳＥＲＶＩＣＥ」ビットが１に等しけ
れば、ステップ１９で、ＤＳＰ２０２は、「Ｒ−ＣＣ」
にロードされているアセンブル済みの文字を、通信サー
ビス層に送る。ステップ２０で、ＤＳＰ２０２は、「Ｒ
−ＣＣ」を再び０にセットする。ステップ２１では、受
信テーブル２から読み取られたワード３の「Ｒ−ＯＶＥ
ＲＦＬＯＷ」フィールドの値で以て、「Ｒ−ＣＣ」を更
新することにより、次にアセンブルすべき文字に対応す
るビットが、最後に処理された４ビット・サンプル内に
存在する可能性を考慮する。次に、再びステップ１２に
進み、そこで受信済みのＨＤＬＣフレームから抽出され
た新しい４ビットの組から成る次の４ビット・サンプル
を抽出する。

【００２１】図５の送信プロセスは、ＲＡＭ２０３／２
０４に記憶されている複数のＨＤＬＣ文字を並列処理し
て、回線上に送信すべきビット・ストリームを作成でき
るようにするものである。初期化ステップ３１の間に、
ＤＳＰ２０２は、適当なレジスタ「Ｔ−ＯＮＥ−ＣＴ
Ｒ」、「Ｔ−ＢＩＴ−ＣＴＲ」及び「Ｔ−ＣＣ」を、０
にセットする。次のステップ３２で、ＤＳＰ２０２は、
ＨＤＬＣフレームのアセンブル・プロセスが、「０」挿
入モードにあるか否かをテストする。「０」挿入モード
が必要になるのは、送信すべきデータがＨＤＬＣフレー
ム内に置かれる場合、即ち当該データが２つのフラグに
よって分離されていて、フラグ、アボート又はアイドル
信号を送信する必要がない場合である。もし、この送信
プロセスが「０」挿入モードになければ、ステップ３３
で、ＤＳＰ２０２は、「Ｔ−ＯＮＥ−ＣＴＲ」を０にセ
ットした後、ステップ３４に進む。さもなければ、ステ
ップ３４に直接進んで、ＤＳＰ２０２は、送信テーブル
５をアクセスするためのアドレス４（図３）を形成す
る。このアドレスは、ＨＤＬＣビット・ストリームに挿
入すべきデータの４ビット・サンプル、即ち「Ｔ−ＳＰ
Ｌ」に、「Ｔ−ＯＮＥ−ＣＴＲ」及び「Ｔ−ＢＩＴ−Ｃ
ＴＲ」の現在値を結合することによって形成される。ス
テップ３４で、ＤＳＰ２０２は、ＲＡＭ２０３／２０４
にロードされている送信テーブル５を読み取ることによ
り、１９ビット長のワード６（図３）を得る。次のステ
ップ３５で、ＤＳＰ２０２は、このワード６から「ＮＥ
Ｗ−Ｔ−ＯＮＥ−ＣＴＲ」（第１フィールド）及び「Ｎ
ＥＷ−Ｔ−ＢＩＴ−ＣＴＲ」（第３フィールド）の値を
抽出して、「Ｔ−ＯＮＥ−ＣＴＲ」及び「Ｔ−ＢＩＴ−
ＣＴＲ」パラメータの現在値を更新する。次のステップ
３６で、ＤＳＰ２０２は、送信テーブル５から読み取ら
れたワード６の第２フィールドに存在する「ＤＡＴＡ−
ＳＥＧＭＥＮＴ」の値で以て、「Ｔ−ＣＣ」の現在値を
更新する。この更新は、「Ｔ−ＣＣ」の現在値と、「Ｄ
ＡＴＡ−ＳＥＧＭＥＮＴ」フィールドの現在値を論理和
演算して行われる。前述と同様に、「Ｔ−ＣＣ」の値を
連続的に更新することにより、ＤＴＥ２０９又は通信回
線に送信すべきＨＤＬＣビット・ストリームの８ビット
の組を漸進的にアセンブルできるようになる。次のステ
ップ３７で、ＤＳＰ２０２は、送信テーブル５から読み
取られたワード６の第４フィールドを、「１」と比較し
て、「ＣＨＡＲ−ＳＥＲＶＩＣＥ」ビットの存在を検出
する。この「ＣＨＡＲ−ＳＥＲＶＩＣＥ」ビットは、Ｈ
ＤＬＣフレームの８ビットの組が、通信サービス層によ
る次の処理のために使用可能であることを指示するもの
である。もし、「ＣＨＡＲ−ＳＥＲＶＩＣＥ」ビットが
０に等しければ、これは、「Ｔ−ＣＣ」に置かれるパラ
メータの計算プロセスが依然として進行中であること、
そして当該ＨＤＬＣフレームの次の８ビットが使用可能
になる前に、次の４ビット・サンプルが必要であること
を意味する。この場合、ＤＳＰ２０２は、ステップ３２
に戻って、ＨＤＬＣフレームにアセンブルすべき文字に
対応する次の４ビットの組の処理を継続する。他方、
「ＣＨＡＲ−ＳＥＲＶＩＣＥ」ビットが１に等しけれ
ば、ステップ３８で、ＤＳＰ２０２は、「Ｔ−ＣＣ」に
ロードされている使用可能な８ビットの組を上位の通信
サービス層に送る。ステップ３９で、ＤＳＰ２０２は、
「Ｔ−ＣＣ」を再び０にセットする。ステップ４０にお
いて、送信テーブル５から読み取られたワード６の「Ｔ
−ＯＶＥＲＦＬＯＷ」フィールドの値で、レジスタ「Ｔ
−ＣＣ」を更新することにより、残余ビットが存在する
可能性を考慮する。その後、再びステップ３２に進み、
そこで次の４ビット・サンプルを抽出して、ＨＤＬＣフ
レームの作成を継続する。

【００２２】受信テーブル２が、１１ビット長のアドレ
ス１によってアドレスされるのに対し、送信テーブル５
は、１０ビット長のアドレス４しか必要としないから、
前者は後者の２倍の大きさを有する。受信テーブル２を
記憶するには、２Ｋ個の２３ビット・ワード、即ち６Ｋ
バイトの大きさの記憶域を必要とする。この場合、読み
取り動作には、８ビット記憶域の基本的な読み取り動作
が３回必要である。同様に、送信テーブル５は、１Ｋ個
の１９ビット・ワード、又は３Ｋバイトの通常の記憶域
を必要とする。「Ｒ−ＳＰＬ」又は「Ｔ−ＳＰＬ」の何
れについても、１サンプルの大きさは、記憶装置の大き
さを最小にすると同時に十分な水準の並列処理を維持す
るために、恣意的に４に固定されていることに留意され
たい。但し、４ビットを超えるビットを並列に処理でき
るように、これらのテーブルの大きさ及び様式を適合さ
せることは、当業者にとっては自明の事項に属する。

【００２３】本発明の実施例では、前記テーブルを記憶
するのにＲＡＭ内で必要な記憶域の容量を最小にするた
めに、僅かなＤＳＰ資源が追加されている。この実施例
は、３つの小さなテーブルを必要とする。

【００２４】図６〜図８は、本発明の実施例に必要な３
つのテーブルの様式を示している。受信プロセスが、
「０」削除テーブル４５（詳細は図１７〜図１８）及び
文字同期テーブル４８（詳細は図１９〜図２６）を使用
してＨＤＬＣビット・ストリームからのデータ・ビット
を抽出するのに対し、送信プロセスは、文字同期テーブ
ル４８及び「０」挿入テーブル４２（詳細は図１６）を
使用してＨＤＬＣビット・ストリームを作成する。図６
を参照するに、「０」挿入テーブル４２は、７ビット長
のアドレス４１によってアクセスされる。このアドレス
のうち、「Ｔ−ＳＰＬ」と称する第１フィールドは、Ｈ
ＤＬＣフレーム内に挿入すべきバイトから抽出された４
ビット・サンプルを保持し、「Ｔ−ＯＮＥ−ＣＴＲ」と
称する第２フィールドは、最後の０以降の連続する１の
現在の個数を保持する。「０」挿入テーブル４２をアド
レスすると、９ビット長のワード４３が得られる。この
ワード４３は、「ＮＥＷ−Ｔ−ＯＮＥ−ＣＴＲ」の値を
保持する第１フィールドと、文字同期テーブル４８のア
ドレッシングに使用する残余データを保持する、「Ｔ−
ＤＡＴＡ」と称する第２フィールドとから成る。後述の
ように、「ＮＥＷ−Ｔ−ＯＮＥ−ＣＴＲ」は、「０」挿
入テーブル４２の次のアクセスに必要な３ビット・デー
タを保持する。図７を参照するに、「０」削除テーブル
４５は、８ビット長のアドレス４４によってアクセスさ
れる。このアドレスのうち、「Ｒ−ＳＰＬ」と称する第
１フィールドは、ＨＤＬＣビット・ストリームから抽出
された４ビット・サンプルを保持し、「Ｒ−ＯＮＥ−Ｃ
ＴＲ」と称する第２フィールドは、連続する１の現在の
個数を保持する。「０」削除テーブル４５をアドレスす
ると、１２ビット長のワード４６が得られる。このワー
ドは、「ＮＥＷ−Ｒ−ＯＮＥ−ＣＴＲ」の値を保持する
第１フィールドと、当該ＨＤＬＣフレーム内に存在し得
るフラグ、アボート又はアイドル信号（ＦＡＩ標識）を
表す第２フィールドと、文字同期テーブル４８のアドレ
ッシングに使用される残余データの「Ｒ−ＤＡＴＡ」を
保持する第３フィールドとから成る。この第３フィール
ドは、「０」削除後のデータ・ビット情報を与える。そ
の長さは、０〜４であればよい。

【００２５】後述のように、「ＮＥＷ−Ｒ−ＯＮＥ−Ｃ
ＴＲ」は、「０」削除テーブル４５の次のアクセスに必
要な４ビット・データを保持する。

【００２６】図８は、文字同期テーブル４８の様式を示
している。このテーブルにロードされる１６ビット長の
各ワード４９は、当該文字にアセンブルされるビットの
個数を保持する「ＮＥＷ−ＢＩＴ−ＣＴＲ」と称する第
１フィールドと、当該文字を漸進的にアセンブルするの
に必要な「ＤＡＴＡ−ＳＥＧＭＥＮＴ」（ＢＩＴ−ＣＴ
Ｒ入力の値に従って正しく位置付けられる、「Ｒ−ＤＡ
ＴＡ」又は「Ｔ−ＤＡＴＡ」の有効部分を含む）を保持
する第２フィールドと、残余データである「ＤＳ−ＤＡ
ＴＡ」を保持する第３フィールドとから成る。文字同期
テーブル４８は、９ビット長のアドレス４７によってア
クセスされる。このアドレスの第１フィールドにロード
された残余データは、「０」挿入テーブル４２のワード
４３からの抽出データ（６ビット長のＴ−ＤＡＴＡ）、
又は「０」削除テーブル４５のワード４６からの抽出デ
ータ（５ビット長であるが、パターン「０ｘｘｘｘｘ」
を形成するように、その左端に０が結合されているＲ−
ＤＡＴＡ）に相当する。このアドレス４７の第２フィー
ルドは、文字同期テーブル４８に最後に読み込まれたワ
ード４９から抽出された「ＢＩＴ−ＣＴＲ」の値を保持
する。これらのパラメータの定義は、本明細書の末尾に
要約されている。図９及び図１０は、「０」削除テーブ
ル４５及び文字同期テーブル４８を使用して、ＨＤＬＣ
ビット・ストリームの並列処理を実行する、実施例の受
信プロセスを示している。この受信プロセスの初期化ス
テップ５１の間、ＤＳＰ２０２は、適当なレジスタ「Ｒ
−ＯＮＥ−ＣＴＲ」、「Ｒ−ＢＩＴ−ＣＴＲ」及び「Ｒ
−ＣＣ」を、０にセットする。次に、ＤＳＰ２０２は、
ＲＡＭ２０４に置かれているＨＤＬＣビット・ストリー
ムから１つの４ビット・サンプル、「Ｒ−ＳＰＬ」を抽
出する。前述のように、このＨＤＬＣビット・ストリー
ムは、適当な復調プロセスの後に回線インターフェース
回路２０７から到来するか、又はＤＴＥ２０９から直接
的に到来するものである。ＤＳＰ２０２は、当該４ビッ
ト・サンプル「Ｒ−ＳＰＬ」及び「Ｒ−ＯＮＥ−ＣＴ
Ｒ」の現在値を使用して、８ビット長のアドレス４４を
形成し、ステップ５２で、「０」削除テーブル４５の対
応するアドレスを読み取る。次のステップ５３で、ＤＳ
Ｐ２０２は、「０」削除テーブル４５のワード４６の第
１フィールドから抽出された値で、「Ｒ−ＯＮＥ−ＣＴ
Ｒ」の内容を更新する。ステップ５４で、ＤＳＰ２０２
は、このワード４６の第２フィールド（ＦＡＩ標識）を
テストして、フラグ、アボート又はアイドル信号のうち
どれが検出されたかを検査する。もし、ＦＡＩ標識のう
ちの１つが１に等しければ、ステップ５５に進み、これ
らのＦＡＩ標識の実際の値を上位の通信サービス層に送
る。前述と同様に、この通信サービス層は、オープニン
グ又はクロージング・フラグの判定、アドレス・フィー
ルドやデータ・フィールドの抽出、フレーム検査シーケ
ンスの計算等、ＨＤＬＣの上位層の機能を管理するもの
である。次のステップ５６で、「Ｒ−ＢＩＴ−ＣＴＲ」
及び「Ｒ−ＣＣ」の内容を０にセットし、ステップ５７
に進む。もし、ステップ５４で、読み取られたワード４
６に有効なＦＡＩ標識が存在しなければ、即ちＦ＝Ａ＝
Ｉ＝０であれば、この受信プロセスはステップ５７に進
む。このステップにおいて、ＤＳＰ２０２は、「０」削
除テーブル４５のワード４６から残余データである「Ｒ
−ＤＡＴＡ」を抽出する。次に、ＤＳＰ２０２は、「Ｒ
−ＤＡＴＡ」及び「Ｒ−ＢＩＴ−ＣＴＲ」に保持される
ビットが形成するアドレスを使用して、文字同期テーブ
ル４８を読み取る。ステップ５９では、文字同期テーブ
ル４８から読み取られたワード４９の第１フィールドの
内容で以て、「Ｒ−ＢＩＴ−ＣＴＲ」の値を更新する。
ステップ６０で、ＤＳＰ２０２は、このワード４９の第
２フィールドに相当する「ＤＡＴＡ−ＳＥＧＭＥＮＴ」
の値を抽出する。ステップ６１では、この「ＤＡＴＡ−
ＳＥＧＭＥＮＴ」の値と、レジスタ「Ｒ−ＣＣ」にロー
ドされている現文字の内容とを論理和演算する。従っ
て、ＨＤＬＣビット・ストリームから抽出された文字
は、漸進的にアセンブルされ、レジスタ「Ｒ−ＣＣ」に
記憶されることになる。次のステップ６２（図１０）で
は、「Ｒ−ＢＩＴ−ＣＴＲ」の値が０と比較される。も
し、「Ｒ−ＢＩＴ−ＣＴＲ」が０に等しくなければ、再
びステップ５２に進んで、次の４ビット・サンプルの処
理を継続する。さもなければ、１文字が全体としてアセ
ンブルされていて、上位の通信サービス層による次の処
理のために使用可能になる（ステップ６３）。次のステ
ップ６４では、「Ｒ−ＣＣ」の内容が０にセットされ、
ステップ６５で、次の文字のアセンブル・プロセスで考
慮しなければならない残余データが存在するか否かを決
定するためのテストを行う。このテストは、「ＤＳ−Ｄ
ＡＴＡ」の値を、「００００１」と比較して行われる。
もし、「ＤＳ−ＤＡＴＡ」が「００００１」に等しく、
従って残余データが存在しないことを指示すれば、ステ
ップ５２に進んで、次のサンプルの処理を継続する。さ
もなければ、即ち最後の「Ｒ−ＤＡＴＡ」のうち少なく
とも１つのデータ・ビットが、次にアセンブルされる文
字に対応すれば、ＤＳＰ２０２は、文字同期テーブル４
８のワード４９からこの残余データに相当する「ＤＳ−
ＤＡＴＡ」を抽出し、この「ＤＳ−ＤＡＴＡ」の内容を
「Ｒ−ＤＡＴＡ」にロードするとともに、ステップ５８
に進んで、文字同期テーブル４８の次のアクセスを行
う。こうすることにより、かかる残余データを考慮し
て、レジスタ「Ｒ−ＣＣ」を適当な値で初期化できるよ
うになる。

【００２７】図１１及び図１２は、ＤＴＥ２０９に送信
すべきＨＤＬＣフレームを作成するための送信プロセス
を示している。ここでも、ＨＤＬＣビット・ストリーム
が、一連のＰＣＭワードを計算する適当な変調アルゴリ
ズムに従ってＤＣＥによって処理され、ＲＡＭ２０３／
２０４に直接的に記憶され、Ｄ／Ａ回路２１６を介して
回線インターフェース回路２０７に送られるものとす
る。この送信プロセスの初期化ステップ７１では、適当
なレジスタ「Ｔ−ＯＮＥ−ＣＴＲ」、「Ｔ−ＢＩＴ−Ｃ
ＴＲ」及び「Ｔ−ＣＣ」の値が、０にセットされる。次
のステップ７２で、ＤＳＰ２０２は、この送信プロセス
が「０」挿入モードにあるか否かを検査する。適当なモ
ードの選択は、ＨＤＬＣビット・ストリームに挿入すべ
きデータの性質に従って、上位の通信サービス層によっ
て行われる。「０」挿入モードが選択されるのは、４ビ
ット・サンプルが、オープニング・フラグとクロージン
グ・フラグとの間に置かれる、真のメッセージのデータ
に対応する場合である。これとは逆の、非「０」挿入モ
ードの場合には、フラグ又はアイドル信号の送出が連続
的に行われる。ステップ７２で、非「０」挿入モードが
選択された場合には、ステップ７３に進む。このステッ
プで、ＤＳＰ２０２は、上位の通信サービス層から、送
信すべき次の４ビット・サンプルを入手する。次のステ
ップ７４で、ＤＳＰ２０２は、２ビットの「０１」及び
送信すべき４ビット・サンプルを結合し、その結果パタ
ーン「０１ｘｘｘｘ」を形成して、「Ｔ−ＤＡＴＡ」の
６ビット値を作成する。この後、送信プロセスはステッ
プ７９に進む。他方、「０」挿入モードが選択される場
合、ＤＳＰ２０２は、ステップ７５で、オープニング・
フラグとクロージング・フラグとの間に挿入すべきデー
タに対応する４ビット・サンプル、即ち「Ｔ−ＳＰＬ」
を入手する。次のステップ７６で、ＤＳＰ２０２は、４
ビットの「Ｔ−ＳＰＬ」及び３ビットの「Ｔ−ＯＮＥ−
ＣＴＲ」が形成するアドレスを使用して、「０」挿入テ
ーブル４２の読み取り動作を実行する。このテーブル４
２の読み取りワード４３の第１フィールドから抽出した
「ＮＥＷ−Ｔ−ＯＮＥ−ＣＴＲ」の値は、ステップ７７
で、「Ｔ−ＯＮＥ−ＣＴＲ」の更新に使用される。次の
ステップ７８で、このワード４３の第２フィールドか
ら、文字同期テーブル４８のアクセスに使用される「Ｔ
−ＤＡＴＡ」の値を抽出する。次のステップ７９では、
「Ｔ−ＤＡＴＡ」及び「Ｔ−ＢＩＴ−ＣＴＲ」が形成す
るアドレスを使用して、文字同期テーブル４８の読み取
り動作を実行する。その結果、このテーブルからワード
４９が読み取られ、ステップ８０で、このワード４９の
第１フィールドを使用して、「Ｔ−ＢＩＴ−ＣＴＲ」の
更新を行うことが可能になる。次のステップ８７で、Ｄ
ＳＰ２０２は、このワード４９の第２フィールドから８
ビットの「ＤＡＴＡ ＳＥＧＭＥＮＴ」を抽出する。次
のステップ８１（図１２）で、ＤＳＰ２０２は、抽出さ
れた「ＤＡＴＡ ＳＥＧＭＥＮＴ」とレジスタ「Ｔ−Ｃ
Ｃ」の現在値の論理和演算を行う。このようにして、Ｈ
ＤＬＣビット・ストリームの８ビット・サンプルが漸進
的に作成され、「Ｔ−ＣＣ」に記憶される。ステップ８
２で、ＤＳＰ２０２は、進行中の８ビット・サンプルの
作成が完了したか否かを検査する。これは、「Ｔ−ＢＩ
Ｔ−ＣＴＲ」の値を、０と比較することによって行われ
る。もし、「Ｔ−ＢＩＴ−ＣＴＲ」が０に等しくなく、
従って「Ｔ−ＣＣ」に記憶される値の計算プロセスがま
だ進行中であることを指示すれば、ステップ７２に戻っ
て、次の４ビット・サンプルを要求する。

【００２８】さもなければ、即ち「Ｔ−ＢＩＴ−ＣＴ
Ｒ」が０に等しければ、これは、送信すべきＨＤＬＣビ
ット・ストリームの次の８ビット・サンプルの作成が完
了したことを指示する。ステップ８３で、ＤＳＰ２０２
は、その送信を実行する適当な構成要素に対し、「Ｔ−
ＣＣ」の値を供給する。もし、このＨＤＬＣビット・ス
トリームがＤＴＥ２０９に送信すべきものであれば、送
信ブロック２１３が、当該次の８ビット・サンプルを受
け取る。他方、このＨＤＬＣビット・ストリームが通信
回線に送信すべきものであれば、ＤＳＰ２０２は、これ
を変調アルゴリズムに与えて、Ｄ／Ａ回路２１６に送る
べきＰＣＭワードを計算する。その後、ＤＳＰ２０２
は、ステップ８４で、「Ｔ−ＣＣ」の値を０にセットし
た後、ステップ８５に進む。ステップ８５で、ＤＳＰ２
０２は、文字同期テーブル４８から読み取られたワード
４９の第３フィールドである「ＤＳ−ＤＡＴＡ」から抽
出された残余データの値を、値「００００１」と比較す
ることによって、このＨＤＬＣビット・ストリームの次
の８ビット・サンプルの計算プロセスについて考慮すべ
き残余ビットが存在するか否かを決定する。もし、この
残余データが「００００１」に等しければ、これは、残
余ビットが実際には存在しないことを指示する。その場
合、送信プロセスは、ステップ７２に進んで、次の４ビ
ット・サンプルの処理を継続する。他方、ステップ８５
で、この残余データが「００００１」に等しくなけれ
ば、これは、最後に処理された４ビット・サンプルが、
アセンブルすべき次の８ビット文字に対応する少なくと
も１つの残余ビットを保持することを指示する。その場
合、ＤＳＰ２０２は、ステップ８６で、その残余データ
を抽出し、これを「Ｔ−ＤＡＴＡ」にロードし、ステッ
プ７９に戻ることによって、「Ｔ−ＣＣ」の次の値の計
算プロセスにおいて当該少なくとも１つの残余ビットを
考慮に入れるようにする。これを達成するため、ステッ
プ７９で文字同期テーブル４８を継続的に読み取り、ス
テップ８７で、その残余データに対応する「ＤＡＴＡ−
ＳＥＧＭＥＮＴ」を抽出するとともに、ステップ８１
で、その「ＤＡＴＡ−ＳＥＧＭＥＮＴ」で以てレジスタ
「Ｔ−ＣＣ」を更新するようにする。

【００２９】本発明の特定の実施例では、２つ又は３つ
のテーブルが、ＰＲＯＭ又はＲＯＭから転送された後
に、ＲＡＭ２０３／２０４にロードされる。このように
すると、これらのテーブルを、制御用のマイクロプロセ
ッサ２００に関連する低速で且つ安価なＰＲＯＭ２０５
又はＲＯＭに記憶することができるから、高速のＰＲＯ
Ｍ又はＲＯＭを使用しなくてもよい。従って、ＤＳＰ２
０２に関連するＲＡＭ２０３／２０４だけを、高速の記
憶装置で実現すればよい。

【００３０】受信テーブル２（図２）及び送信テーブル
５（図３）の内容は、各アドレスごとに、該当するテー
ブルから読み取られるワードの内容を分析するととも
に、そのテーブルの様式を検討することによって、簡単
に決定することができる。この操作は、当業者にとって
は簡単である。本発明の実施例で使用する３つのテーブ
ル、即ち「０」挿入テーブル４２、「０」削除テーブル
４５及び文字同期テーブル４８の内容は、全てのアドレ
スについて、図１６〜図２６に示されている。但し、こ
れらの内容は、後述のテーブル生成プロセスから直接的
に導出することも可能である。

【００３１】実際、本発明の特定の実施例では、特定の
ソフトウェア・プログラムによって実行されるテーブル
生成プロセスによって、これらのテーブルが直接的に生
成され、ＲＡＭ２０３／２０４にロードされる。このソ
フトウェア・プログラムは、ＰＲＯＭ２０５にロードさ
れており、電源投入後に開始する初期化手順の間にＲＡ
Ｍ２０３／２０４に転送される。このテーブル生成プロ
セスが完了した場合、テーブル生成用のソフトウェアが
ＲＡＭ２０３／２０４から消去され、かくてＤＳＰ２０
２のその後の動作に必要な対応する記憶位置を解放す
る。こうすることにより、ＤＳＰ２０２に関連する高速
で且つ高価なＲＡＭ２０３／２０４の使用を最小限に抑
えることが可能になる。

【００３２】以下、実施例における３つのテーブル、即
ち「０」挿入テーブル４２、「０」削除テーブル４５及
び文字同期テーブル４８の生成プロセスについて説明す
る。但し、当業者であれば、このテーブル生成プロセス
を適用して、本発明の参考例で使用する２つのテーブル
を簡単に生成できる筈である。

【００３３】図１３は、「０」削除テーブル４５の生成
プロセスを示している。このテーブルは、１２ビット長
のワード４６を２５６個保持している。「Ｒ−ＯＮＥ−
ＣＴＲ」及び４ビット・サンプル「ＳＰＬ」の全ての値
について（即ち、１０進表記の０と１５の間にあるこれ
らのパラメータの全ての値について）、この生成プロセ
スは、当該プロセスに使用される３つの中間パラメータ
を関連付ける。かかる中間パラメータとは、当該サンプ
ルの右端にある「１」の個数に対応する「Ｒ−ＯＮＥ
Ｓ」と、当該サンプルの左端にある「１」の個数に対応
する「Ｌ−ＯＮＥＳ」と、当該サンプルの左端にある連
続する「１」の右端が１つの「０」によって区切られて
いる場合において、かかる連続する「１」の個数に対応
する「Ｌ−ＯＮＥＳ０」である。４ビット・サンプル
「ＳＰＬ」の全ての値について、前記３つの中間パラメ
ータが、以下に示されている。

【００３４】 SPL R-ONES(SPL) L-ONES(SPL) L-ONES0(SPL) 0000 0 0 0 0001 1 0 0 0010 0 0 0 0011 2 0 0 0100 0 0 0 0101 1 0 0 0110 0 0 0 0111 3 0 0 1000 0 1 1 1001 1 1 1 1010 0 1 1 1011 2 1 1 1100 0 2 2 1101 1 2 2 1110 0 3 3 1111 4 4 0 この４ビット・サンプルでは、右端の位置にあるビット
が、ＨＤＬＣフレーム内で最初に受け取られるビットで
あることに留意されたい。この「０」削除テーブル４５
の生成プロセスは、初期化ステップ９１から開始する。
ステップ９１では、「Ｒ−ＯＮＥ−ＣＴＲ」が０にセッ
トされ、ステップ９２では、「ＳＰＬ」の値が０にセッ
トされる。次のステップ９３で、ＤＳＰ２０２は、「Ｒ
−ＯＮＥ−ＣＴＲ」＋「Ｒ−ＯＮＥＳ（ＳＰＬ）」の計
算を実行し、その結果をレジスタ「ＮＥＷ−ＯＮＥ−Ｃ
ＴＲ」にロードする。次のステップ９４で、「ＦＡＩ」
標識の値を０にセットする。ステップ９５で、「ＮＥＷ
−ＯＮＥ−ＣＴＲ」の値をテストして、この値が１５
（１０進数）以上であるか否かを決定する。もしそうで
あれば、ステップ９６に進んで、値１５を「ＮＥＷ−Ｏ
ＮＥ−ＣＴＲ」にロードする。次のステップ９７で、Ｄ
ＳＰ２０２は、「Ｒ−ＯＮＥ−ＣＴＲ」の値が１５未満
であるか否かをテストする。もし、「Ｒ−ＯＮＥ−ＣＴ
Ｒ」が１５未満であって、アイドル信号の最初の検出を
指示すれば、ステップ９８で、ＤＳＰ２０２は、標識Ｉ
の値を１にセットして、次のステップ１００に進む。さ
もなければ、即ちアイドル信号が先行する４ビット・サ
ンプルで既に検出されていれば、ステップ１００に直接
的に進む。もし、ステップ９５で、「ＮＥＷ−ＯＮＥ−
ＣＴＲ」の値が１５未満であれば、ＤＳＰ２０２は、ス
テップ１１４に進み、そこで、「Ｒ−ＯＮＥ−ＣＴＲ」
が７未満であり且つ「ＮＥＷ−ＯＮＥ−ＣＴＲ」が７以
上であるか否かをテストする。もし、これが真であっ
て、アボート信号の検出を指示すれば、ステップ９９に
進み、ＤＳＰ２０２は、標識Ａの値を１にセットした
後、次のステップ１００に進む。もし、ステップ１１４
のテストの結果として、「Ｒ−ＯＮＥ−ＣＴＲ」が７以
上であるか、又は「ＮＥＷ−ＯＮＥ−ＣＴＲ」が７未満
であることが判れば、ステップ１００に進み、そこで、
ＤＳＰ２０２は、「ＳＰＬ」＋保護ビット「１０００
０」の計算を実行する。即ち、「０」削除動作を考慮に
入れないで、「Ｒ−ＤＡＴＡ」を作成するのである。次
のステップ１０１で、「ＳＰＬ」の値を１５（１０進
数）と比較する。もし、これらの２つの値が等しけれ
ば、ステップ１０８に進む。さもなければ、ステップ１
０２で、「ＮＥＷ−ＯＮＥ−ＣＴＲ」の値を６（１０進
数）と比較する。もし、「ＮＥＷ−ＯＮＥ−ＣＴＲ」が
６に等しければ、これは、フラグ信号の検出を指示す
る。この場合、当該プロセスは、ステップ１０４に進ん
で、標識Ｆの値をセットする。次のステップ１０５で、
ＤＳＰ２０２は、検出済みのフラグの直後に続く文字の
開始端に対応する残余データを作成するため、「Ｒ−Ｏ
ＮＥ−ＣＴＲ」及び「ＳＰＬ」の現在値を使用するとと
もに、この残余データに従った保護（ガード）ビットを
配置する。

【００３５】次に、当該プロセスは、ステップ１０７に
進む。もし、テスト・ステップ１０２で、「ＮＥＷ−Ｏ
ＮＥ−ＣＴＲ」が６に等しくなければ、ステップ１０３
で、ＤＳＰ２０２は、これを値５（１０進数）と比較す
る。もし、これらの値が等しければ、ステップ１０６
で、ＤＳＰ２０２は、「Ｒ−ＤＡＴＡ」の値を作成する
ために、「Ｒ−ＯＮＥ−ＣＴＲ」及び「ＳＰＬ」の値に
よって決定される場所にある０を削除し、次にパターン
「０１ｘｘｘ」（但し、ｘｘｘは、後者の「０」削除動
作後のデータに対応する）を形成するように保護ビット
を配置する。

【００３６】その後、当該プロセスは、ステップ１０７
に進む。そこで、ＤＳＰ２０２は、「ＮＥＷ−ＯＮＥ−
ＣＴＲ」の値を更新するため、検討中の「ＳＰＬ」サン
プルに対応し且つ前記のように与えられる「Ｌ−ＯＮＥ
Ｓ０」の値をロードする。次のステップ１０８では、Ｄ
ＳＰ２０２は、「ＮＥＷ−ＯＮＥ−ＣＴＲ」、「ＦＡ
Ｉ」標識及び「Ｒ−ＤＡＴＡ」の値を用いて、１２ビッ
ト長のワード４６を形成し、このワードを、「Ｒ−ＳＰ
Ｌ」及び「Ｒ−ＯＮＥ−ＣＴＲ」が形成するアドレスに
対応するＲＡＭ２０３／２０４内の位置に記憶する。次
のステップ１０９で、ＤＳＰ２０２は、「ＳＰＬ」の値
をテストし、この値を１５（１０進数）と比較する。も
し、「ＳＰＬ」がまだ１５に等しくなければ、ＤＳＰ２
０２は、ステップ１１０でこれを増分し、ステップ９３
に戻って、「０」削除テーブル４５の次のワード４６の
作成を継続する。さもなければ、ステップ１１１で、Ｄ
ＳＰ２０２は、「Ｒ−ＯＮＥ−ＣＴＲ」の値を１５と比
較する。もし、「Ｒ−ＯＮＥ−ＣＴＲ」が１５に等しけ
れば、これは、「０」削除テーブル４５の２５６個のワ
ード４６が計算済みであり、ＲＡＭ２０３／２０４に記
憶されていることを指示するから、ステップ１１３で、
「０」削除テーブル４５の生成プロセスが完了する。さ
もなければ、ＤＳＰ２０２は、ステップ１１２で、「Ｒ
−ＯＮＥ−ＣＴＲ」の値を増分し、ステップ９２に戻っ
て、「０」削除テーブル４５の次のワード４６の作成を
継続する。

【００３７】図１４は、５×１６＝８０個のワード４３
を保持する、「０」挿入テーブル４２の生成プロセスを
示している。

【００３８】このプロセスの初期化ステップ１２１で、
「Ｔ−ＯＮＥ−ＣＴＲ」が０にセットされ、次のステッ
プ１２２で、「ＳＰＬ」が０にセットされる。前述と同
様に、当該生成プロセスは、１０進数で（０、４）の範
囲にある「Ｔ−ＯＮＥ−ＣＴＲ」の全ての値と、（０、
１５）の範囲にある「ＳＰＬ」の全ての値について、
「０」挿入テーブル４２にロードすべき９ビット長のワ
ード４３を連続的に作成することによって実行される。
これは、下記のようにして行われる。

【００３９】次のステップ１２３で、ＤＳＰ２０２は、
「Ｔ−ＯＮＥ−ＣＴＲ」＋「Ｒ−ＯＮＥＳ」（ＳＰＬ）
を計算し、その結果が５（１０進数）未満であるか否か
を調べる。もし、これが真であれば、これは、「０」挿
入動作が不要であることを指示する。かくて、ステップ
１２４で、ＤＳＰ２０２は、「Ｔ−ＤＡＴＡ」＝「ＳＰ
Ｌ」＋保護ビット「１００００」の計算を実行する。次
のステップ１２５で、検討中のサンプルに関する前出の
値「Ｌ−ＯＮＥＳ（ＳＰＬ）」が、「ＮＥＷ−Ｔ−ＯＮ
Ｅ−ＣＴＲ」にロードされる。その後、次のステップ１
２９に進む。他方、ステップ１２３で、「Ｔ−ＯＮＥ−
ＣＴＲ」＋「Ｒ−ＯＮＥＳ」（ＳＰＬ）の計算結果が５
以上であれば、ステップ１２６で、ＤＳＰ２０２は、Ｈ
ＤＬＣの「０」挿入規則に従って適当な場所に「０」を
追加することによって、「Ｒ−ＳＰＬ」を計算する。次
のステップ１２７で、ＤＳＰ２０２は、「０」挿入テー
ブル４２に必要な「ＮＥＷ−Ｔ−ＯＮＥ−ＣＴＲ」の値
を計算する。この計算は、ステップ１２６で計算された
「Ｒ−ＳＰＬ」の値に対応する「Ｌ−ＯＮＥＳ」の値を
入手し、それを右側に１つシフトすることによって行わ
れる。この「ＮＥＷ−Ｔ−ＯＮＥ−ＣＴＲ」は、「Ｌ−
ＯＮＥ」の値を右側にシフトして、導出されたものであ
る。次のステップ１２８で、ＤＳＰ２０２は、「Ｒ−Ｓ
ＰＬ」の値に保護ビット「１０００００」を追加して、
「Ｔ−ＤＡＴＡ」を形成した後、ステップ１２９に進
む。ステップ１２９で、ＤＳＰ２０２は、計算済みの
「ＮＥＷ−Ｔ−ＯＮＥ−ＣＴＲ」と「Ｔ−ＤＡＴＡ」の
値を用いて９ビット長のワード４３を形成するととも
に、このワードを、ＲＡＭ２０３／２０４に置かれた
「０」挿入テーブル４２のうち、「ＳＰＬ」及び「Ｔ−
ＯＮＥ−ＣＴＲ」が指定するアドレスに記憶する。次の
ステップ１３０で、ＤＳＰ２０２は、「ＳＰＬ」の値を
１５と比較する。もし、「ＳＰＬ」がまだ１５に等しく
なければ、ステップ１３１で、ＤＳＰ２０２は、これを
増分し、ステップ１２３に戻って、「０」挿入テーブル
４２の次のワード４３の作成を継続する。さもなけれ
ば、テスト・ステップ１３２で、ＤＳＰ２０２は、「Ｔ
−ＯＮＥ−ＣＴＲ」の値を４と比較する。もし、「Ｔ−
ＯＮＥ−ＣＴＲ」が４に等しければ、「０」挿入テーブ
ル４２の８０個のワード４３が計算済みで、ＲＡＭ２０
３／２０４内に記憶されていることを指示するから、ス
テップ１３４で、「０」挿入テーブル４２の生成プロセ
スが完了する。さもなければ、ステップ１３３で、ＤＳ
Ｐ２０２は、「Ｔ−ＯＮＥ−ＣＴＲ」の値を増分し、ス
テップ１２２に戻って、「０」挿入テーブル４２の次の
ワード４３の作成を継続する。

【００４０】図１５は、文字同期テーブル４８の生成プ
ロセスを示している。このテーブルは、「ＢＩＴ−ＣＴ
Ｒ」の３ビットの値と、「Ｔ−ＤＡＴＡ」又は「Ｒ−Ｄ
ＡＴＡ」の６ビットの値によってアクセスされる（後者
は、実際には５ビット長で、左側に１つの０が埋め込ま
れている）。このテーブルは、送信プロセス及び受信プ
ロセスの両方について使用されるから、ＲＡＭ２０３／
２０４の容量を最小限に抑えることができる。このテー
ブルは、８×６４＝５１２個の位置を有する。前述と同
様に、このテーブルの生成プロセスは、初期化ステップ
１４１で、「ＢＩＴ−ＣＴＲ」の値を０にセットし、ス
テップ１４２で、「Ｒ−ＳＰＬ」の値を「０００００
１」にセットする。次のステップ１４３で、ＤＳＰ２０
２は、「Ｒ−ＳＰＬ」内の関連するビットの個数ｎを計
算する。この計算は、連続的な左シフト動作を使用し
て、保護ビットの位置を決定することによって行われ
る。その後、ＤＳＰ２０２は、「Ｒ−ＳＰＬ」から保護
ビットを削除する。次のステップ１４４で、ＤＳＰ２０
２は、「Ｒ−ＳＰＬ」の値から「ＤＡＴＡ−ＳＥＧＭＥ
ＮＴ」の値を計算する。この計算は、「Ｒ−ＳＰＬ」に
ついて基本的な複数の左シフト動作を行うことによって
達成される。但し、この場合のシフト回数は、「ＢＩＴ
−ＣＴＲ」の値に等しい。次のステップ１４５で、「Ｂ
ＩＴ−ＣＴＲ」＋ｎを計算し、その結果を８と比較す
る。もし、この結果が８未満であれば、ステップ１４６
に進んで、その結果を「ＮＥＷ−ＢＩＴ−ＣＴＲ」にロ
ードする。次のステップ１４７で、残余データ「ＤＳ−
ＤＡＴＡ」に値「００００１」がロードされ、ステップ
１５０に進む。他方、ステップ１４５で、「ＢＩＴ−Ｃ
ＴＲ」＋ｎの計算結果が８以上であって、ＨＤＬＣフレ
ームの８ビット文字全体が作成済みであることを指示す
れば、ステップ１４８に進んで、「ＮＥＷ−ＢＩＴ−Ｃ
ＴＲ」の値を０にセットする。ステップ１４９では、残
余の「ＤＳ−ＤＡＴＡ」を作成するため、当該ＨＤＬＣ
フレームの次の文字に対応する残余ビットを用い、オー
バーフローの値（「ＢＩＴ−ＣＴＲ」＋ｎ−８）に対応
する場所に保護ビットを配置する。

【００４１】次のステップ１５０で、ＤＳＰ２０２は、
「ＮＥＷ−ＢＩＴ−ＣＴＲ」、「ＤＡＴＡ−ＳＥＧＭＥ
ＮＴ」及び「ＤＳ−ＤＡＴＡ」の値を用いて１６ビット
長のワード４９を形成するとともに、このワードを、文
字同期テーブル４８のうち、「Ｒ−ＳＰＬ」及び「ＢＩ
Ｔ−ＣＴＲ」が形成するアドレスによって指定される位
置に記憶する。次のステップ１５１で、ＤＳＰ２０２
は、「ＳＰＬ」の値を６４と比較する。もし、「ＳＰ
Ｌ」が６４に等しくなければ、ステップ１５２で、ＤＳ
Ｐ２０２は、「ＳＰＬ」を増分し、ステップ１４３に戻
って文字同期テーブル４８の次のワード４９の作成を継
続する。さもなければ、ステップ１５３で、ＤＳＰ２０
２は、「ＢＩＴ−ＣＴＲ」の値を８と比較する。もし、
これらの値が等しければ、これは、文字同期テーブル４
８の５１２個のワード４９が計算済みで、ＲＡＭ２０３
／２０４に記憶されていることを指示するから、ステッ
プ１５５で、文字同期テーブル４８の生成プロセスが完
了する。さもなければ、ステップ１５４で、ＤＳＰ２０
２は、「ＢＩＴ−ＣＴＲ」の値を増分し、ステップ１４
２に戻って文字同期テーブル４８の次のワード４９の作
成を継続する。

【００４２】図１３〜図１５を参照して説明したそれぞ
れのテーブル生成プロセスを適当に修正すれば、図２及
び図３の送信テーブル５及び受信テーブル２を作成する
ことが可能であり、更に、６ビット、８ビット又はそれ
以上のビットを有するサンプルを同時に処理可能となる
ことに留意されたい。

【００４３】前述のテーブル生成プロセスの結果、即ち
「０」挿入テーブル４２、「０」削除テーブル４５及び
文字同期テーブル４８の実際の内容は、図１６〜図２６
にそれぞれ例示されている。

【００４４】ＤＳＰ２０２の複数の資源の多重化は、本
発明の並列処理方法から簡単に実現されることに留意さ
れたい。事実、ｎ個の多重化されたＨＤＬＣビット・ス
トリームについて、１組のテーブル、例えば１つの
「０」削除テーブル４５、１つの「０」挿入テーブル４
２及び１つの文字同期テーブル４８を使用することがで
きる。図９〜図１２を参照して説明した送信プロセス又
は受信プロセスの多重化を行うには、当該プロセスの中
間結果、即ち「ＯＮＥ−ＣＴＲ」、「ＢＩＴ−ＣＴＲ」
及び「Ｒ−ＣＣ」を、適当なレジスタ又はＲＡＭ２０３
／２０４内の適当な位置に記憶するだけでよい。従っ
て、本発明の並列処理方法の多重化には、これらの中間
結果を記憶するのに必要な数のレジスタを増設するだけ
でよいと思われる。かくて、多数のＨＤＬＣ回線を、低
いコストで処理することができる。

【００４５】また、この並列処理方法が、複数の基本動
作を実行する特定のハードウェア回路によって行われる
場合にも、ＤＳＰ２０２の資源を最小にできることに留
意されたい。かかるハードウェア回路は、前記基本動作
を実行するために該当するテーブルをアクセスして、そ
れに対応する結果を記憶するだけでよいから、僅かの電
子回路部品を追加するだけで、しかもＤＳＰ２０２の諸
資源を危険にさらすことなく、多数のＨＤＬＣ回線を提
供することができる。

【００４６】先に、本発明の並列処理方法を実行するの
に必要なそれぞれのテーブルは、ＤＳＰ２０２に関連す
る高速のＲＡＭ２０３／２０４にロードされると説明し
た。本発明の好ましい実施例は、ＲＡＭ２０３／２０４
に記憶される１組のテーブルを使用するが、かかるテー
ブルをＰＲＯＭ又はＲＯＭに記憶することもできる。し
かし、ＤＳＰ２０２の諸資源の要件と両立させるため
に、ＰＲＯＭは、高速のアクセス時間を有する必要があ
ることに留意されたい。しかし、この並列処理方法は、
通常のＰＲＯＭ又はＲＯＭを使用したとしても、依然と
して良好な効率を保証する。例えば、アクセス時間が１
００ナノ秒のＰＲＯＭを使用すると、３００ナノ秒ごと
に１つの４ビット・サンプルを処理することができ、従
って１２Ｍｂｐｓの回線速度に対応することができる。

【００４７】この並列処理方法は、ＨＤＬＣプロトコル
を処理する可能性が高い全ての通信装置で使用すること
ができ、ＤＣＥやモデムだけにその使用が限定されるわ
けではない。この並列処理方法は、統合サービス・ディ
ジタル・ネットワーク（ＩＳＤＮ）用の端末アダプタを
設計するのに特に有用である。更に、この並列処理方法
は、ＤＳＰの使用だけに限定されず、汎用プロセッサと
共に使用することもできる。

【００４８】本発明の理解を一層容易にするため、前述
の説明で使用した諸パラメータの定義を以下に要約す
る。

【００４９】１．「０」挿入テーブル４２に関連して使
用されるパラメータ 「Ｔ−ＳＰＬ」： ＨＤＬＣフレーム内に挿入すべきバ
イトから抽出された４ビット・サンプルに対応する。

【００５０】「Ｔ−ＯＮＥ−ＣＴＲ」： 送信すべき次
のバイトの現に処理されている部分の左端の０に続く、
連続する「１」の個数を与える。

【００５１】「ＮＥＷ−Ｔ−ＯＮＥ−ＣＴＲ」： 「Ｔ
−ＯＮＥ−ＣＴＲ」の更新後の値を与える。

【００５２】「Ｔ−ＤＡＴＡ」：これは、以下のように
して形成される。「Ｔ−ＳＰＬ」は、「０」挿入動作に
よって修正可能であり、その結果として、４ビット又は
５ビットのパターンがもたらされる。次に、６ビットの
「Ｔ−ＤＡＴＡ」を作成するため、「０１」又は「１」
が連結される。即ち、修正可能な「Ｔ−ＳＰＬ」が依然
として４ビット・パターンである場合は、左側に「０
１」が連結される（その結果は０１ｘｘｘｘ）。他方、
この修正可能な「Ｔ−ＳＰＬ」に１つの０が実際に挿入
されていて、これが５ビット・パターンである場合に
は、その左側に「１」が連結される（その結果は１ｘｘ
ｘｘｘ）。

【００５３】２．「０」削除テーブル４５に関連して使
用されるパラメータ 「Ｒ−ＳＰＬ」： 受信済みＨＤＬＣビット・ストリー
ムの４ビット・サンプルに対応する。

【００５４】「Ｒ−ＯＮＥ−ＣＴＲ」： 最後に受信さ
れた０に続く連続する「１」の個数を与える。

【００５５】「ＮＥＷ−Ｒ−ＯＮＥ−ＣＴＲ」： 「Ｒ
−ＯＮＥ−ＣＴＲ」の更新後の値を与える。

【００５６】「Ｒ−ＤＡＴＡ」： これは、以下のよう
にして形成される。「Ｒ−ＳＰＬ」は、「０」削除動作
によって修正可能である。その結果は、４ビット
（「０」削除動作が生じなかった場合）、３ビット
（「０」削除動作が生じた場合）及び２ビット、１ビッ
ト又は０ビット（フラグ検出の場合）となる。次に、以
下のようにして、当該パターンに保護ビット（及び必要
な個数の０）を連結することによって、５ビットの「Ｒ
−ＤＡＴＡ」が形成される。 「１ｘｘｘｘ」：４ビット・パターンの場合（即ち、４
データ・ビットが存在し且つ「０」削除動作が生じない
場合）。 「０１ｘｘｘ」：４データ・ビットが存在し且つ「０」
削除動作が１回行われる場合。 「００１ｘｘ」：フラグに続く２データ・ビットが存在
する場合。 「０００１ｘ」：フラグに続く１データ・ビットが存在
する場合。 「００００１」：データ・ビットが全く存在しない場
合。

【００５７】３．文字同期テーブル４８に関連して使用
されるパラメータ 「ＢＩＴ−ＣＴＲ」： 次の文字（送信すべきＨＤＬＣ
フレームの文字、又は受信済みのＨＤＬＣフレームから
抽出された一連の文字の次の文字）を形成するために既
にアセンブルされているビットの数。

【００５８】「ＤＳ−ＤＡＴＡ」： 「Ｒ−ＤＡＴＡ」
と同様のもの。その様式は、以下に示すように、含まれ
るデータ・ビットの数に依存する。 「１ｘｘｘｘ」：４つのデータ・ビットが依然として残
っていて、次の文字を作成するために考慮に入れるべき
場合。 「０１ｘｘｘ」：３データ・ビットの場合。 「００１ｘｘ」：２データ・ビットの場合。 「０００１ｘ」：１データ・ビットの場合。 「００００１」：次の文字を作成するためのビットが全
く残っていない場合。

【００５９】保護ビット： １つのパターン（Ｒ−ＤＡ
ＴＡ、Ｔ−ＤＡＴＡ又はＤＳ−ＤＡＴＡ）の左側の位置
に置かれるビット「１」。これは、当該データ・ビット
を区切るために使用される。

【００６０】例えば、「Ｒ−ＤＡＴＡ」内の「０１ｘｘ
ｘ」は、保護ビット１の右側の位置にある３つの受信ビ
ットを表す。

【００６１】「ＤＡＴＡ−ＳＥＧＭＥＮＴ」： 「ＢＩ
Ｔ−ＣＴＲ」の値に応じて正しく位置が調整され且つ
「Ｒ−ＤＡＴＡ」又は「Ｔ−ＤＡＴＡ」を導出する処
の、データ・ビット・パターンに対応する。「ＤＡＴＡ
−ＳＥＧＭＥＮＴ」の値は、「Ｒ−ＣＣ」又は「Ｔ−Ｃ
Ｃ」の値と論理和演算されて、受信文字又は送信文字を
漸進的に作成する。

【図面の簡単な説明】

【図１】本発明の並列処理方法を組み込んだ、ディジタ
ル信号プロセッサ（ＤＳＰ）及び制御プロセッサを使用
するデータ回線終端装置（ＤＣＥ）のアーキテクチャの
全容を示す図である。

【図２】参考例で使用する受信テーブルの様式を示す図
である。

【図３】参考例で使用する送信テーブルの様式を示す図
である。

【図４】参考例の受信プロセスを示す図である。

【図５】参考例の送信プロセスを示す図である。

【図６】実施例で使用する「０」挿入テーブルを示す図
である。

【図７】実施例で使用する「０」削除テーブルを示す図
である。

【図８】実施例で使用する文字同期テーブルを示す図で
ある。

【図９】実施例の受信プロセスを示す図である。

【図１０】実施例の受信プロセスを示す図である。

【図１１】実施例の送信プロセスを示す図である。

【図１２】実施例の送信プロセスを示す図である。

【図１３】「０」削除テーブルの生成プロセスを示す図
である。

【図１４】「０」挿入テーブルの生成プロセスを示す図
である。

【図１５】文字同期テーブルの生成プロセスを示す図で
ある。

【図１６】「０」挿入テーブルの内容を示す図である。

【図１７】「０」削除テーブルの内容を示す図である。

【図１８】「０」削除テーブルの内容の続きを示す図で
ある。

【図１９】文字同期テーブルの内容を示す図である。

【図２０】文字同期テーブルの内容の続きを示す図であ
る。

【図２１】文字同期テーブルの内容の続きを示す図であ
る。

【図２２】文字同期テーブルの内容の続きを示す図であ
る。

【図２３】文字同期テーブルの内容の続きを示す図であ
る。

【図２４】文字同期テーブルの内容の続きを示す図であ
る。

【図２５】文字同期テーブルの内容の続きを示す図であ
る。

【図２６】文字同期テーブルの内容の続きを示す図であ
る。

【符号の説明】

１ 受信テーブル用のアドレス ２ 受信テーブル ３ 受信テーブルからのワード ４ 送信テーブル用のアドレス ５ 送信テーブル ６ 送信テーブルからのワード ４１ 「０」挿入テーブル用のアドレス ４２ 「０」挿入テーブル ４３ 「０」挿入テーブルからのワード ４４ 「０」削除テーブル用のアドレス ４５ 「０」削除テーブル ４６ 「０」削除テーブルからのワード ４７ 文字同期テーブル用のアドレス ４８ 文字同期テーブル ４９ 文字同期テーブルからのワード ２０１ ＲＡＭ ２０２ ディジタル信号プロセッサ（ＤＳＰ） ２０３ 命令記憶域（ＲＡＭ） ２０４ データ記憶域（ＲＡＭ） ２０５ プログラム可能読取専用メモリ（ＰＲＯＭ） ２１５ アナログ・ディジタル変換（Ａ／Ｄ）回路 ２１６ ディジタル・アナログ変換（Ｄ／Ａ）回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ＨＤＬＣ／ＳＤＬＣフレームを搬送する
   ビット・ストリームを受信するための通信装置におい
   て、 ＨＤＬＣ／ＳＤＬＣの管理手順に必要な「０」削除機能
   を提供する第１テーブル（４５）であって、並列に処理
   すべき複数の連続するビットのサンプルを保持する第１
   アドレス・フィールド（Ｒ−ＳＰＬ）と、当該連続する
   ビット内で受け取られる連続する「１」の現在の個数を
   保持する第２アドレス・フィールド（Ｒ−ＯＮＥ−ＣＴ
   Ｒ）とから成るアドレスによってアクセスされ、そのア
   クセス時に、当該第１テーブルの次のアクセスに使用さ
   れる前記第２アドレス・フィールドの新しい値（ＮＥＷ
   −Ｒ−ＯＮＥ−ＣＴＲ）を与える第１読み取りフィール
   ドと、前記ＨＤＬＣ／ＳＤＬＣフレームのフラグ、アイ
   ドル及びアボート信号を表す第２読み取りフィールド
   （ＦＡＩ標識）と、最後に処理されるサンプル内に含ま
   れる残余データ・ビットを表す第３読み取りフィールド
   （Ｒ−ＤＡＴＡ）とから成るワードを供給するように構
   成された、前記第１テーブルを生成するステップと、 ＨＤＬＣ／ＳＤＬＣの管理手順に必要な文字位置合わせ
   機能を提供する第２テーブル（４８）であって、前記残
   余データ・ビットを保持する第１アドレス・フィールド
   （Ｒ−ＤＡＴＡ）と、現文字にアセンブルされるビット
   の個数を保持する第２アドレス・フィールド（Ｒ−ＢＩ
   Ｔ−ＣＴＲ）とから成るアドレスによってアクセスさ
   れ、そのアクセス時に、当該第２テーブルの次のアクセ
   スに使用される当該第２アドレス・フィールドの新しい
   値（ＮＥＷ−Ｒ−ＯＮＥ−ＣＴＲ）を与える第１読み取
   りフィールドと、当該第２アドレス・フィールドの値に
   従って正しく位置付けられる前記残余データ・ビット
   （Ｒ−ＤＡＴＡ）の有効部を保持する第２読み取りフィ
   ールド（ＤＡＴＡ−ＳＥＧＭＥＮＴ）と、最後に処理さ
   れるサンプル内に含まれ且つ次の文字に対応するビット
   を考慮に入れるために、１文字のアセンブル処理の完了
   時に使用される第３読み取りフィールド（ＤＳ−ＤＡＴ
   Ａ）とから成るワードを供給するように構成された、前
   記第２テーブルを生成するステップと、 前記前記ＨＤＬＣ／ＳＤＬＣフレームから抽出された前
   記並列に処理すべき複数の連続するビットのサンプル
   を、前記第１テーブルの前記第１アドレス・フィールド
   （Ｒ−ＳＰＬ）として使用して当該第１テーブルをアク
   セスすることにより、前記第１テーブルから前記ワード
   を読み取るとともに、当該ワードの前記第３読み取りフ
   ィールド（Ｒ−ＤＡＴＡ）を抽出するステップと、 当該抽出された第３読み取りフィールド（Ｒ−ＤＡＴ
   Ａ）を、前記第２テーブルの前記第１アドレス・フィー
   ルドとして使用して当該第２テーブルをアクセスするこ
   とにより、前記第２テーブルから前記ワードを読み取る
   とともに、当該ワードの前記第２読み取りフィールド
   （ＤＡＴＡ−ＳＥＧＭＥＮＴ）を、前記ＨＤＬＣ／ＳＤ
   ＬＣフレームから抽出すべきデータに対応する文字とし
   て導出するステップと、 を含むことを特徴とする、並列処理方法。
2. 【請求項２】 ＨＤＬＣ／ＳＤＬＣフレームを搬送する
   ビット・ストリームを送信するための通信装置におい
   て、 ＨＤＬＣ／ＳＤＬＣの管理手順に必要な「０」挿入機能
   を提供する第１テーブル（４２）であって、並列に処理
   すべき複数の連続するビットを保持する第１アドレス・
   フィールド（Ｔ−ＳＰＬ）と、当該連続するビット内で
   受け取られる連続する「１」の現在の個数を保持する第
   ２アドレス・フィールド（Ｔ−ＯＮＥ−ＣＴＲ）とから
   成るアドレスによってアクセスされ、そのアクセス時
   に、当該第１テーブルの次のアクセスに使用される前記
   第２アドレス・フィールドの新しい値（ＮＥＷ−Ｔ−Ｏ
   ＮＥ−ＣＴＲ）を与える第１読み取りフィールドと、最
   後に処理されるサンプル内に含まれる残余データ・ビッ
   ト（Ｔ−ＤＡＴＡ）を表す第２読み取りフィールドとか
   ら成るワードを供給するように構成された、前記第１テ
   ーブルを作成するステップと、 ＨＤＬＣ／ＳＤＬＣの管理手順に必要な文字位置合わせ
   機能を提供する第２テーブル（４８）であって、前記残
   余データ・ビットを保持する第１アドレス・フィールド
   （Ｔ−ＤＡＴＡ）と、現文字にアセンブルされるビット
   の個数を保持する第２アドレス・フィールド（Ｔ−ＢＩ
   Ｔ−ＣＴＲ）とから成るアドレスによってアクセスさ
   れ、そのアクセス時に、当該第２テーブルの次のアクセ
   スに使用される当該第２アドレス・フィールドの新しい
   値（ＮＥＷ−Ｔ−ＯＮＥ−ＣＴＲ）を与える第１読み取
   りフィールドと、当該第２アドレス・フィールドの値に
   従って正しく位置付けられる前記残余データ・ビット
   （Ｔ−ＤＡＴＡ）の有効部を保持する第２読み取りフィ
   ールド（ＤＡＴＡ−ＳＥＧＭＥＮＴ）と、最後に処理さ
   れるサンプル内に含まれ且つ次の文字に対応するビット
   を考慮に入れるために、１文字のアセンブル処理の完了
   時に使用される第３読み取りフィールド（ＤＳ−ＤＡＴ
   Ａ）とから成るワードを供給するように構成された、前
   記第２テーブルを作成するステップと、 前記並列に処理すべき複数の連続するビットのサンプル
   を、前記第１テーブルの前記第１アドレス・フィールド
   （Ｔ−ＳＰＬ）として使用して当該第１テーブルをアク
   セスすることにより、前記第１テーブルから前記ワード
   を読み取るとともに、当該ワードの前記第２読み取りフ
   ィールド（Ｔ−ＤＡＴＡ）を抽出するステップと、 当該抽出された第２読み取りフィールド（Ｔ−ＤＡＴ
   Ａ）を、前記第２テーブルの前記第１アドレス・フィー
   ルドとして使用して当該第２テーブルをアクセスするこ
   とにより、前記第２テーブルから前記ワードを読み取る
   とともに、当該ワードの前記第２読み取りフィールド
   （ＤＡＴＡ−ＳＥＧＭＥＮＴ）を、前記ＨＤＬＣ／ＳＤ
   ＬＣフレーム内に挿入すべきデータに対応する文字とし
   て導出するステップと、 を含むことを特徴とする、並列処理方法。