JPH05252234A

JPH05252234A - Ｈｄｌｃ／ｓｄｌｃビット・ストリーム送受信用のｄｓｐを含む遠隔通信装置内での並列処理方法

Info

Publication number: JPH05252234A
Application number: JP4291003A
Authority: JP
Inventors: Alain Blanc; アラン・ブラン; Lucien Ceresiani; ルシアン・セレシアーニ
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1991-11-29
Filing date: 1992-10-29
Publication date: 1993-09-28
Anticipated expiration: 2010-12-25
Also published as: EP0544963A1; US5465345A; JPH07123261B2

Abstract

(57)【要約】【目的】本発明の目的は、何らかのＲＡＭ記憶域に結
合されたデジタル信号処理システム（ＤＳＰ）を含む遠
隔通信装置内での並列処理方法を提供することである。【構成】本発明によれば、ＨＤＬＣ／ＳＤＬＣフレー
ムを搬送するビット・ストリームを受信する遠隔通信装
置が提供される。本発明の方法は、ＨＤＬＣ／ＳＤＬＣ
管理手順に必要な^０^削除機能と文字位置合せ機能を提
供する少なくとも１つのテーブルを作成するステップ
と、入力ビット・ストリームを受信し、並列に処理され
るｎ個の連続するビットのサンプルをそこからアセンブ
ルするステップと、ＨＤＬＣフレームから抽出されるデ
ータに対応する文字を導出するために、前記のアセンブ
ルされたｎ個の連続するビットを、前記の少なくとも１
つのテーブルにアクセスするためのアドレッシング要素
として使用するステップを含む。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、遠隔通信装置に関し、
具体的には、ＨＤＬＣ／ＳＤＬＣビット・ストリーム送
受信用のデジタル信号プロセッサ（ＤＳＰ）を含む遠隔
通信装置での並列処理方法に関する。

【０００２】

【従来の技術】技術の進歩によって、現代の遠隔通信装
置に強力なデジタル信号プロセッサ（ＤＳＰ）を使用す
ることが可能になった。具体的に言うと、このようなプ
ロセッサを用いると、多重動作構成が可能なデータ回線
終端装置（ＤＣＥ）やモデムの設計が可能になる。優先
日１９９１年２月２１日、"DCE and method for proces
sing data received in a DCE allowing multiple oper
ating configurations"と題する、本発明の出願人に譲
渡された公開欧州特許出願明細書を、本明細書に組み込
む。上記文書は、信号処理を実行するＤＳＰと、プロト
コルの処理に使用される制御プロセッサの組合せを開示
している。このようなＤＣＥでは、通信回線から受信さ
れたアナログ信号が、たとえばシグマ−デルタ・コーダ
であるＡ／Ｄコンバータによって変換される。その後、
ＤＳＰが、シグマ−デルタ・パルスの列を処理し、パル
ス符号変調（ＰＣＭ）ワードの列を導出する。その後、
ＰＣＭワードが、所与の復調アルゴリズムに従ってデジ
タルに処理され、ＤＳＰが、通信回線上に送信されたデ
ータ・ビットの列を導出する。このビットの列につい
て、ＤＳＰは、当該の送信プロトコルに従って、対応す
る文字を導出しなければならない。ハイレベル・データ
・リンク制御（ＨＤＬＣ）手順または同期データ・リン
ク制御（ＳＤＬＣ）手順の場合には、フラグ検出、ゼロ
削除など、遠隔通信の分野で周知の諸機能を実現する必
要がある。

【０００３】ＨＤＬＣアダプタまたはＳＤＬＣアダプタ
として知られる専用部品が、ＨＤＬＣ手順の管理を実施
する。これらの部品は、いくつかの欠点を伴う。第１
に、これらの部品は、直列アーキテクチャを使用してお
り、ビット・クロック速度で動作する必要がある。その
結果、明らかに、そのシステムは、直列論理回路技術の
速度によって制限される。第２に、これらの部品は、直
列のビット列を操作するので、上述の文書に記載された
アーキテクチャには適合しないと思われる。このような
アーキテクチャでは、シグマ−デルタ・パルス群が、Ｄ
ＳＰに結合されたＲＡＭ記憶域に直接記憶される。その
後、信号処理が並列に行われ、ＤＳＰが、やはりＲＡＭ
記憶域に記憶されるビットの列を計算する。したがっ
て、直列のビット列は、ＤＣＥ内に物理的な対応物を有
さないと思われ、従来の直列ＨＤＬＣアダプタを使用す
るには、データ・ビット列を人工的に生成する必要があ
ると思われる。このような生成には、ＤＣＥの複雑さと
最終的費用の増加が必然的に伴うはずである。第３に、
既知のＨＤＬＣアダプタは、簡単には多重化できず、必
要な通信回線の数と同数のアダプタを使用する必要があ
る。

【０００４】ＨＤＬＣ手順管理機能を実現するためにビ
ットの並列処理を実行できる可能性は、既に企図されて
おり、具体的には、欧州特許第０３４６５５５号明細書
およびIBM Technical Disclosure Bulletin、Ｖｏｌ．
３２、Ｎｏ．６Ｂ、１９８９年１１月、Ｐ．３１に所載
の論文 "Parallel architecture for high speed bitst
uffing and byte alignment"で企図されている。上記２
つの文書に記載の解決策は、多数のハードウェア部品が
必要であり、多重化された通信回線にはうまく適合しな
いという欠点を有する。

【０００５】

【発明が解決しようとする課題】本発明によって解決し
ようとする課題は、多重化回線の場合、およびほとんど
の機能がデジタル信号処理動作によって実現されるアー
キテクチャで簡単に使用できる、ＨＤＬＣ／ＳＤＬＣプ
ロトコルに適合する方法の実行および装置を提供するこ
とである。

【０００６】

【課題を解決するための手段】この課題は、本発明によ
れば、ＨＤＬＣ／ＳＤＬＣ管理手順に必要な^０^削除／
挿入機能と文字位置合せとを促進する、少なくとも１つ
のテーブルを作成するステップを含む方法によって解決
される。入力ビット・ストリームが受け取られ、それら
のビットは、並列に処理すべきｎ個の連続するビットの
サンプルをそこからアセンブルするのに使用される。そ
の後、この方法では、受信処理ではＨＤＬＣフレームか
ら抽出されるデータに対応する文字を、また送信処理で
はＨＤＬＣビット・ストリームに対応する文字を導出す
るために、前記のアセンブルされたｎ個の連続するビッ
トを、前記の少なくとも１つのテーブルにアクセスする
ためのアドレッシング要素として使用する。これによっ
てｎ個の連続するビットの並列処理が可能になり、した
がって高速ＨＤＬＣ回線の処理が可能になる。さらに、
このテーブルを使って多数のＨＤＬＣ／ＳＤＬＣ回線が
管理できるので、多重化が簡単に低費用で実現される。
また、この並列処理方法は、回線インターフェース回路
によって受信されたアナログ信号が、シグマ−デルタ・
パルスに直接変換され、その後ＰＣＭワードに変換され
るようなＤＳＰアーキテクチャにもよく適合している。
このようなアーキテクチャでは、本発明による方法を用
いると、ＲＡＭ内で直接にＨＤＬＣフレームを作成でき
るようになり、ビット・クロック速度で動作する追加の
ハードウェア部品が不要になる。

【０００７】本発明の好ましい実施例では、上記のテー
ブルが、計算機内のＰＲＯＭ記憶域またはＲＯＭ記憶域
に記憶され、初期設定手順の間にＤＳＰに結合されたＲ
ＡＭ記憶域に転送される。その結果、通常はその装置内
に存在するプロトコルを制御プロセッサに結合された通
常のＰＲＯＭ記憶域またはＲＯＭ記憶域に記憶すること
が可能となる。したがって、テーブルを記憶するのに高
速すなわち短いアクセス時間を有するＰＲＯＭ記憶域を
使用する必要はない。

【０００８】このテーブルは、やはり制御プロセッサに
結合されたＰＲＯＭ記憶域に記憶されるソフトウェア・
プログラムによって生成することが好ましい。このソフ
トウェア・プログラムは、初期設定手順の間に、上記の
テーブルを生成するため、ＤＳＰに結合された高速のＲ
ＡＭ記憶域に転送される。テーブル生成処理が完了した
時、このソフトウェア・プログラムをＲＡＭから消去し
て、対応するＲＡＭ記憶位置を解放する。これによっ
て、ＲＡＭ記憶域のサイズを最小にすることができる。

【０００９】本発明の好ましい実施例では、この方法の
受信処理でゼロ削除テーブルが必要となり、送信処理で
はゼロ挿入テーブルが使用される。また、送信処理と受
信処理は、文字位置合せ機能を提供する独特のキャラク
タ同期テーブルを共用する。

【００１０】

【実施例】図１は、本発明を組み込んだデジタル信号プ
ロセッサを基礎とする多目的ＤＣＥのアーキテクチャを
示す図である。このＤＣＥは、バス２１９を介してＰＲ
ＯＭ記憶域２０５とＲＡＭ記憶域２０１に接続される、
プロトコル制御用の汎用マイクロプロセッサ２００を含
んでいる。デジタル信号プロセッサ（ＤＳＰ）２０２
が、バス２１７を介して、第１のフィールド、データ・
フィールド２０４と第２のフィールド、命令フィールド
２０３を有するＲＡＭに接続される。ＤＳＰ２０２は、
実時間信号処理動作ならびにビット・フロー制御動作の
実行に使用される。ＲＡＭ記憶域２０３／２０４は、バ
ス２１９にも接続され、したがって、マイクロプロセッ
サ２００とＤＳＰ２０２の間の論理的接続を提供する。
実際には、ＲＡＭ記憶域２０３／２０４は、周知の組込
み式直接メモリ・アクセス手段に結合された普通のＲＡ
Ｍ記憶域の組合せであることに留意されたい。クロック
生成装置２３２が、クロック・バス２１８上に、ＤＣＥ
内で必要なすべてのクロック、具体的には、内部発振器
（図示せず）から導出される内部クロック、受信信号か
ら導出される受信クロック、およびＤＴＥインターフェ
ースに提供される外部クロックを供給する。送信ブロッ
ク２１３は、たとえばＤＴＥＶ２４インターフェース
のリード線２２１から来る送信データ・ビットを並列化
する。ｎビット・パケットをアセンブルする時には、Ｄ
ＳＰ２０２に対する割込みを生成して、ｎビット・パケ
ットが読み取れることをＤＳＰ２０２に示す。送信ブロ
ック２１３は、クロック・バス２１８上に供給される送
信クロック（所望の構成に応じて、内部クロックか、外
部クロックまたは受信クロックのいずれか）の制御下に
ある。

【００１１】受信ブロック２１４は、バス２１７上でＤ
ＳＰ２０２からｎビット・ワードを受け取ろうとする時
に、ＤＳＰ２０２に対して割込み信号を生成する。受信
ブロック２１４は、リード線２２２上で、クロック・バ
ス２１８上に存在する受信クロックの速度でこのｎビッ
ト・ワードを直列化する。

【００１２】デジタル・アナログ変換（Ｄ／Ａ）回路２
１６は、ＤＳＰ２０２によって変調アルゴリズムに従っ
て計算されたサンプルを受け取る。この変調アルゴリズ
ムは、やはりクロック生成装置２３２によってクロック
・バス２１８上に供給される、送信サンプリング・クロ
ックの速度でパルス駆動される。

【００１３】同様に、アナログ・デジタル変換（Ａ／
Ｄ）回路２１５は、ＤＳＰ２０２に、受信サンプリング
・クロックの速度でサンプルを供給する。この受信サン
プリング・クロックも、クロック生成装置２３２によっ
てクロック・バス２１８上に生成される。本発明の好ま
しい実施例では、Ｄ／Ａ回路２１６はシグマ−デルタ復
号回路、Ａ／Ｄ回路２１５はシグマ−デルタ符号化回路
である。最後に、回線インターフェース回路２０７が、
リード線２２４を介してＡ／Ｄ回路２１５に、また、リ
ード線２２３を介してＤ／Ａ回路２１６に接続され、通
信回線への適当な結合を行う。

【００１４】送信ブロック２１３、受信ブロック２１
４、Ａ／Ｄ回路２１５およびＤ／Ａ回路２１６を制御す
るための有効なタイミング配置回路は、本発明の出願人
に譲渡され、参照によって本明細書に組み込まれる欧州
特許出願EP-A-90480150.3号に開示されている。

【００１５】手短に言うと、前記の文書によれば、これ
らの回路の制御は、複数のデジタル値を、適当なレジス
タ、すなわち受信サンプリング（ＲＳ）時間レジスタ
（４３）、送信サンプリング（ＸＳ）時間レジスタ（５
３）、送信データ（ＴＤ）レジスタ（３３）および受信
データ（ＲＤ）時間レジスタ（２３）に記憶することに
よって達成される。各レジスタの内容が、タイマ（６
０）の内容と継続的に比較される。タイマが、あるレジ
スタ、たとえばＲＳ時間レジスタ（４３）に記憶された
値に達する時、Ａ／Ｄ回路２１５が、リード線２２４上
に現われるアナログ信号のサンプリングを実行する。Ｒ
Ｓ時間レジスタに記憶される値をプログラミングするこ
とによって、ＤＳＰ２０２は、Ａ／Ｄ回路２１５をパル
ス駆動する送信クロックのサンプリングを制御すること
ができる。より一般的に言えば、前記の各レジスタのデ
ジタル値を適当にプログラミングすることによって、Ｄ
ＳＰ２０２は、大量のクロック分周器や電子スイッチを
必要とせずに、ＤＣＥ内で使用されるすべてのクロック
を正確に制御し調節することができる。同様に、ＤＳＰ
２０２は、Ｄ／Ａ回路２１６に関連するＸＳ時間レジス
タ内で適当なデジタル値の列を生成することによって、
適当な送信サンプリング・クロックでのｎビット・ワー
ドのデジタル・アナログ変換を正確に制御することがで
きる。ただし、従来式のクロック制御回路またはタイミ
ング配置回路を使用して、本発明による方法を実施でき
ることに留意されたい。

【００１６】したがって、ＤＳＰに結合されたＲＡＭ記
憶域、特にデータ・フィールド２０４には、回線インタ
ーフェース回路２０７から（Ａ／Ｄ回路２１５を経由
し、適当な復調デジタル処理アルゴリズムの後に）また
はＤＴＥ２０９から来るビットのパケットがロードされ
る。ＲＡＭに記憶されるこれらのビットのパケットは、
ＨＤＬＣフレームを搬送するデータ・ビットのストリー
ムに対応し、既知のＨＤＬＣ機能、すなわちフラグ検
出、遊休／打切り管理、ゼロ削除および文字の抽出を実
現するために、処理されなければならない。

【００１７】本発明の第１の実施例では、ＲＡＭ記憶域
２０３／２０４、特に命令フィールド２０３に、本発明
による並列処理方法の実施に使用される２つの異なるテ
ーブルがロードされる。ＲＡＭ記憶域への２つのテーブ
ルのロードは、計算機の電源投入後に行われる初期設定
手順の間に実行される。

【００１８】図２と図３は、それぞれ、本発明によるＨ
ＤＬＣビット・ストリームの並列処理方法に必要な、受
信テーブルと送信テーブルのフォーマットを示す図であ
る。受信テーブル２にアクセスする前に、ＤＳＰ２０２
は、１１ビットを有し、３つの異なるフィールドからな
るアドレス１を作成する。第１のフィールドは、R-spl
と称しＨＤＬＣ／ＳＤＬＣビット・ストリームから抽出
される４ビットの現サンプルを含み、第２の４ビット・
フィールドは、R-one-ctrと称し、連続する１の現在の
個数を含み、第３の３ビット・フィールドは、R-bit-ct
rと称し、文字にアセンブルされるビットの個数を含
む。この受信テーブルにアクセスすると、１つの２３ビ
ット・ワード３が与えられる。この２３ビット・ワード
３は、図４に示される受信アルゴリズムに関連して使用
される。図２に示すように、このワードは、New R-one-
counterと称する第１の４ビット・フィールドを含んで
いる。このフィールドは、受信テーブルへの次のアクセ
スに使用される、R-one-counterパラメータの新しい値
を保持する。また、この２３ビット・ワードは、受信Ｈ
ＤＬＣ／ＳＤＬＣビット・ストリームでの従来式のflag
（フラグ）、abort（打切り）またはidle（遊休）信号
の検出を示すＦ、ＡおよびＩパラメータの現在の値を与
える、第２の３ビット・フィールドを含んでいる。第３
の８ビット・フィールドは、Data-segmentと称し、受信
ＨＤＬＣ／ＳＤＬＣフレームから抽出されたビットを含
む。第４の３ビット・フィールドは、New R-Bit-counte
rと称し、受信テーブルへの次のアクセスに使用されるR
-Bit-counterパラメータの値を含む。第５の１ビット・
フィールドは、CHAR-SERVICEと称し、ある文字がアセン
ブルされたばかりであり、それが上位層で、すなわちパ
ケットへの文字のアセンブルなどを行う遠隔通信サービ
ス・ルーチンで使用可能であることを示す。最後に、第
６の４ビット・フィールドは、R-overflowと称し、おそ
らくは受信されており、次の文字のアセンブルに使用さ
れる残余ビットを与える。

【００１９】同様に、図３は、送信テーブル５にアクセ
スするために必要なアドレス４のフォーマットを示す図
である。このアドレスは、１０ビットを有し、３つの異
なるフィールドからなる。第１のフィールドは、T-spl
と称し、ＨＤＬＣ／ＳＤＬＣフレームに挿入される４ビ
ットの現在のサンプルを含み、第２の３ビット・フィー
ルドは、T-one-ctrと称し、連続する１の現在の個数を
保持し、第３の３ビット・フィールドはT-bit-ctrと称
しＨＤＬＣフレームを作成するために既にアセンブルさ
れているビットの個数を保持する。送信テーブル５にア
クセスすると、１つの１９ビット・ワード６が与えられ
る。この１９ビット・ワードは、図５に示す送信アルゴ
リズムに関連して使用される。このワードは、New T-on
e-counterと称する第１の４ビット・フィールドを含ん
でいる。このフィールドは、送信テーブルへの次のアク
セスに使用される、後述するT-one-counterパラメータ
の新しい値を保持する。また、この１９ビット・ワード
は、後述するようにＨＤＬＣフレームを漸進的に作成す
るのに使用されるビットを含む、DATA-SEGMENTと称する
第２の８ビット・フィールドを含んでいる。第３の３ビ
ット・フィールドは、New T-Bit-counterと称し、送信
テーブルへの次のアクセスに使用されるT-Bit-counter
パラメータの値を含む。第４の１ビット・フィールド
は、CHAR-SERVICEと称し、ＨＤＬＣビット・ストリーム
の次の８ビットが、図５に関して説明する送信処理によ
ってアセンブルされたばかりであることを示す。最後
に、第５の４ビット・フィールドは、T-overflowと称
し、ＨＤＬＣビット・ストリームの８ビットの組がアセ
ンブルされた時に、現在処理されているサンプル内にお
そらく存在していた残余ビットを与える。これらの残余
ビットは、ＨＤＬＣフレームの次のビット群を作成する
ために使用される。

【００２０】図４は、ＲＡＭ記憶域２０３／２０４に記
憶されたＨＤＬＣビット・ストリームの並列処理を可能
にする受信アルゴリズムを示す図である。このアルゴリ
ズムの目的は、データ・フィールド２０４（R-spl）に
記憶された直列ＨＤＬＣ／ＳＤＬＣビット・ストリーム
から抽出された受信文字のほかに、Flag、Abort、Idle
という情報を上位層に提供することである。このアルゴ
リズムは、初期設定ステップ１１から始まり、このステ
ップ１１の間に、ＤＳＰがR-one-ctr、R-bit-ctrおよび
R-ccを０にセットする。その後、ステップ１２で、ＤＳ
Ｐが、最初のサンプルR-spl、すなわち、受信ＨＤＬＣ
／ＳＤＬＣフレームから来る４ビットの組を、ＲＡＭ記
憶域のデータ・フィールド２０４から抽出する。ＤＳＰ
は、これをR-one-counter（R-one-ctr）およびR-Bit-co
unter（R-bit-ctr）の現在値と結合することによって、
ＲＡＭ記憶域２０３／２０４にロードされた受信テーブ
ル２のアクセスに使用される、１１ビット・アドレスを
形成する。その後、ステップ１３で、ＤＳＰ２０２は、
R-one-ctrパラメータとR-bit-ctrパラメータの値を更新
するために、受信テーブル２に読み込まれた２３ビット
・ワードから、New R-one-ctr（第１フィールド）とNew
R-bit-ctr（第４フィールド）の値を抽出する。ステッ
プ１４で、受信ＨＤＬＣビット・ストリーム内で、fla
g、idleまたはabortのうちのどれかの信号が検出された
か否かを判定するために、テストが実行される。このテ
ストは、２３ビット・ワード３の第２フィールドの１ビ
ットを、１と連続的に比較することによって行われる。
その第２フィールドの１ビットに"１"が実際に存在する
場合には、ＤＳＰ２０２は、対応する信号flag、idleま
たはabortのうちの１つを検出したと結論を下し、ステ
ップ１５でその情報を上位層に送る。上位層は通常、オ
ープニング・フラグまたはクロージング・フラグの判
定、アドレス・フィールドやデータ・フィールドの抽
出、フレーム検査シーケンスの計算、文字のパケットへ
のアセンブルなど、より高水準のプロトコル・サポート
・サービス・ソフトウェアからなる。その後、ステップ
１６で、ＤＳＰは、R-CCパラメータを０にリセットし、
ステップ１７に進む。ステップ１４でFlag、abortまた
はidleのうちのどの信号も検出されなかった場合、すな
わち、第２フィールドが値^０００^を保持する場合は、
ステップ１７に進む。ステップ１７で、ＤＳＰは、受信
テーブル２から読み取った２３ビット・ワードの第３フ
ィールドに存在するdata-segmentの値で、R-CCの現在値
を更新する。この更新は、R-CCとdata-segmentフィール
ドの現在値の論理和演算を実行することによって行われ
る。R-CC値の連続的更新により、ＨＤＬＣフレームから
抽出される８ビット文字を漸進的にアセンブルできるよ
うになる。その後、ステップ１８で、ＤＳＰ２０２は、
CHAR-SERVICEビットの存在を検出するために、受信テー
ブル２から読み取った２３ビット・ワードの第５フィー
ルドを"１"と比較する。このCHAR-SERVICEビットは完全
な８ビット文字がレジスタR-CC内にアセンブルされてお
り、上位の遠隔通信サービス層による次の処理に使用可
能であることを示す。CHAR-SERVICEフィールドが０を含
む場合は、完全な文字がまだR-CC内で使用可能になって
いないことを意味し、ＤＳＰ２０２は、ＨＤＬＣフレー
ムから抽出される次の４ビット・サンプルを処理するた
めに、ステップ１２に戻る。CHAR-SERVICEビットが１に
等しい場合は、ステップ１９で、ＤＳＰは、R-CCにロー
ドされたアセンブル済みの文字を上位層に送る。ステッ
プ２０で、ＤＳＰは、もう一度R-CCを０にセットする。
ステップ２１で、次にアセンブルする文字に対応するビ
ットが最後に処理された４ビット・サンプル内に存在す
る可能性を考慮に入れるために、読み取られた２３ビッ
ト・ワードのR-overflowフィールドの値でR-CCレジスタ
を更新する。その後、再びステップ１２に進んで、ＤＳ
Ｐは、受信ＨＤＬＣフレームから抽出される新しい４ビ
ットの組からなる次の４ビット・サンプルを抽出する。

【００２１】図５は、ＲＡＭ記憶域２０３／２０４に記
憶されたＨＤＬＣ文字を並列処理して、回線上に送信す
べきビット・ストリームを作成できるようにする、送信
アルゴリズムを示す図である。このアルゴリズムは、初
期設定ステップ３１から始まり、このステップ３１の間
に、ＤＳＰは、T-one-ctr、T-bit-ctrおよびT-CCを０に
セットする。その後、ステップ３２で、ＤＳＰは、ＨＤ
ＬＣフレームをアセンブルする処理が、ゼロ挿入モード
であるか否かをテストする。ゼロ挿入モードが必要にな
るのは、送信すべきデータがＨＤＬＣフレーム内に置か
れる時、すなわち、そのデータが２つのフラグによって
分離され、Flag、AbortまたはIdleを送信する必要がな
い時である。この処理がゼロ挿入モードではない場合に
は、ステップ３３で、ＤＳＰ２０２は、T-one-ctrを０
にセットし、その後、ステップ３４に進む。そうでない
場合には、直接ステップ３４に進む。ステップ３４で、
ＤＳＰ２０２は、図３の送信テーブル５にアクセスする
ために、１０ビット・アドレスを形成する。このアドレ
スは、ＨＤＬＣビット・ストリームに挿入しようとする
データの４ビット・サンプルT-splに、T-one-ctrおよび
T-Bit-counterの現在値を加えることによって形成され
る。ステップ３４で、ＤＳＰは、ＲＡＭ記憶域２０３／
２０４にロードされた送信テーブル５を読み取ることに
よって、１つの１９ビット・ワードを得る。この１９ビ
ット・ワードのフォーマットは、図３に示されている。
その後、ステップ３５で、ＤＳＰ２０２は、T-one-ctr
パラメータとT-bit-ctrパラメータの現在値を更新する
ために、この１９ビット・ワードからNew T-one-ctr
（第１フィールド）とNew T-bit-ctr（第３フィール
ド）の値を抽出する。その後、ステップ３６で、ＤＳＰ
２０２は、送信テーブル５から読み取った１９ビット・
ワードの第２フィールドに存在するData-segmentの値
で、T-CCの現在値を更新する。この更新は、T-CCとData
-segmentフィールドの現在値の論理和演算を実行するこ
とによって行われる。上記と同様に、T-CC値の連続的更
新により、ＤＴＥまたは通信回線に送信されるＨＤＬＣ
ビット・ストリームの８ビットの組を漸進的にアセンブ
ルできるようになる。その後、ステップ３７で、ＤＳＰ
２０２は、CHAR-SERVICEビットの存在を検出するため
に、送信テーブル５から読み取られた１９ビット・ワー
ドの第５フィールドを、"１"と比較する。このCHAR-SER
VICEドットは、ＨＤＬＣフレームの８ビットの組が、上
位の遠隔通信サービス層または遠隔通信ルーチンによる
次の処理のために使用可能であることを示す。CHAR-SER
VICEフィールドが０を含む場合は、T-CCパラメータの計
算処理がまだ進行中であり、ＨＤＬＣフレームの次の８
ビットを使用できるようになる前に、さらに４ビットの
サンプルが必要であることを意味する。この場合には、
ＤＳＰ２０２は、ＨＤＬＣフレームにアセンブルする文
字に対応する次の４ビットの組を処理するために、ステ
ップ３２に戻る。CHAR-SERVICEビットが１に等しい場合
は、ステップ３８で、ＤＳＰは、T-CCにロードされた使
用可能な８ビットの組を上位層に送る。ステップ３９
で、ＤＳＰは、もう一度T-CCを０にセットする。ステッ
プ４０で、残余ビットが存在する可能性を考慮に入れる
ために、読み取られた１９ビット・ワードのT-overflow
フィールドで、T-CCレジスタを更新する。その後、再び
ステップ３２に進んで、ＤＳＰは、ＨＤＬＣフレームの
作成を続行するために、次の４ビット・サンプルを抽出
する。

【００２２】受信テーブルが１１ビット・アドレスによ
ってアドレスされるのに対して、送信テーブルは１０ビ
ット・アドレスしか必要としないので、前者は後者の２
倍のサイズを有する。受信テーブルには、２Ｋ個の２３
ビット・ワードすなわち６Ｋバイトのサイズの記憶域が
必要である。後者の場合、読取り動作には、８ビット記
憶域の基本的な読取り動作が３回必要である。同様に、
送信テーブルには、１Ｋ個の１９ビット・ワードすなわ
ち３Ｋバイトの通常の記憶域が必要である。１サンプル
のサイズは、R-splとT-splのどちらの場合でも、記憶装
置の大きさを最小にすると同時に十分な水準の並列処理
を維持するために、恣意的に４に固定されていることに
留意されたい。ただし、４ビットを超えるビットを並列
に処理できるように、２つのテーブルのサイズおよびフ
ォーマットを適合させることは当業者にとって簡単であ
ろう。

【００２３】本発明の第２の実施例では、テーブルを記
憶するためにＲＡＭ内で必要な記憶域のサイズが、わず
かのＤＳＰ資源を追加するだけで最小にされる。この第
２の実施例には、３つの小さな異なるテーブルが必要で
ある。

【００２４】図６、７、８は、本発明の第２の実施例に
よる並列処理方法に必要なこれら３つのテーブルのフォ
ーマットを示す図である。受信処理は、"ZERO-DELETE"
（ゼロ削除）テーブル（表２）と"CHAR-SYNCHRO"（キャ
ラクタ同期）テーブル（表３）によってＨＤＬＣ／ＳＤ
ＬＣビット・ストリームからのデータ・ビットの抽出を
実現し、一方、送信処理は、後者のテーブルと第３の"Z
ERO-INSERT"（ゼロ挿入）テーブル（表１）を組み合わ
せることによって、ＨＤＬＣビット・ストリームを作成
する。図６に関して、ゼロ挿入テーブル（表１）は、２
つの異なるフィールドを含む７ビット・アドレス４１に
よってアクセスされる。第１のフィールドは、T-splと
称し、ＨＤＬＣ／ＳＤＬＣフレーム内に挿入されるバイ
トから抽出された４ビット・サンプルを含み、第２の３
ビット・フィールドは、T-one-ctrと称し、最後の０以
降の連続する１の現在の個数を保持する。ゼロ挿入テー
ブル（表１）をアドレスすると、１つの９ビット・ワー
ド４３が得られる。この９ビット・ワード４３は、NEW-
T-one-ctrの値を保持する第１の３ビット・フィールド
と、キャラクタ同期テーブルのアドレッシングに使用さ
れる残余データを保持する第２の６ビットのT-dataフィ
ールドとを含んでいる。上記と同様に、NEW-T-one-ctr
（New-TransmiT-one-counter）は、図１１と図１２に関
して後述するように、ゼロ挿入テーブル（表１）の次の
アクセスに必要な３ビット・データを含む。図７に関し
て、ゼロ削除テーブル（表２）は、２つの異なるフィー
ルドを含む８ビット・アドレス４４によってアクセスさ
れる。第１のフィールドは、R-splと称し、ＨＤＬＣ／
ＳＤＬＣビット・ストリームから抽出される４ビット・
サンプルからなり、第２の４ビット・フィールドは、R-
one-ctrと称し、連続する１の現在の個数を保持する。
ゼロ削除テーブル（表２）をアドレスすると、１つの１
２ビット・ワード４６が得られる。この１２ビット・ワ
ード４６は、NEW-R-one-ctrの値を保持する第１の４ビ
ット・フィールドと、おそらくＨＤＬＣ／ＳＤＬＣフレ
ーム内に存在する信号Flag、AbortおよびIdle（ＦＡ
Ｉ）を表す第２の３ビット・フィールドと、キャラクタ
同期テーブルのアドレッシングに使用される残余データ
を保持する第３の５ビットのR-dataフィールドとを含ん
でいる。この第３のフィールドは、ゼロ削除の後のデー
タ・ビット情報を与える。その長さは、０〜４であれば
よい。

【００２５】上記と同様に、NEW-R-one-ctr（New-Recei
ve-one-counter）は、図９および図１０に関して後述す
るように、ゼロ削除テーブル（表２）の次のアクセスに
必要な４ビット・データを保持する。

【００２６】最後のキャラクタ同期テーブルのフォーマ
ットを、図８に示す。このテーブルには、文字にアセン
ブルされるビットの個数を保持する、New-bit-ctrと称
する第１の３ビット・フィールドと、文字を漸進的にア
センブルするのに必要なDATA-SEGMENTを保持する第２の
８ビット・フィールド（Bit-ctr入力の値に応じて正し
く置かれたR-data入力またはT-data入力の上位部分を含
む）と、残余データDS-dataを保持する第３の５ビット
・フィールドとを含む、１６ビット・ワードがロードさ
れる。キャラクタ同期テーブル（表３）は、９ビット・
アドレス４７によってアドレスされる。この９ビット・
アドレス４７は、ゼロ挿入テーブル（表１）（６ビット
のT-data）またはゼロ削除テーブル（表２）（５ビット
であるが、パターン０ｘｘｘｘｘを形成するために、左
に０の第６ビットが結合されているR-data）のいずれか
に読み取られたワードから抽出された残余データをロー
ドされた第１の６ビット・フィールドを含んでいる。９
ビット・アドレス４７の第２フィールドは、キャラクタ
同期テーブル（表３）に最後に読み取られたワードから
抽出されるbit-ctrの値を含む。これらのフィールドの
フォーマットを、本明細書の末尾にまとめて示す。図
９、１０は、ゼロ削除テーブル（表２）とキャラクタ同
期テーブル（表３）を使ってＨＤＬＣビット・ストリー
ムの並列処理を提供する、本発明の第２の実施例の受信
アルゴリズムを示す図である。このアルゴリズムは、初
期設定ステップ５１から始まり、このステップ５１の間
に、ＤＳＰはR-one-ctr、R-bit-ctrおよびR-ccを０にセ
ットする。その後、ＤＳＰは、ＲＡＭ記憶域のデータ・
フィールド２０４に置かれたＨＤＬＣ／ＳＤＬＣビット
・ストリームから１つの４ビットR-splサンプルを抽出
する。上述したように、このビット・ストリームは、適
当な信号復調処理の後に回線インターフェース回路２０
７から来るか、あるいはＤＴＥから直接に来る。ＤＳＰ
２０２は、上記の４ビットのR-SPLサンプルとR_oneカウ
ンタの現在値とを用いて８ビット・アドレスを形成し、
ステップ５２で、ゼロ削除テーブル（表２）の対応する
アドレスを読み取る。その後、ステップ５３で、ＤＳＰ
２０２は、そのテーブルから読み取った１２ビット・ワ
ードの第１フィールドから抽出された値で、R-one-ctr
の内容を更新する。ステップ５４で、ＤＳＰは、ゼロ削
除テーブル（表２）に読み取られたＦ標識、Ａ標識およ
びＩ標識の値をテストすることによって、Flag、Abort
またはIdleのうちのどれかの信号が検出されたか否かを
検査する。そのような場合、すなわち、Ｆ、ＡおよびＩ
のうちの１つが１に等しい場合には、ステップ５５に進
み、Ｆ、ＡおよびＩの実際の値を上位のＳＤＬＣプロト
コル・サポート層に送る。上記と同様に、この上位層
は、オープニング・フラグまたはクロージング・フラグ
の判定、アドレス・フィールドやデータ・フィールドの
抽出、フレーム検査シーケンスの計算など、上位ＨＤＬ
Ｃ層機能を管理する。その後、ステップ５６で、R-bit-
ctrとR-CCの内容を０にセットし、ステップ５７に進
む。ステップ５４で、読み取られたワード中にＦ信号、
Ａ信号およびＩ信号のどれも存在しない場合、すなわ
ち、Ｆ＝Ａ＝Ｉ＝０の場合には、ステップ５７に進み、
ＤＳＰ２０２が、ゼロ削除テーブル（表２）に読み込ま
れた１２ビット・ワードから残余R-dataを抽出する。そ
の後、ＤＳＰは、キャラクタ同期テーブル（表３）の、
この残余R-dataビットとR-bit-ctrに含まれるビットと
によって形成されるアドレスを読み取る。ステップ５９
で、そのテーブルに読み込まれた１６ビット・ワードの
最初の３ビット・フィールドの内容で、R-bit-ctrの値
を更新する。ステップ６０で、ＤＳＰは、data-segment
の値、すなわち、図８に示されるようにキャラクタ同期
テーブル（表３）に読み込まれたワードの第２の８ビッ
ト・フィールドの内容を抽出する。ステップ６１で、そ
の値と、R-CCレジスタにロードされた現文字の内容との
論理和をとる。したがって、ＨＤＬＣ／ＳＤＬＣビット
・ストリームから抽出された文字は、漸進的にアセンブ
ルされ、R-CCレジスタに記憶される。その後、図１０の
ステップ６２で、R-bit-ctrの値を０と比較する。R-bit
-ctrが０に等しくない場合は、次の４ビット・サンプル
を処理するために、再びステップ５２に進む。逆の場合
には、１文字全体がアセンブルされており、上位のＳＤ
ＬＣプロトコル・サポート層による次の処理のために使
用可能になっている（ステップ６３）。その後、ステッ
プ６４で、R-CCの内容を０にセットし、ステップ６５
で、次の文字のアセンブル処理で検討しなければならな
い残余データがあるか否かを決定するためにテストを行
う。これは、DS-dataの値を００００１と比較すること
によって行われる。DS-dataが００００１に等しく、残
余データがないことを示す場合には、次のサンプルを処
理するため、ステップ５２に進む。DS-dataが００００
１に等しくなく、最後のR-dataのデータ・ビットのうち
少なくとも１ビットが、次にアセンブルされる文字に対
応することを示す場合には、ＤＳＰは、その残余データ
を抽出し、DS-dataの内容をR-dataにロードし、キャラ
クタ同期テーブル（表３）への次のアクセスのためにス
テップ５８に進む。これによって、残余データを考慮に
入れてR-CCを適当な値に初期設定できるようになる。

【００２７】図１１および図１２は、ＤＴＥ２０９に送
信しようとするＨＤＬＣ／ＳＤＬＣフレームを作成する
並列処理方法の、送信部分を示す図である。このＨＤＬ
Ｃビット・ストリームも、一連のパルス符号変調ワード
を計算する適当な変調アルゴリズムに従ってＤＣＥによ
って処理され、ＲＡＭ記憶域２０３／２０４に直接に記
憶され、Ｄ／Ａ回路２１６を介して回線インターフェー
ス回路２０７に送られる可能性が高い。この処理は、初
期設定ステップ７１から始まり、このステップ７１で、
T-one-ctr、T-bit-ctrおよびT-CCの値が０にセットされ
る。その後、ステップ７２で、ＤＳＰは、この処理がZe
ro-Insertモードであるか否かを検査する。適当なモー
ドの選択は、ＨＤＬＣ／ＳＤＬＣビット・ストリームに
挿入されるデータの性質に従って、上位のプロトコル・
サポート・サービスによって行われる。Zero-Insertモ
ードが選択されるのは、４ビットのサンプルが、２つの
ＨＤＬＣフラグすなわちオープニング・フラグとクロー
ジング・フラグの間に置かれる、真のメッセージのデー
タに対応する時である。逆の場合、すなわち非Zero-Ins
ertモードの場合には、flag信号またはidle信号の送出
が、連続して行われる。ステップ７２で非Zero-Insert
モードが選択された時は、ステップ７３に進む。ステッ
プ７３で、ＤＳＰ２０２が、上位の遠隔通信プロトコル
・サポート・サービスから、次に送信する４ビット・サ
ンプルを入手する。その後、ステップ７４で、ＤＳＰ
は、パターン０１ｘｘｘｘを形成するために２つのビッ
ト^０１^と送信しようとするサンプルのビットとを結合
することによって、T-dataの６ビット値を作成する。そ
の後、ステップ７９に進む。Zero-Insertモードの場合
には、ＤＳＰ２０２は、ステップ７５で、２つのフラ
グ、オープニング・フラグとクロージング・フラグの間
に挿入されるデータに対応する４ビットのT-splサンプ
ルを入手する。その後、ステップ７６で、ＤＳＰは、図
６、７、８のゼロ挿入テーブル（表１）の、T-splの４
ビットとT-one-ctrの４ビットによって形成されるアド
レスの読取り動作を実行する。ここで読み取られたワー
ドの最初の４ビットを抽出すると、ステップ７７でT-on
e-ctrの更新に使用されるNew-T-one-ctrの値が得られ
る。その後、ステップ７８で、読み取ったワードの第２
の６ビット・フィールドから、キャラクタ同期テーブル
（表３）のアクセスに使用されるT-dataの値を得る。そ
の後、ステップ７９に進んで、キャラクタ同期テーブル
（表３）の、(T-data, T-bit-ctr)によって形成される
アドレスの読取り動作を実行する。これによって１つの
１６ビット・ワードがもたらされ、その最初の３ビット
・フィールドを用いると、ステップ８０でT-bit-ctrの
更新が可能になる。その後、ステップ８７で、ＤＳＰ
は、この１６ビット・ワードの第２のフィールドから８
ビットのデータ・セグメントを抽出する。その後、図１
２のステップ８１で、ＤＳＰは、抽出されたデータ・セ
グメントとT-CCの現在値の論理和を実行する。上記と同
様に、ＨＤＬＣ／ＳＤＬＣビット・ストリームの８ビッ
ト・サンプルが、漸進的に作成され、T-CCに記憶され
る。ステップ８２で、ＤＳＰは、進行中の８ビット・サ
ンプルの作成が完了したか否かを検査する。これは、T-
bit-ctrの値を０と比較することによって行われる。T-b
it-ctrが０に等しくなく、T-CCに記憶された値の計算処
理がまだ進行中であることを示す場合には、次の４ビッ
ト・サンプルを要求するために、ステップ７２に戻る。

【００２８】逆の場合には、T-bit-ctrが０に等しく、
送信するＨＤＬＣ／ＳＤＬＣビット・ストリームの次の
８ビット・サンプルの作成が完了したことを示す。ステ
ップ８３で、ＤＳＰは、その送信を実行する適当な構成
要素にT-CCの値を供給する。このＨＤＬＣ／ＳＤＬＣビ
ット・ストリームをＤＴＥに送信する場合には、送信ブ
ロック２１３が、次の８ビット・サンプルを受け取る。
このＨＤＬＣ／ＳＤＬＣビット・ストリームを通信回線
に送信する場合には、ＤＳＰは、これを変調アルゴリズ
ムに送って、Ｄ／Ａ回路２１６に送られるパルス符号変
調ワードを計算する。その後、ＤＳＰは、ステップ８４
でT-CCの値を０にセットした後に、ステップ８５に進
む。ステップ８５で、ＤＳＰは、ＨＤＬＣ／ＳＤＬＣビ
ット・ストリームの次の８ビット・サンプルの計算処理
のために考慮すべき残余ビットが存在するか否かを決定
するために、キャラクタ同期テーブル（表３）に読み込
まれた１６ビット・ワードの第３の５ビット・フィール
ドDS-dataから抽出された残余データの値を、値^０００
０１^と比較する。この残余データが００００１に等し
い場合には、実際には残余ビットが存在しないことを示
し、ステップ７２に進んで、次の４ビット・サンプルを
処理する。ステップ８５でこの残余データが００００１
に等しくない場合には、最後に処理された４ビット・サ
ンプルが、次にアセンブルされる８ビット文字に対応す
るビットを少なくとも１つ含むことを示す。その場合、
ＤＳＰ２０２は、T-CCの次の値の計算処理で前記の少な
くとも１ビットを考慮に入れるため、ステップ８６でそ
の残余データを抽出し、これをT-dataにロードし、ステ
ップ７９に戻る。これは、ステップ８７でその残余デー
タに対応するデータ・セグメントを抽出するために、ス
テップ７９でキャラクタ同期テーブル（表３）を読み取
り、最後にステップ８０でそのデータ・セグメントでの
T-CCの更新を継続することによって達成される。

【００２９】本発明の特定の実施例では、２つまたは３
つのテーブルが、ＰＲＯＭ記憶域またはＲＯＭ記憶域か
ら転送された後に、ＲＡＭ記憶域にロードされる。これ
によって、高速のＰＲＯＭ記憶域またはＲＯＭ記憶域を
使用しなくて済むようになる。というのは、制御用のマ
イクロプロセッサ２００に結合された通常の低速で安価
なＰＲＯＭ記憶域２０５またはＲＯＭに、これらのテー
ブル群を記憶することができるからである。したがっ
て、強力なＤＳＰ２０２に結合されたＲＡＭ記憶域２０
３／２０４だけが、高速の記憶装置内で実施される。

【００３０】受信テーブルと送信テーブルの内容は、検
討対象のテーブルに読み込まれるワードの内容をアドレ
ス毎に分析し、そのテーブルのフォーマットを検討する
ことによって、簡単に決定される。この操作は、当業者
には簡単である。本発明の１つの実施例で使用される３
つのテーブル、ゼロ挿入テーブル（表１）、ゼロ削除テ
ーブル（表２）、およびキャラクタ同期テーブル（表
３）の内容は、すべてのアドレスについて本明細書の末
尾に与えられている。ただし、この内容は、後述のテー
ブル生成処理から直接に導出することも可能である。

【００３１】実際、本発明の特定の実施例では、特定の
ソフトウェア・プログラムによって実行されるテーブル
生成方法によって、これらのテーブルが直接に生成さ
れ、ＲＡＭ記憶域２０３／２０４にロードされる。その
ソフトウェア・プログラムは、ＰＲＯＭ記憶域２０５に
ロードされており、ＲＡＭ記憶域２０３／２０４の電源
投入の後に始まる初期設定手順の間にＲＡＭ記憶域２０
３／２０４に転送される。テーブル生成処理が完了した
時、対応するテーブル生成ソフトウェアがＲＡＭから消
去されて、その後のデジタル信号処理動作のために必要
になる対応する記憶位置を解放する。これによって、Ｄ
ＳＰ２０２に結合された高速で高価なＲＡＭ記憶域の使
用を最小限に抑えることも可能になる。

【００３２】次に、本発明の第２の実施例の３つのテー
ブルのテーブル生成処理について説明する。ただし、当
業者なら、本発明の第１の実施例に使用される２つのテ
ーブルが生成できるようにこの方法を簡単に適合させる
であろう。

【００３３】図１３は、ゼロ削除テーブル（表２）の生
成に使用される方法を示す図である。このテーブルは、
２５６個の１２ビット・ワードを含んでいる。この方法
では、R-one-ctrと４ビット・サンプルSPLのすべての値
について（すなわち、１０進数で０と１５の間に含まれ
るこれらのパラメータのすべての値について）、テーブ
ル生成処理に使用される３つの中間パラメータを関連付
ける。３つの中間パラメータとは、サンプルの右側にあ
る"１"の個数に対応するR_ones、サンプルの左側にあ
る"１"の個数に対応するL-ones、およびサンプルの左に
あり、その右の位置にある１つの"０"によって区切られ
る"１"の集団の"１"の個数に対応するL-ones0である。
４ビット・サンプルのすべての値に対して、上記の３つ
の中間パラメータは、下記の表に与えられる。

【００３４】 spl R-ones(spl) L-ones(spl) L-ones0(spl) 0000 0 0 0 0001 1 0 0 0010 0 0 0 0011 2 0 0 0100 0 0 0 0101 1 0 0 0110 0 0 0 0111 3 0 0 1000 0 1 1 1001 1 1 1 1010 0 1 1 1011 2 1 1 1100 0 2 2 1101 1 2 2 1110 0 3 3 1111 4 4 0

【００３５】この４ビット・サンプルでは、右位置にあ
るビットが、ＨＤＬＣフレーム内で最初に受け取られる
ビットになることに留意されたい。このゼロ削除テーブ
ル生成方法は、初期設定ステップ９１、９２から始ま
り、ステップ９１でR-one-ctrが０にセットされ、ステ
ップ９２で、splの値が０にセットされる。その後、ス
テップ９３で、ＤＳＰ２０２は、演算R-one-ctr + R-on
es(spl)を実行し、その結果をNew-one-ctrレジスタにロ
ードする。その後、ステップ９４で、Ｆ、ＡおよびＩ標
識の値を０にセットする。ステップ９５で、New-one-ct
rの値が１５（１０進数）以上であるか否かを決定する
ため、New-one-ctrの値をテストする。そうである場合
には、ステップ９６に進んで、^１５^の値をNew-one-ct
rにロードする。その後、ステップ９７で、ＤＳＰは、R
-one-ctrの値が１５未満であるか否かをテストする。R-
one-ctrが１５未満であり、idle信号の最初の検出を示
す場合には、ステップ９８で、ＤＳＰ２０２は、標識Ｉ
の値を１にセットする。その後、ステップ１００に進
む。反対の場合、すなわちidle信号が前の４ビット・サ
ンプルで既に検出されていることが示される場合には、
ステップ１００に直接進む。ステップ９５で、New-one-
ctrの値が１５未満であった場合には、ＤＳＰ２０２は
ステップ１１４に進んで、R-one-ctrが７未満であり、
かつNew-one-ctrが７以上であるか否かをテストする。
これが真であり、Abort信号の検出を示す場合には、ス
テップ９９に進んで、ＤＳＰ２０２が標識Ａの値を"１"
にセットする。その後、ステップ１００に進む。ステッ
プ１１４のテストの結果、R-one-ctrが７以上である
か、New-one-ctrが７未満であった場合には、やはりス
テップ１００に進む。ステップ１００で、ＤＳＰ２０２
は、演算spl + 10000を実行する、すなわち、zero-dele
te動作を考慮に入れずに受信サンプルR-dataを作成す
る。その後、ステップ１０１で、splの値を１５（１０
進数）と比較する。この２つの値が等しい場合には、ス
テップ１０８に進む。逆の場合には、ステップ１０２
で、New-one-ctrの値を６（１０進数）と比較する。New
-one-ctrが６に等しい場合には、flag信号の検出を示
し、ステップ１０４に進んで、Ｆ標識の値をセットす
る。その後、ステップ１０５で、ＤＳＰが、R-one-ctr
とSPLの現在値を使用し、この残余データに従って保護
ビットを置くことによって、検出されたフラグの直後に
続く文字の先頭におそらくは対応する残余データを作成
する。

【００３６】その後、ステップ１０７に進む。テスト・
ステップ１０２で、New-one-ctrが６に等しくない場合
には、ＤＳＰは、これを値"５"（１０進数）と比較す
る。後者の２つの値が等しい場合には、ステップ１０６
で、ＤＳＰは、R-one-ctrとSPLの値によって決定される
場所にある０を削除し、次いでパターン０１ｘｘｘを形
成するため（ｘｘｘは、ゼロ挿入動作の後のデータに対
応する）保護ビットを置くことによって、R-dataの値を
作成する。

【００３７】その後、ステップ１０７に進む。ステップ
１０７で、ＤＳＰは、検討中のSPLサンプルに対応し、
上記の表中で与えられるL-ones0の値をロードすること
によって、New-one-ctrの値を更新する。その後、ステ
ップ１０８で、ＤＳＰは、New-one-ctr、ＦＡＩおよびR
-dataの値を用いて１２ビット・ワードを形成し、R-spl
とR-one-ctrによって形成されるアドレスに対応するＲ
ＡＭ記憶域内の位置にこの１２ビット・ワードを記憶す
る。その後、ステップ１０９で、ＤＳＰは、SPLの値を
テストし、これを１５と比較する。SPLがまだ１５に等
しくない場合には、ＤＳＰは、ステップ１１０でこれを
増分し、ゼロ削除テーブル（表２）の次のワードを形成
するためにステップ９３に戻る。SPLが１５に等しい場
合には、ステップ１１１で、ＤＳＰは、R-one-ctrの値
をテストし、これを１５と比較する。R-one-ctrが１５
に等しい場合には、ゼロ削除テーブル（表２）の２５６
ワードが計算済みであり、ＲＡＭ記憶域２０３／２０４
に記憶されていることを示し、ステップ１１３でゼロ削
除テーブル作成処理は完了する。逆の場合には、ＤＳＰ
は、ステップ１１２でR-one-ctrの値を増分し、ゼロ削
除テーブル（表２）の次のワードを形成するためにステ
ップ９２に戻る。

【００３８】図１４は、本発明によるゼロ挿入テーブル
生成処理を示す図である。このテーブルは、８０個（５
×１６個）の異なるワードの組を含んでいる。

【００３９】この処理は、初期設定手順から始まり、そ
のステップ１２１でT-one-ctrが０にセットされ、次に
ステップ１２２でsplが０にセットされる。上記と同様
に、ゼロ挿入テーブル生成アルゴリズムは、（０、４）
の範囲に含まれるT-one-ctrのすべての値と、１０進数
で（０、１５）の範囲含まれるサンプルのすべての値に
ついて、テーブルにロードされる１つの１０ビット・ワ
ードを連続的に作成することによって実行される。これ
は、下記のようにして達成される。

【００４０】その後、ステップ１２３で、ＤＳＰ２０２
は、T-one-ctr + R-ones(spl)を計算し、その結果が５
（１０進数）未満であるか否かを調べる。これが真であ
る場合には、ゼロ挿入動作が不要であることを示し、ス
テップ１２４で、ＤＳＰは、演算T-data = spl + 保護
ビット10000を実行する。その後、ステップ１２５に進
んで検討中のサンプルに関して上記のテーブルに読み込
まれた値L-ones(spl)をNew-T-one-ctrにロードする。そ
の後、ステップ１２９に進む。ステップ１２３でT-one-
ctr + R-ones(spl)の結果が５以上である場合には、ス
テップ１２６で、ＤＳＰ２０２は、ＨＤＬＣゼロ挿入規
則に従って適当な場所にゼロを追加することによって、
R-splを計算する。その後、ステップ１２７で、ＤＳＰ
は、ゼロ挿入テーブル（表１）に必要なNew-T-one-ctr
の値を計算する。この計算は、ステップ１２６で計算さ
れたR-splの値に対応するL-onesの値を入手し、それを
右に１つシフトすることによって達成される。このNew-
T-one-ctrは、値L-oneを右にシフトすることによって導
出されたものである。その後、ステップ１２８で、ＤＳ
Ｐは、値R-splに保護ビット１０００００を追加して、T
-dataを形成し、ステップ１２９に進む。ステップ１２
９で、ＤＳＰは、計算済みのNew-T-one-ctrとT-dataの
値を用いて１０ビット・ワードを形成し、ＲＡＭ記憶域
２０３／２０４内に置かれたゼロ挿入テーブルの、spl
とT-one-ctrによって指定されるアドレスに記憶する。
その後、ステップ１３０で、ＤＳＰは、SPLの値をテス
トし、これを１５と比較する。SPLがまだ１５に等しく
ない場合には、ステップ１３１で、ＤＳＰは、これを増
分し、ゼロ挿入テーブル（表１）の次のワードを形成す
るためにステップ１２３に戻る。SPLが１５に等しい場
合には、ステップ１３２で、ＤＳＰは、T-one-ctrの値
をテストし、これを４と比較する。T-one-ctrが４に等
しい場合には、ゼロ挿入テーブル（表１）の８０ワード
が比較済みであり、ＲＡＭ記憶域２０３／２０４内に記
憶されていることを示し、ステップ１３４で、ゼロ挿入
テーブル生成処理が完了する。逆の場合には、ステップ
１３３で、ＤＳＰは、T-one-ctrの値を増分し、ゼロ挿
入テーブル（表１）の次のワードを形成するためにステ
ップ１２２に戻る。

【００４１】図１５は、キャラクタ同期テーブル生成処
理を示す図である。このテーブルは、Bit-ctr（ビット
・カウンタ）の３ビット値と、T-dataまたはR_dataの６
ビット値によってアクセスされる（後者は、実際には５
ビット長で、左に１つの０が埋め込まれている）。これ
は、送信処理と受信処理にも使用され、これによって、
ＲＡＭ記憶域のサイズを最小限に抑える。このテーブル
は、８×６４＝５１２個の異なる位置を有するように見
える。上記と同様に、このテーブル生成処理は、初期設
定手順から始まり、そのステップ１４１で、Bit-ctrの
値を０にセットし、ステップ１４２で、R-splの値を^０
００００１^にセットする。その後、ステップ１４３
で、ＤＳＰ２０２は、R-spl内の関連ビットの個数ｎを
計算する。これは、連続的な左シフト動作によって保護
ビットの位置を決定することによって達成される。その
後、ＤＳＰは、R-splから保護ビットを削除する。その
後、ステップ１４４で、ＤＳＰは、R-splの値からDATA-
SEGMENTの値を計算する。これは、R-splに対して複数の
基本左シフト動作を実行することによって達成され、シ
フトの回数はbit-ctrの値に等しい。その後、ステップ
１４５で、値Bit-ctr+ nを計算し、それに対応する結果
を８と比較する。この結果が８未満の場合には、ステッ
プ１４６に進んで、その結果をNew-bit-ctrにロードす
る。その後、ステップ１４７で、残余データDS-dataに
値^００００１^をロードし、ステップ１５０に進む。ス
テップ１４５で計算Bit-ctr + nの結果が８以上である
ことが判明し、ＨＤＬＣフレームの８ビット文字全体が
作成済みであることを示す場合には、ステップ１４８に
進んで、New-bit-ctrの値を０にセットする。ステップ
１４９で、ＨＤＬＣ／ＳＤＬＣフレームの次の文字に対
応する残余ビットを用い、オーバーフローの値(Bit-ctr
+ n - 8)に対応する場所に保護ビットを置くことによ
って、残余DS-dataを作成する。

【００４２】その後、ステップ１５０で、ＤＳＰは、Ne
w-bit-ctr、Data-segmentおよびDS-dataの値を用いて１
６ビット・ワードを形成し、キャラクタ同期テーブル
（表３）の、(R-spl, bit-ctr)によって形成されるアド
レスによって指定される位置に記憶する。その後、ステ
ップ１５１で、ＤＳＰは、SPLの値をテストし、これを
６４と比較する。SPLが６４に等しくない場合には、ス
テップ１５２で、ＤＳＰは、SPLを増分し、キャラクタ
同期テーブル（表３）の次のワードを形成するためステ
ップ１４３に戻る。SPLが６４に等しい場合には、ステ
ップ１５３で、ＤＳＰは、Bit-ctrの値をテストし、こ
れを８と比較する。後者の値が８に等しい場合には、キ
ャラクタ同期テーブル（表３）の５１２ワードが計算済
みで、ＲＡＭ記憶域２０３／２０４に記憶されているこ
とを示し、ステップ１５５でキャラクタ同期テーブル生
成処理は完了する。逆の場合には、ステップ１５４で、
ＤＳＰは、Bit-ctrの値を増分し、キャラクタ同期テー
ブル（表３）の次のワードを作成するためステップ１４
２に戻る。

【００４３】図１３、図１４および図１５に示す、ゼロ
削除テーブル、ゼロ挿入テーブルおよびキャラクタ同期
テーブルを生成するための方法は、当業者なら、図２お
よび図３に示した送信テーブルおよび受信テーブルが作
成できように簡単に適合させ、さらに、６ビット、８ビ
ットまたはそれ以上のビットを有するサンプルが同時に
処理できるように並列処理を適合させるであろうことに
留意されたい。

【００４４】上で詳細に説明した３つのテーブルを生成
する処理の結果、すなわち、３つのテーブルゼロ削除、
ゼロ挿入およびキャラクタ同期テーブルの実際の内容
を、例示のため後述する。

【００４５】ＤＳＰ資源の多重化は、本発明による並列
処理方法から簡単に実現されることに留意されたい。実
際、たとえば１つの独自のゼロ削除テーブル（表２）、
１つの独自のゼロ挿入テーブル（表１）、１つの独自の
キャラクタ同期テーブル（表３）などのテーブルを、ｎ
個の多重化されたＨＤＬＣ／ＳＤＬＣビット・ストリー
ムに対して１組だけ使用することが可能である。図９な
いし図１２に関して上述した送信処理または受信処理の
多重化は、適当なレジスタまたはＲＡＭ内の適当な位置
に、処理の中間結果すなわちone-ctr、bit-ctrおよびR-
CCを記憶するだけで、簡単に実現される。したがって、
本発明による並列処理方法の多重化には、前記の中間結
果を記憶するのに必要な数のレジスタを増設するだけで
よいと思われる。多数のＨＤＬＣ回線の処理が、低費用
で達成することができる。

【００４６】また、上記の並列処理方法が、基本動作を
実行する特定のハードウェア回路によって実施される場
合には、ＤＳＰ資源をさらに最小にできることにも留意
されたい。そのハードウェア回路は、テーブルに対する
異なるアクセスを実行し、上記の基本動作を実行し、そ
れに対応する結果を記憶するだけでよいので、わずかの
電子回路部品を追加するだけで、デジタル信号プロセッ
サ資源を危険にさらすことなく、多数のＨＤＬＣ回線を
提供できる。

【００４７】先に、本発明による並列処理を実行するの
に必要なテーブルは、ＤＳＰに結合された高速記憶域で
あるＲＡＭ記憶域２０３／２０４にロードされると述べ
た。本発明の好ましい実施例では、ＲＡＭ記憶域に記憶
される１組のテーブルを使用するが、これらをＰＲＯＭ
記憶域またはＲＯＭ記憶域に記憶することもできるよう
に思われる。しかしながら、ＤＳＰ資源の要件と両立す
るためには、ＰＲＯＭ記憶域が高速のアクセス時間を有
する必要があることに留意されたい。ただし、ビット・
ストリームの並列処理方法によれば、通常のＰＲＯＭ記
憶域またはＲＯＭ記憶域を用いても、依然として良好な
効率が保証される。たとえば、アクセス時間が１００ナ
ノ秒のＰＲＯＭを用いると、３００ナノ秒毎に１つの４
ビット・サンプルが処理でき、これは１２Ｍｂｐｓの回
線速度に対応する。

【００４８】本発明による並列処理方法は、ＨＤＬＣ／
ＳＤＬＣプロトコルを処理する可能性は高いが、ＤＣＥ
やモデムだけには限定されない、すべての遠隔通信装置
に使用できることに留意されたい。この方法は、統合サ
ービス・デジタル・ネットワーク（ＩＳＤＮ）用の端末
アダプタを設計するのに特に有用である。さらに、この
方法は、ＤＳＰの使用だけに限定されず、汎用プロセッ
サと共に使用できるはずである。

【００４９】以下に、説明を分かりやすくするために、
使用するパラメータの異なる定義をまとめて示す。

【００５０】１．ゼロ挿入テーブル（表１）に関して使
用されるパラメータ

【００５１】T-spl ＨＤＬＣ／ＳＤＬＣフレーム内に
挿入されるバイトから抽出される４ビット・サンプルに
対応する。

【００５２】T-one-ctr 次に送信されるバイトの現在
処理されている部分の左端の０に続く、連続する"１"の
個数を示す。

【００５３】New-T-one-ctr T-one-ctrの更新後の値を
示す。

【００５４】T-data これは、以下のように形成され
る。T-splは、おそらくZero-insert動作によって変更さ
れ、その結果、４ビットまたは５ビットのパターンがも
たらされる。その後、下記のよにして６ビットのT-data
を作成するため、"０１"または"１"を連結する。前記の
おそらく変更されるT-splがまだ４ビット・パターン
（０１ｘｘｘｘ）である場合には、左側に"０１"を連結
する。前記のおそらく変更されるT-splが５ビット・パ
ターン（１ｘｘｘｘｘ）である場合（この場合、１つの
０が実際に挿入されている）は、左側に"１"を連結す
る。

【００５５】２．ゼロ削除テーブル（表２）に関して使
用されるパラメータ

【００５６】R-spl 受信されるＨＤＬＣ／ＳＤＬＣビ
ット・ストリームの４ビット・サンプルに対応する。

【００５７】R-one-ctr 最後に受信された０に続く連
続する"１"の個数を示す。

【００５８】New-R-one-ctr R-one-ctrの更新後の値を
示す。

【００５９】R-data これは、以下のように形成され
る。R-splは、おそらくZero-delete動作によって変更さ
れる。その結果、４ビット（Zero-delete動作が発生し
なかった場合）、３ビット（Zero-delete動作の場合）
または、２ビット、１ビットもしくは０ビット（Flag検
出の場合）となる。その後、下記のようにそのパターン
に保護ビット（および必要な数の０）を連結することに
よって、５ビットのR-dataを形成する。４ビット・パタ
ーンの場合（すなわち、データ・ビットであってZero-d
elete動作がない場合）には、１ｘｘｘｘ。データ・ビ
ットであってZero-delete動作が１回の場合には、０１
ｘｘｘ。flagに続く２つのデータ・ビットの場合には、
００１ｘｘ。flagに続く１つのデータ・ビットの場合に
は、０００１ｘ。データ・ビットがない場合には、００
００１。

【００６０】３．キャラクタ同期テーブル（表３）に関
して使用されるパラメータ

【００６１】Bit-ctr 次の文字（送信されるＨＤＬＣ
フレームの文字、または受信ＨＤＬＣフレームから抽出
された文字のシーケンスの次の文字）を形成するために
既にアセンブルされているビットの数。

【００６２】DS-data R-dataと同様に、そのフォーマ
ットは、含まれるデータ・ビットの数に応じて変わる。
４つのデータ・ビットがまだ残っており、次の文字を作
成するために考慮に入れるべき時には、１ｘｘｘｘ。３
データ・ビットの場合には、０１ｘｘｘ。２データ・ビ
ットの場合には、００１ｘｘ。１データ・ビットの場合
には、０００１ｘ。次の文字を作成するためのビットが
残っていない場合には、００００１。

【００６３】guard-bit あるパターン（R-data、T-dat
aまたはDS-data）の左の位置に置かれるビット"１"。こ
れは、データ・ビットを区切るために使用される。

【００６４】たとえば、R-dataに含まれる０１ｘｘｘ
は、保護ビット１の右の位置に３ビットの受信ビットが
あることを表す。

【００６５】Data-segment bit-ctrの値に応じて正し
く位置が調整され、R-dataまたはT-dataから導出される
データ・ビット・パターンに対応する。Data-segmentの
値は、受信文字または送信文字を漸進的に作成するた
め、R-CCまたはT-CCの値と論理和をとられる。

【図面の簡単な説明】

【図１】本発明による並列処理方法を組み込んだ、ＤＳ
Ｐおよび制御プロセッサを使用するＤＣＥの全体アーキ
テクチャを示す図である。

【図２】本発明の第１実施例に使用される受信テーブル
のフォーマットを示す図である。

【図３】本発明の第１実施例に使用される送信テーブル
のフォーマットを示す図である。

【図４】本発明の第１実施例による並列処理方法の受信
部分のアルゴリズムを示す図である。

【図５】本発明の第１実施例による並列処理方法の送信
部分に使用されるアルゴリズムを示す図である。

【図６】本発明の第２実施例に使用されるゼロ挿入テー
ブルを示す図である。

【図７】本発明の第２実施例に使用されるゼロ削除テー
ブルを示す図である。

【図８】本発明の第２実施例に使用されるキャラクタ同
期テーブルを示す図である。

【図９】本発明の第２実施例による並列処理方法の受信
処理を示す図である。

【図１０】本発明の第２実施例による並列処理方法の受
信処理を示す図である。

【図１１】本発明の第２実施例による並列処理方法の送
信処理を示す図である。

【図１２】本発明の第２実施例による並列処理方法の送
信処理を示す図である。

【図１３】本発明の第２実施例によるゼロ削除テーブル
生成方法を示す図である。

【図１４】本発明の第２実施例によるゼロ挿入テーブル
生成方法を示す図である。

【図１５】本発明の第２実施例によるキャラクタ同期テ
ーブル生成方法を示す図である。

【図１６】本発明のゼロ挿入テーブル（表１）を示す。

【図１７】本発明のゼロ削除テーブル（表２）を示す。

【図１８】本発明のゼロ削除テーブル（表２）の続きを
示す。

【図１９】本発明のキャラクタ同期テーブル（表３）を
示す。

【図２０】本発明のキャラクタ同期テーブル（表３）を
示す。

【図２１】本発明のキャラクタ同期テーブル（表３）を
示す。

【図２２】本発明のキャラクタ同期テーブル（表３）を
示す。

【図２３】本発明のキャラクタ同期テーブル（表３）を
示す。

【図２４】本発明のキャラクタ同期テーブル（表３）を
示す。

【図２５】本発明のキャラクタ同期テーブル（表３）を
示す。

【図２６】本発明のキャラクタ同期テーブル（表３）を
示す。

【符号の説明】

１アドレス２受信テーブル３２３ビット・ワード４アドレス５送信テーブル６１９ビット・ワード４１７ビット・アドレス４２ゼロ挿入テーブル４３９ビット・ワード４４８ビット・アドレス４５ゼロ削除テーブル４６１２ビット・ワード４７９ビット・アドレス４８キャラクタ同期テーブル２０１ＲＡＭ記憶域２０２デジタル信号プロセッサ（ＤＳＰ）２０３命令フィールド２０４データ・フィールド２０３／２０４ＲＡＭ記憶域２０５ＰＲＯＭ記憶域２１５アナログ・デジタル変換（Ａ／Ｄ）回路２１６デジタル・アナログ変換（Ｄ／Ａ）回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者ルシアン・セレシアーニフランス国06140、ヴァンス、ブールバール・ジャン・モーレル610

Claims

【特許請求の範囲】

【請求項１】ＲＡＭ記憶域が結合されたデジタル信号処
理システム（ＤＳＰ）（２０２）を含み、ＨＤＬＣ／Ｓ
ＤＬＣフレームを搬送するビット・ストリームを受信す
る、遠隔通信装置内での並列処理方法であって、ＨＤＬＣ／ＳＤＬＣ管理手順に必要な^０^削除機能とキ
ャラクタ位置合せ機能を提供する、少なくとも１つのテ
ーブルを生成するステップと、入力ビット・ストリームを受信し、活かすｎ個の連続す
るビットのサンプルをそこからアセンブルするステップ
と、ＨＤＬＣフレームから抽出されるデータに対応する文字
を導出するため、前記のアセンブルされたｎ個の連続す
るビットを、前記少なくとも１つのテーブルにアクセス
するためのアドレッシング要素として使用するステップ
とを含むことを特徴とする、並列処理方法。
【請求項２】ＨＤＬＣ／ＳＤＬＣ管理手順に必要な^０^
挿入機能とキャラクタ位置合せ機能を提供する少なくと
も１つのテーブルを生成するステップと、ＨＤＬＣ回線に送信する文字を抽出し、活かすｎ個の連
続するビットをそこからアセンブルするステップと、送信されるＨＤＬＣビット・ストリームに対応する文字
を導出するため、前記のアセンブルされたｎ個の連続す
るビットを、前記の少なくとも１つのテーブルにアクセ
スするためのアドレッシング要素として使用するステッ
プとを含むことを特徴とする、ＨＤＬＣ／ＳＤＬＣフレ
ームを搬送するビット・ストリームを送信するための、
遠隔通信装置内での並列処理方法。
【請求項３】前記の少なくとも１つのテーブルが、計算
機内のＰＲＯＭ記憶域またはＲＯＭ記憶域に記憶され、
計算機の電源投入の後の初期設定期間中に、前記テーブ
ルをＲＡＭ記憶域に転送するステップを含むことを特徴
とする、請求項１または請求項２に記載の並列処理方
法。
【請求項４】前記の少なくとも１つのテーブルが、ＰＲ
ＯＭ記憶域に記憶されたソフトウェア・プログラムによ
って生成され、前記生成ステップが、さらに、前記ソフトウェア・プログラムを、前記ＤＳＰに結合さ
れたＲＡＭ記憶域に転送するステップと、前記ソフトウェア・プログラムによって、前記少なくと
も１つのテーブルを生成し、前記ＤＳＰのＲＡＭ記憶域
に記憶するステップと、前記ソフトウェア・プログラムを、前記ＲＡＭ記憶域か
ら消去するステップとを含むことを特徴とする、請求項
３に記載の並列処理方法。
【請求項５】前記の生成ステップが、前記の並列に処理されるｎ個の連続するビットを含む第
１アドレス・フィールド（R-spl）と前記の連続するビ
ット内で受け取られた連続する^１^の現個数を保持する
第２アドレス・フィールド（R-one-ctr）とを含むアド
レスによってアクセスされ、この第１テーブルの次回の
アクセスに使用される新しい値（NEW-R-one-ctr）を与
える第１読取りフィールドと、ＨＤＬＣのFlag信号、Id
le信号およびAbort信号を表す第２読取りフィールド（F
AI）と、最後に処理されたサンプルに含まれる残余デー
タ・ビットを表す第３読取りフィールド（R-data）とを
含むワードを供給し、ゼロ削除機能を提供する第１テー
ブル（ゼロ挿入）を作成するステップと、前記残余データ・ビットを保持する第１アドレス・フィ
ールド（R-data）と現文字にアセンブルされるビットの
個数を保持する第２アドレス・フィールド（R-bit-ct
r）とを含むアドレスによってアクセスされ、この第２
テーブルの次回のアクセスに使用される前記第２アドレ
ス・フィールドの新しい値（NEW-R-one-ctr）を与える
第１読取りフィールドと、この第２テーブルの前記第２
アドレス・フィールドの値に従って正しく置かれる前記
残余データ入力（R-data）の上位部分を保持する第２読
取りフィールド（DATA-SEGMENT）と、最後に処理された
サンプルに含まれ、次の文字に対応するビットを考慮に
入れるために、１文字のアセンブル処理の完了時に使用
される第３読取りフィールドとを含むワードを供給し、
バイト位置合せ機能を提供する第２テーブル（キャラク
タ同期）を作成するステップとを含み、さらに、前記ＨＤＬＣ／ＳＤＬＣビット・ストリームか
ら抽出される文字を漸進的に作成するために、前記第２
読取りフィールド（DATA-SEGMENT）の連続的な論理和動
作を実行するステップと、前記の作成された文字をＲＡＭ記憶域に記憶するステッ
プとを含む、請求項１に記載の並列処理方法。
【請求項６】前記の生成ステップが、前記の並列に処理されるｎ個の連続するビットを保持す
る第１のアドレス・フィールド（T-spl）と前記の連続
するビット中で受け取られた連続する^１^の現個数を保
持する第２アドレス・フィールド（T-one-ctr）とを含
むアドレスによってアクセスされ、この第１テーブルの
次回のアクセスに使用される新しい値（NEW-T-one-ct
r）を与える第１読取りフィールドと、最後に処理され
たサンプルに含まれる残余データ・ビット（T-data）を
表す第２読取りフィールドとを含むワードを供給し、ゼ
ロ挿入機能を提供する第１テーブル（ゼロ挿入）を作成
するステップと、前記残余データ・ビットを保持する第１アドレス・フィ
ールド（T-data）と現文字にアセンブルされるビットの
個数を保持する第２アドレス・フィールド（T-bit-ct
r）とを含むアドレスによってアクセスされ、この第２
テーブルへの次回のアクセスに使用される前記第２アド
レス・フィールドの新しい値（NEW-T-one-ctr）を与え
る第１読取りフィールドと、この第２テーブルの前記第
２アドレス・フィールドの値に従って正しく置かれる前
記残余データ入力（T-data）の上位部分を保持する第２
読取りフィールド（Data-segment）と、最後に処理され
たサンプルに含まれ、次文字に対応するビットを考慮に
入れるために、１文字のアセンブル処理の完了時に使用
される第３読取りフィールドとを含むワードを供給し、
バイト位置合せ機能を提供する第２テーブル（キャラク
タ同期）を作成するステップを含み、さらに、前記ＨＤＬＣ／ＳＤＬＣビット・ストリームか
ら抽出される文字を漸進的に作成するために、前記第２
読取りフィールド（DATA-SEGMENT）の連続的な論理和動
作を実行するステップと、前記の作成された文字をＲＡＭ記憶域に記憶するステッ
プとを含む、請求項２に記載の並列処理方法。