JPH07122635A - Semiconductor device and fabrication thereof - Google Patents
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- JPH07122635A JPH07122635A JP26335693A JP26335693A JPH07122635A JP H07122635 A JPH07122635 A JP H07122635A JP 26335693 A JP26335693 A JP 26335693A JP 26335693 A JP26335693 A JP 26335693A JP H07122635 A JPH07122635 A JP H07122635A
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体装置およびその製
造方法、特に多層配線における層間絶縁膜の製造技術に
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly to a technique for manufacturing an interlayer insulating film in a multilayer wiring.
【０００２】[0002]
【従来の技術】半導体装置の高集積化により、配線層の
線幅はより狭小化の傾向を辿るとともに、配線も多層配
線化している。日経ＢＰ社発行「日経マイクロデバイ
ス」１９８８年６月号、昭和６３年６月１日発行、Ｐ３
３〜Ｐ４６には、配線ルールが１．３〜１．０μｍルー
ルの２層Ａｌ配線製品について記載されている。この文
献には、Ａｌ−Ａｌ配線間の層間絶縁膜には、平坦化の
ためにＳＯＧ（Spin On Glass)膜が多用されているこ
と、ＳＯＧ膜に含まれるＣｌなどによるＡｌ腐食を嫌っ
てＳＯＧ膜をＳｉＯ2 系の膜で挟んだ三層構造も使用さ
れていることが記載されている。また、中間層としての
ＳＯＧは、配線（ライン）間のスペースの両側隅部の液
溜まりになる部分だけに残す構造、あるいはラインおよ
びスペース上に残す構造がある。前者はスルー・ホール
を開口する部分にＳＯＧ膜を残した場合における第１Ａ
ｌ表面へのＡｌ2 Ｏ3 などの薄膜の付着によるコンコク
ト不良を嫌って採られた構造である。また、後者はＳＯ
Ｇ膜のキュア条件の最適化を図ることによって第１Ａｌ
におけるコンタクト不良をクリアすることによって採ら
れた構造である。また、この文献には、配線層を３層に
した場合、第１−第２Ａｌ間の平坦化が重要であること
が記載され、配線層のストレス・マイグレーションや層
間絶縁膜のクラック等についても触れられている。な
お、ＳＯＧを用いた半導体形成については、「スピン−
オン・グラス・フォー・エレクトリック・プラナリゼェ
ーション（Spin On Glass for Dielectric Planarizati
on）」、アメリカ合衆国イリノイ州リバティブル在レイ
ク・パブリシング・コーポレーション、１９８９年コピ
ーライト、１９８９年４月マイクロエレクトリック・マ
ニュファクチュアリング・アンド・テスティング社再発
行、Ｐ１〜Ｐ６に記載されている。2. Description of the Related Art Due to high integration of semiconductor devices, the line width of wiring layers tends to become narrower, and wiring is also multi-layered. Nikkei BP's "Nikkei Microdevice" June 1988 issue, June 1, 1988, P3
3 to P46 describe a two-layer Al wiring product having a wiring rule of 1.3 to 1.0 μm. In this document, an SOG (Spin On Glass) film is often used for flattening an interlayer insulating film between Al-Al wirings, and SOG is disliked by Al corrosion due to Cl contained in the SOG film. It is described that a three-layer structure in which a film is sandwiched between SiO 2 based films is also used. Further, the SOG as the intermediate layer has a structure that is left only in the portions that become liquid pools at both corners of the space between the wirings (lines), or a structure that is left on the lines and spaces. The former is No. 1A when the SOG film is left in the part where the through hole is opened.
This is a structure that is disliked due to the defective contact due to the adhesion of a thin film of Al 2 O 3 or the like on the 1 surface. The latter is SO
By optimizing the curing conditions for the G film, the first Al
It is a structure adopted by clearing the contact failure in. Further, in this document, it is described that planarization between the first and second Al is important when the number of wiring layers is three, and stress / migration of wiring layers and cracks of interlayer insulating films are also mentioned. Has been. Regarding semiconductor formation using SOG, "Spin-
Spin On Glass for Dielectric Planarizati
on) ”, Lake Publishing Corporation, Reversible, Illinois, United States, Copyright 1989, Reissued by Micro Electric Manufacturing and Testing Company, April 1989, P1 to P6.
【０００３】一方、日経ＢＰ社発行「日経マイクロデバ
イス」１９８８年６月号、昭和６３年６月１日発行、Ｐ
４７〜Ｐ５５には、０．８μｍルールの多層配線技術に
ついて記載されている。この文献には、層間絶縁膜の平
坦化において有機系ＳＯＧやＴＥＯＳ（Tetraethyortho
Silicate)のＣＶＤ（化学的気相成長法）で工程増を抑
制する技術が開示されている。この文献には、１回塗り
で深さ１μｍの溝を埋め込めるメチル基を含んだ有機系
のＳＯＧ膜が売り出されていること、この有機系ＳＯＧ
膜はスルー・ホール形成に使ったレジストをＯ2 プラズ
マでアッシングするときに反応が生じて無機膜化しクラ
ックが入りやすくなること、このクラック対策として，
エッチバックしてスルー・ホールの側壁にＳＯＧを出さ
ず，Ｏイオンにさらさないこと等が記載されている。On the other hand, "Nikkei Microdevice", published by Nikkei BP, June 1988, June 1, 1988, P
47 to P55 describe a 0.8 μm rule multilayer wiring technique. In this document, organic SOG or TEOS (Tetraethyortho) is used for flattening an interlayer insulating film.
Silicate) CVD (Chemical Vapor Deposition) technique for suppressing the increase in the number of processes is disclosed. In this document, an organic SOG film containing a methyl group capable of filling a groove having a depth of 1 μm with a single coating is put on the market.
When the resist used for forming the through holes is ashed with O 2 plasma, a reaction occurs to form an inorganic film, which easily causes cracks.
It is described that SOG is not exposed to the side wall of the through hole by etching back and is not exposed to O ions.
【０００４】他方、日経ＢＰ社発行「日経マイクロデバ
イス」１９９１年８月号、平成３年８月１日発行、Ｐ９
７〜Ｐ１０２には、０．３μｍルールの多層配線技術に
ついて記載されている。この文献には、０．３μｍ以降
に向けた配線および絶縁膜の平坦化技術において、層間
絶縁膜として、プラズマＴＥＯＳの間に無機ＳＯＧ膜ま
たは有機ＳＯＧ膜を配置した３層構造が多用されている
旨記載されている。On the other hand, "Nikkei Microdevice" issued by Nikkei BP, August 1991 issue, August 1, 1991, P9
7 to P102, a 0.3 μm rule multilayer wiring technique is described. In this document, in a flattening technique of wiring and an insulating film for 0.3 μm or later, a three-layer structure in which an inorganic SOG film or an organic SOG film is arranged between plasma TEOS is often used as an interlayer insulating film. It is stated to that effect.
【０００５】さらに、株式会社プレスジャーナル発行
「月刊セミコンダクター ワールド（Semiconductor Wo
rld ）」１９８４年１０月号、昭和５９年１０月１５日
発行、Ｐ１３４〜Ｐ１３７には、エッチバック法による
平坦化技術について記載されている。この文献には、
「エッチバック法は・・・，配線の段差以上の厚さに絶
縁膜を堆積し，その上にフォトレジストを塗布した後，
エッチバックによって表面層を一様に削り取って，平坦
化する方法である。」とし、前記絶縁膜、すなわち埋め
込み絶縁膜については、「埋め込み絶縁膜はアルミニウ
ム配線に対して，付着力が強く，かつステップカバレッ
ジのよいことが必要である。もし段差の部分で膜厚が極
端に薄いとか，膜歪みや欠陥がある場合は，堆積後にク
ラックが発生したり，・・・平坦化エッチングの際に局
所的な異常エッチングを起こしてしまう。」旨記載して
いる。[0005] Furthermore, "Journal of Semiconductor World" published by Press Journal Co., Ltd.
rld) "October 1984 issue, October 15, 1984, P134-P137, the planarization technique by the etch-back method is described. In this document,
"The etch back method is ... After depositing an insulating film with a thickness greater than the step of the wiring and applying a photoresist on it,
This is a method in which the surface layer is evenly removed by etchback to planarize it. As for the insulating film, that is, the buried insulating film, it is necessary that “the buried insulating film has a strong adhesive force to the aluminum wiring and has good step coverage. If it is thin, or if there are film strains or defects, cracks will occur after deposition, or ... local abnormal etching will occur during flattening etching. "
【０００６】[0006]
【発明が解決しようとする課題】ＬＳＩ等半導体装置の
多層配線においては、ＳＯＧ膜を中間層とする三層構造
の層間絶縁膜が多用されている。図７はＬＳＩのフィー
ルド部分を示す断面図である。シリコンからなる半導体
基板１の主面には、下地酸化膜２が設けられているとと
もに、この下地酸化膜２上にはＡｌ系の配線（第１配
線）３が設けられている。この配線３（ラインとも呼称
する）の間隔は、半導体装置の高集積化によって順次狭
くなっている。したがって、前記文献にも述べられてい
るように、配線３と配線３の間の窪み部分（スペースと
呼称されている）４のアスペクト比は高くなる傾向にあ
る。また、前記第１配線３は層間絶縁膜５によって被わ
れている。層間絶縁膜５は、下層がＳｉＯ2 系絶縁膜
６、中間層が無機ＳＯＧ膜７、上層がＳｉＯ2 系絶縁膜
９となっている。また、前記層間絶縁膜５上にはＡｌ系
の配線（第２配線）１０が設けられている。さらに、図
示はしないが、前記第２配線１０はパッシベーション膜
等で被われて保護されている。０．８μｍルールにおけ
る各部の寸法例を示す。第１配線３および第２配線１０
は厚さが０．５μｍで最小幅が１．０μｍ、最小ピッチ
は２．０μｍである。層間絶縁膜５における下層のＳｉ
Ｏ2 系絶縁膜６の厚さは０．３μｍ、上層のＳｉＯ2 系
絶縁膜９の厚さは０．６μｍとなり、中間層の無機ＳＯ
Ｇ膜７の厚さはスペース部分では０．５〜０．６μｍと
なるが、第１配線３上の部分では０．２μｍ程度とな
る。In a multilayer wiring of a semiconductor device such as an LSI, an interlayer insulating film having a three-layer structure having an SOG film as an intermediate layer is often used. FIG. 7 is a sectional view showing a field portion of an LSI. A base oxide film 2 is provided on the main surface of a semiconductor substrate 1 made of silicon, and an Al-based wiring (first wiring) 3 is provided on the base oxide film 2. The intervals between the wirings 3 (also referred to as lines) are gradually narrowed due to higher integration of semiconductor devices. Therefore, as described in the above-mentioned document, the aspect ratio of the recessed portion (called a space) 4 between the wiring 3 and the wiring 3 tends to be high. The first wiring 3 is covered with an interlayer insulating film 5. The interlayer insulating film 5 has a lower layer as a SiO 2 -based insulating film 6, an intermediate layer as an inorganic SOG film 7, and an upper layer as a SiO 2 -based insulating film 9. Further, an Al-based wiring (second wiring) 10 is provided on the interlayer insulating film 5. Further, although not shown, the second wiring 10 is covered and protected by a passivation film or the like. An example of dimensions of each part in the 0.8 μm rule is shown. First wiring 3 and second wiring 10
Has a thickness of 0.5 μm, a minimum width of 1.0 μm, and a minimum pitch of 2.0 μm. Lower layer Si in the interlayer insulating film 5
The thickness of the O 2 -based insulating film 6 is 0.3 μm, and the thickness of the upper SiO 2 -based insulating film 9 is 0.6 μm.
The thickness of the G film 7 is 0.5 to 0.6 μm in the space portion, but is about 0.2 μm in the portion on the first wiring 3.
【０００７】しかしながら、このような無機ＳＯＧ膜を
用いた三層構造の層間絶縁膜では、平坦化のために用い
ている塗布型絶縁膜である無機ＳＯＧ膜がスペース部分
に溜まり過ぎる傾向にあり、塗布無機ＳＯＧ膜を焼き締
める際の熱処理によるＳＯＧ膜の収縮において、厚い部
分と薄い部分との境界での応力が大きくなり、時とし
て、図７に示すようにクラック１１が入ることが判明し
た。However, in such an interlayer insulating film having a three-layer structure using the inorganic SOG film, the inorganic SOG film which is a coating type insulating film used for planarization tends to be excessively accumulated in the space portion, It was found that the shrinkage of the SOG film due to the heat treatment when the coated inorganic SOG film is heat-tightened causes an increase in stress at the boundary between the thick portion and the thin portion, and sometimes cracks 11 as shown in FIG.
【０００８】本発明の目的は、層間絶縁膜にクラックが
発生し難い信頼性の高い半導体装置およびその製造方法
を提供することにある。本発明の前記ならびにそのほか
の目的と新規な特徴は、本明細書の記述および添付図面
からあきらかになるであろう。An object of the present invention is to provide a highly reliable semiconductor device in which cracks are unlikely to occur in an interlayer insulating film and a method for manufacturing the same. The above and other objects and novel features of the present invention will be apparent from the description of the present specification and the accompanying drawings.
【０００９】[0009]
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。すなわち、本発明の半導体装置は、
半導体基板の主面側に設けられるＡｌ系配線と、この配
線を被うように前記半導体基板の主面側に設けられかつ
無機ＳＯＧ膜を中間層とする３層構造の層間絶縁膜とを
有する構造であって、前記無機ＳＯＧ膜の下面であって
かつ前記配線（ライン）と配線との間の窪み部分（スペ
ース）に、この窪みを埋めるように設けられる絶縁膜か
らなる埋込層が設けられている。前記埋込層はエッチバ
ック法によって形成された有機ＳＯＧ膜で構成されてい
る。また、前記層間絶縁膜の上下層はプラズマＴＥＯＳ
によるＳｉＯ2 系絶縁膜となっている。そして、このよ
うな層間絶縁膜を有する半導体装置は以下の手順で製造
される。最初に主面に配線を有する半導体基板が用意さ
れる。その後、前記配線を被うように半導体基板の主面
に層間絶縁膜の下層となるプラズマＴＥＯＳによるＳｉ
Ｏ2 系絶縁膜が形成される。つぎに、配線と配線との間
の窪み部分に、この窪みを埋めるようにエッチバック法
によって有機ＳＯＧ膜が形成される。つぎに、半導体基
板の主面側にエッチバック法によって無機ＳＯＧ膜が形
成される。つぎに、前記半導体基板上にプラズマＴＥＯ
ＳによってＳｉＯ2 系絶縁膜が設けられる。これによっ
て層間絶縁膜が形成される。The outline of the representative ones of the inventions disclosed in the present application will be briefly described as follows. That is, the semiconductor device of the present invention is
An Al-based wiring provided on the main surface side of the semiconductor substrate and an interlayer insulating film having a three-layer structure provided on the main surface side of the semiconductor substrate so as to cover the wiring and having an inorganic SOG film as an intermediate layer. In the structure, a buried layer made of an insulating film is provided on the lower surface of the inorganic SOG film and in the recessed portion (space) between the wiring (line) and the wiring to fill the recessed portion. Has been. The buried layer is composed of an organic SOG film formed by an etch back method. The upper and lower layers of the interlayer insulating film are plasma TEOS.
Is a SiO 2 -based insulating film. Then, a semiconductor device having such an interlayer insulating film is manufactured by the following procedure. First, a semiconductor substrate having wiring on its main surface is prepared. After that, Si by plasma TEOS, which is a lower layer of an interlayer insulating film, is formed on the main surface of the semiconductor substrate so as to cover the wiring.
An O 2 insulating film is formed. Next, an organic SOG film is formed in the recessed portion between the wirings by an etch back method so as to fill the recessed portion. Next, an inorganic SOG film is formed on the main surface side of the semiconductor substrate by the etch back method. Next, plasma TEO is formed on the semiconductor substrate.
A SiO 2 insulating film is provided by S. As a result, an interlayer insulating film is formed.
【００１０】[0010]
【作用】上記した手段によれば、本発明の半導体装置の
製造方法においては、半導体基板の主面側に層間絶縁膜
の下層を構成するＳｉＯ2 系絶縁膜を形成した後、層間
絶縁膜の中間層となる無機ＳＯＧ膜を形成する前に、ス
ペースに埋込層としての有機ＳＯＧ膜をエッチバック法
によって形成して埋め込むことから、半導体基板の主面
側の凹凸差が小さくなる。そして、この凹凸差が小さく
なった面に、層間絶縁膜の中間層としての無機ＳＯＧ膜
をエッチバック法によって形成するため、凹部となるス
ペース上に無機ＳＯＧ膜が厚く溜まらなくなり、無機Ｓ
ＯＧ膜の厚さはラインおよびスペース上において大きな
差はなくなる。無機ＳＯＧ膜は収縮応力が大きいが、膜
厚が均一化されることから、ラインとスペースの境界上
の無機ＳＯＧ膜部分に大きな応力集中が作用し難くな
り、無機ＳＯＧ膜からその下方のＳｉＯ2 系絶縁膜に亘
るクラックが発生し難くなる。According to the above means, in the method of manufacturing a semiconductor device of the present invention, after the SiO 2 -based insulating film forming the lower layer of the interlayer insulating film is formed on the main surface side of the semiconductor substrate, the interlayer insulating film is formed. Before forming the inorganic SOG film to be the intermediate layer, the organic SOG film as the burying layer is formed and embedded in the space by the etch back method, so that the unevenness difference on the main surface side of the semiconductor substrate becomes small. Then, since the inorganic SOG film as an intermediate layer of the interlayer insulating film is formed on the surface where the unevenness difference is reduced by the etch back method, the inorganic SOG film is not thickly accumulated in the space which becomes the recess, and the inorganic SOG film is not formed.
There is no great difference in the thickness of the OG film on the line and the space. The inorganic SOG film has a large shrinkage stress, but since the film thickness is made uniform, it becomes difficult for a large stress concentration to act on the inorganic SOG film portion on the boundary between the line and the space, and the SiO 2 film below the inorganic SOG film is prevented. It is difficult for cracks to occur in the system insulating film.
【００１１】[0011]
【実施例】以下図面を参照して本発明の一実施例につい
て説明する。図１は本発明の一実施例による半導体装置
の要部を示す断面図、図２〜図４は本発明の半導体装置
の製造における多層配線形成各工程における断面図であ
って、図２は層間絶縁膜の下層の形成状態を示す断面
図、図３は有機ＳＯＧ膜による埋込層の形成状態を示す
断面図、図４は層間絶縁膜の中間層である無機ＳＯＧ膜
の形成状態を示す断面図、図５は第２配線が第１配線に
接続された状態を示す断面図である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. 1 is a cross-sectional view showing a main part of a semiconductor device according to an embodiment of the present invention, FIGS. 2 to 4 are cross-sectional views in each step of forming a multi-layer wiring in the manufacture of the semiconductor device of the present invention, and FIG. FIG. 3 is a cross-sectional view showing a formation state of a lower layer of an insulating film, FIG. 3 is a cross-sectional view showing a formation state of a buried layer made of an organic SOG film, and FIG. 4 is a cross-section showing a formation state of an inorganic SOG film which is an intermediate layer of an interlayer insulating film. 5 and 5 are cross-sectional views showing a state in which the second wiring is connected to the first wiring.
【００１２】本発明のＬＳＩ等の半導体装置において、
多層配線における層間絶縁膜は、図１に示すような構造
となっている。この図はＬＳＩのフィールド部分を示す
断面図である。シリコンからなる半導体基板１の主面に
は、下地酸化膜２が設けられているとともに、この下地
酸化膜２上にはＡｌ系の配線（ライン，第１配線）３が
設けられている。そして、前記第１配線３は、半導体基
板１の主面側に設けられたプラズマＴＥＯＳによるＳｉ
Ｏ2 系絶縁膜６で被われている。このＳｉＯ2系絶縁膜
６は３層構造の層間絶縁膜５の下層を形成する。また、
前記ＳｉＯ2 系絶縁膜６の上面であってかつ第１配線
（ライン）３と第１配線（ライン）３との間の窪み部分
（スペース）４には、エッチバック法によって有機ＳＯ
Ｇ膜からなる埋込層１５が埋め込まれている。In the semiconductor device such as the LSI of the present invention,
The interlayer insulating film in the multilayer wiring has a structure as shown in FIG. This figure is a cross-sectional view showing a field portion of an LSI. A base oxide film 2 is provided on the main surface of a semiconductor substrate 1 made of silicon, and Al-based wirings (lines, first wirings) 3 are provided on the base oxide film 2. The first wiring 3 is formed of Si by plasma TEOS provided on the main surface side of the semiconductor substrate 1.
It is covered with an O 2 insulating film 6. This SiO 2 insulating film 6 forms a lower layer of the interlayer insulating film 5 having a three-layer structure. Also,
On the upper surface of the SiO 2 insulating film 6 and in the recessed portion (space) 4 between the first wiring (line) 3 and the first wiring (line) 3, an organic SO film is formed by an etch back method.
A buried layer 15 made of a G film is buried.
【００１３】埋込層１５はスペース４を埋めて平坦化に
寄与している。また、この埋込層１５は第１配線３の上
面側には延在しないようになっている。これは、図５に
示すように、第２配線１０は一部において、スルーホー
ル１６に第２配線１０の一部のコンタクト部１７が充填
されて第１配線３に接続されるが、このコンタクト部１
７の形成時、スルーホール１６の底に露出した第１配線
３の表面が、有機ＳＯＧ膜が存在すると酸化膜が付着
し、オーミックコンタクト性が低下するのを防止するた
めに採られる。The buried layer 15 fills the space 4 and contributes to planarization. The buried layer 15 does not extend to the upper surface side of the first wiring 3. This is because, as shown in FIG. 5, the second wiring 10 is partially connected to the first wiring 3 by filling the through hole 16 with a part of the contact portion 17 of the second wiring 10. Part 1
When forming 7, the surface of the first wiring 3 exposed at the bottom of the through hole 16 is taken in order to prevent the oxide film from adhering to the surface of the first wiring 3 when the organic SOG film is present, thereby lowering the ohmic contact property.
【００１４】一方、前記埋込層１５（有機ＳＯＧ膜１
５）およびＳｉＯ2 系絶縁膜６上には、層間絶縁膜５の
中間層となる無機ＳＯＧ膜７が設けられている。また、
前記無機ＳＯＧ膜７上には層間絶縁膜５の上層となるプ
ラズマＴＥＯＳによるＳｉＯ2系絶縁膜９が設けられて
いる。また、前記ＳｉＯ2 系絶縁膜９上には、Ａｌ系の
配線（第２配線）１０が設けられている。さらに、図示
はしないが、前記第２配線１０はパッシベーション膜等
で被われて保護されている。０．８μｍルールにおける
各部の寸法例を示す。第１配線３および第２配線１０は
厚さが０．５μｍで最小幅が１．０μｍ、最小ピッチは
２．０μｍである。層間絶縁膜５における下層のＳｉＯ
2 系絶縁膜６の厚さは０．３μｍ、上層のＳｉＯ2 系絶
縁膜９の厚さは０．６μｍとなり、中間層の無機ＳＯＧ
膜７の厚さは０．２〜０．３μｍ程度となる。また、有
機ＳＯＧ膜からなる埋込層１５の厚さは０．３〜０．４
μｍ程度となる。On the other hand, the buried layer 15 (organic SOG film 1
5) and the SiO 2 -based insulating film 6 are provided with an inorganic SOG film 7 serving as an intermediate layer of the interlayer insulating film 5. Also,
On the inorganic SOG film 7, a SiO 2 based insulating film 9 made of plasma TEOS, which is an upper layer of the interlayer insulating film 5, is provided. Further, an Al-based wiring (second wiring) 10 is provided on the SiO 2 insulating film 9. Further, although not shown, the second wiring 10 is covered and protected by a passivation film or the like. An example of dimensions of each part in the 0.8 μm rule is shown. The first wiring 3 and the second wiring 10 have a thickness of 0.5 μm, a minimum width of 1.0 μm, and a minimum pitch of 2.0 μm. SiO below the interlayer insulating film 5
The thickness of the 2 type insulating film 6 is 0.3 μm, and the thickness of the upper SiO 2 type insulating film 9 is 0.6 μm.
The thickness of the film 7 is about 0.2 to 0.3 μm. The thickness of the buried layer 15 made of an organic SOG film is 0.3 to 0.4.
It becomes about μm.
【００１５】つぎに、このような半導体装置における多
層配線、すなわち層間絶縁膜部分の製造方法について説
明する。最初に、図２に示すように、主面側に配線（第
１配線）３が形成された半導体基板１を用意する。第１
配線３は半導体基板１の下地酸化膜２上に形成されてい
る。この第１配線３はＡｌ系金属からなるとともに、厚
さは０．５μｍ、幅は最小部分で１．０μｍとなってい
る。また、配線ピッチは最小部分で２．０μｍ程度とな
っている。したがって、配線間の窪み部分（スペース）
４は最小部で長さ１．０μｍ，深さ０．５μｍとなる。
このような半導体基板１の主面に対して、層間絶縁膜５
の下層が常用のプラズマＣＶＤによって形成される。こ
の下層はプラズマＴＥＯＳによって形成されたＳｉＯ2
系絶縁膜６で構成され、厚さは０．３μｍとなってい
る。Next, a method of manufacturing a multi-layer wiring, that is, an interlayer insulating film portion in such a semiconductor device will be described. First, as shown in FIG. 2, the semiconductor substrate 1 having the wiring (first wiring) 3 formed on the main surface side is prepared. First
The wiring 3 is formed on the base oxide film 2 of the semiconductor substrate 1. The first wiring 3 is made of Al-based metal and has a thickness of 0.5 μm and a width of 1.0 μm in the minimum portion. The wiring pitch is about 2.0 μm at the minimum. Therefore, the recessed portion (space) between the wiring
The minimum portion 4 has a length of 1.0 μm and a depth of 0.5 μm.
The interlayer insulating film 5 is formed on the main surface of the semiconductor substrate 1 as described above.
The underlayer is formed by conventional plasma CVD. This lower layer is SiO 2 formed by plasma TEOS.
It is composed of the system insulating film 6 and has a thickness of 0.3 μm.
【００１６】つぎに、図３の二点鎖線で示すように、半
導体基板１の主面側には、ＳＯＧ法によってメチル基を
含む有機ＳＯＧ膜からなる塗布膜２０が形成される。こ
の塗布膜２０は、前記スペースとラインの段差を消滅さ
せるべく、０．６〜０．７μｍ程度と段差以上の厚さに
形成される。その後、この塗布膜２０は焼き締められ
る。この焼き締め（デンシファイ）は、４４０℃で３０
分程度行われる。つぎに、焼き締められた有機ＳＯＧ膜
は、スペース４のみに残留するようにエッチバック法に
よって一定厚さ除去される。これにより、図３に示すよ
うに、厚さ０．３〜０．４μｍの埋込層（有機ＳＯＧ
膜）１５が形成される。これは、前述のように、第１配
線３に第２配線１０を接続する際、有機ＳＯＧ膜がライ
ン上に存在すると、有機ＳＯＧ膜のメチル基に起因する
Ａｌ2 Ｏ3 が第１配線３の表面に付着するが、これを嫌
うためである。Next, as shown by the chain double-dashed line in FIG. 3, a coating film 20 made of an organic SOG film containing a methyl group is formed on the main surface side of the semiconductor substrate 1 by the SOG method. The coating film 20 is formed to have a thickness of about 0.6 to 0.7 μm, which is equal to or larger than the step, in order to eliminate the step between the space and the line. Then, the coating film 20 is baked. This baking (densify) 30 at 440 ℃
It takes about a minute. Next, the baked organic SOG film is removed by a certain thickness by an etch back method so that it remains only in the space 4. As a result, as shown in FIG. 3, a buried layer (organic SOG) having a thickness of 0.3 to 0.4 μm is formed.
A film 15 is formed. As described above, when the second wiring 10 is connected to the first wiring 3, if the organic SOG film is present on the line, Al 2 O 3 due to the methyl group of the organic SOG film is generated in the first wiring 3. It adheres to the surface of, but it is because I dislike this.
【００１７】つぎに、図４に示すように、半導体基板１
の主面側にメチル基を含んでいない無機ＳＯＧを塗布成
膜する。この際、必要に応じてエッチバックを行なう。
無機ＳＯＧ膜７は０．２μｍ程度の厚さとなる。前記成
膜時、塗布有機ＳＯＧ膜は４４０℃で約３０分焼き締め
られる。この時有機ＳＯＧ膜は収縮する。無機ＳＯＧは
有機ＳＯＧに比較して収縮度合いは大きい。しかし、こ
の実施例では、ライン間のスペース部分が、埋込層１５
が埋め込まれて平坦化が図られていることから、無機Ｓ
ＯＧ膜７はラインおよびスペース上において、その膜厚
は略同じとなるため、ラインとスペースとの境界上での
無機ＳＯＧ膜７部分に応力集中が発生せず、従来発生し
ていたクラックの発生を抑止できることになる。Next, as shown in FIG. 4, the semiconductor substrate 1
Inorganic SOG containing no methyl group is coated and formed on the main surface side of. At this time, etch back is performed if necessary.
The inorganic SOG film 7 has a thickness of about 0.2 μm. During the film formation, the applied organic SOG film is baked at 440 ° C. for about 30 minutes. At this time, the organic SOG film contracts. The degree of shrinkage of the inorganic SOG is higher than that of the organic SOG. However, in this embodiment, the space between the lines is filled with the buried layer 15.
Inorganic S is used because it is embedded and planarized.
Since the film thicknesses of the OG film 7 are substantially the same on the line and the space, stress concentration does not occur at the inorganic SOG film 7 portion on the boundary between the line and the space, and cracks that have been generated conventionally are generated. Can be suppressed.
【００１８】その後、前記無機ＳＯＧ膜７上にプラズマ
ＴＥＯＳによって、厚さ０．６μｍ程度のＳｉＯ2 系絶
縁膜９を形成するとともに、ＳｉＯ2 系絶縁膜９上に厚
さ０．５μｍ，幅１．０μｍの配線（第２配線）１０を
形成し、図１に示すような多層配線を形成する。第１配
線３と第２配線１０間の層間絶縁膜５は、ライン上にお
いてＳｉＯ2 系絶縁膜６，無機ＳＯＧ膜７，ＳｉＯ2 系
絶縁膜９と３層構造をとり、スペース上ではＳｉＯ2 系
絶縁膜６，有機ＳＯＧ膜１５，無機ＳＯＧ膜７，ＳｉＯ
2 系絶縁膜９と平坦化のための埋込層を含めて４層構造
となる。Thereafter, a SiO 2 insulating film 9 having a thickness of about 0.6 μm is formed on the inorganic SOG film 7 by plasma TEOS, and a thickness of 0.5 μm and a width of 1 are formed on the SiO 2 insulating film 9. A wiring (second wiring) 10 having a thickness of 0.0 μm is formed to form a multilayer wiring as shown in FIG. The interlayer insulating film 5 between the first wiring 3 and the second wiring 10 has a three-layer structure with the SiO 2 -based insulating film 6, the inorganic SOG film 7, and the SiO 2 -based insulating film 9 on the line, and has the SiO 2 on the space. System insulating film 6, organic SOG film 15, inorganic SOG film 7, SiO
It has a four-layer structure including the 2- system insulating film 9 and the buried layer for planarization.
【００１９】また、前記第１配線３と第２配線１０との
コンタクト部分は、図５に示すような構造となる。第２
配線１０を形成する前に、層間絶縁膜５の所定部にスル
ーホール１６を形成し、その後、第２配線１０を形成す
ることによって、コンタクト部１７が形成されることに
なる。図５に示すように、前記スルーホール１６が形成
された際、スペース４はスルーホール１６部分に露出し
ないことから、埋込層１５に含まれるメチル基に起因す
る第１配線３の表面の酸化は起きず、第１配線３と第２
配線１０とのオーミック性は良好となる。The contact portion between the first wiring 3 and the second wiring 10 has a structure as shown in FIG. Second
The contact portion 17 is formed by forming the through hole 16 in a predetermined portion of the interlayer insulating film 5 before forming the wiring 10, and then forming the second wiring 10. As shown in FIG. 5, when the through hole 16 is formed, the space 4 is not exposed at the through hole 16 portion, so that the surface of the first wiring 3 is oxidized due to the methyl group contained in the buried layer 15. Does not occur, the first wiring 3 and the second
The ohmic contact with the wiring 10 becomes good.
【００２０】[0020]
【発明の効果】（１）本発明の半導体装置の製造方法に
あっては、熱処理時の収縮応力の小さい有機ＳＯＧ膜を
配線間スペースに残すことで、収縮応力の大きな無機Ｓ
ＯＧ膜のスペース部のＳＯＧ溜まり量を低減でき、層間
絶縁膜におけるクラック発生を防止できるという効果が
得られる。(1) In the method of manufacturing a semiconductor device of the present invention, the organic SOG film having a small shrinkage stress during heat treatment is left in the inter-wiring space, so that the inorganic S having a large shrinkage stress can be obtained.
The effect that the amount of SOG accumulated in the space portion of the OG film can be reduced and the occurrence of cracks in the interlayer insulating film can be prevented is obtained.
【００２１】（２）本発明の半導体装置は、層間絶縁膜
の中間層である無機ＳＯＧ膜の下側であって、かつライ
ン間のスペースに平坦化のための有機ＳＯＧ膜を設けた
構造となっていることから、前記無機ＳＯＧ膜は均一な
厚さとなり、局所的に大きな応力が作用しなくなり、ク
ラックの発生もなく層間絶縁膜の信頼性が高い製品とな
るという効果が得られる。(2) The semiconductor device of the present invention has a structure in which an organic SOG film for planarization is provided below the inorganic SOG film which is an intermediate layer of the interlayer insulating film and in the space between the lines. As a result, the inorganic SOG film has a uniform thickness, a large stress does not act locally, cracks do not occur, and the interlayer insulating film has a high reliability.
【００２２】（３）本発明の半導体装置の製造方法にあ
っては、有機ＳＯＧ膜はライン間のスペース部分にのみ
設けられ、ライン上には延在しない。したがって、上下
配線のコンタクトの形成時、スルーホールに有機ガスを
発生する有機ＳＯＧ膜が露出しないため、下層配線表面
に酸化膜が付着するようなこともなく、上下配線のオー
ミックコンタクトが良好となるという効果が得られる。(3) In the method of manufacturing a semiconductor device of the present invention, the organic SOG film is provided only in the space between the lines and does not extend on the lines. Therefore, at the time of forming the contact of the upper and lower wirings, the organic SOG film that generates the organic gas is not exposed in the through hole, so that the oxide film does not adhere to the surface of the lower wiring and the ohmic contact of the upper and lower wirings becomes good. The effect is obtained.
【００２３】（４）本発明の半導体装置は、スペース部
に有機ＳＯＧ膜が埋め込まれているとともに、その上に
全体的に無機ＳＯＧ膜が設けられる構造となっているこ
とから、スルーホール設置箇所の選択が自由となり、設
計の自由度が高くなるという効果が得られる。すなわ
ち、これまでの有機ＳＯＧ膜に適用されているエッチバ
ックは、前述のように上下配線の導通不良の問題からス
ルーホール設置領域が制限されてしまう。しかし、本発
明では有機ＳＯＧ膜をライン上に延在させずかつ無機Ｓ
ＯＧ膜を全体的に設けることによって、スルーホールの
設置選択が自由となる。(4) Since the semiconductor device of the present invention has a structure in which the organic SOG film is embedded in the space and the inorganic SOG film is entirely provided on the organic SOG film, the place where the through hole is provided. It is possible to obtain the effect that the selection of is free and the degree of freedom of design is increased. That is, in the etch-back applied to the organic SOG film up to now, the through-hole installation area is limited due to the problem of conduction failure of the upper and lower wirings as described above. However, in the present invention, the organic SOG film is not extended on the line and the inorganic S
By providing the OG film as a whole, it is possible to freely select through holes.
【００２４】（５）本発明の半導体装置は、スペース部
分に有機ＳＯＧ膜を設け、その上に全体的に無機ＳＯＧ
膜を重ねた構造となっている。無機ＳＯＧに比べて有機
ＳＯＧの接着性は悪い。したがって、半導体装置の製造
方法において、応力が過度に集中した場合、有機ＳＯＧ
膜の上下界面で剥がれが発生することから、応力解放が
でき、層間膜が全て割れるようなクラックの発生防止が
可能となる。(5) In the semiconductor device of the present invention, the organic SOG film is provided in the space portion, and the inorganic SOG film is entirely formed on the organic SOG film.
It has a structure in which membranes are stacked. The adhesiveness of organic SOG is worse than that of inorganic SOG. Therefore, in the method of manufacturing a semiconductor device, when stress is excessively concentrated, the organic SOG
Since peeling occurs at the upper and lower interfaces of the film, the stress can be released, and it becomes possible to prevent the occurrence of cracks such that the interlayer film is entirely cracked.
【００２５】（６）上記（１）〜（５）により、本発明
によれば、層間絶縁膜の信頼性が高い半導体装置を高歩
留りで製造することができるという相乗効果が得られ
る。(6) Due to the above (1) to (5), according to the present invention, a synergistic effect that a semiconductor device having a highly reliable interlayer insulating film can be manufactured with a high yield is obtained.
【００２６】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。たとえば、
前記実施例では無機ＳＯＧ膜および有機ＳＯＧ膜と異種
のＳＯＧの組合せとしたが、同一ＳＯＧ材料で実施して
もクラックの発生を防止することができる。すなわち、
ライン間のスペースに無機ＳＯＧ膜を埋め込んで埋込層
を形成するとともに、この埋込層および層間絶縁膜下層
を無機ＳＯＧ膜で被う構造では、埋込層の上の無機ＳＯ
Ｇ膜は埋込層が存在することから均一な厚さとなり、ク
ラックを発生させるような応力は発生しなくなる。Although the invention made by the present inventor has been specifically described based on the embodiments, the invention is not limited to the above embodiments, and various modifications can be made without departing from the scope of the invention. Needless to say. For example,
In the above-described embodiment, the inorganic SOG film and the organic SOG film are combined with different kinds of SOGs, but cracks can be prevented even if the same SOG material is used. That is,
In the structure in which the inorganic SOG film is buried in the space between the lines to form the buried layer, and the buried layer and the lower layer of the interlayer insulating film are covered with the inorganic SOG film, the inorganic SO on the buried layer is
Since the G film has a buried layer, it has a uniform thickness, and the stress that causes cracks is not generated.
【００２７】図６は本発明の他の実施例による半導体装
置の要部を示す断面図である。この実施例では、埋込層
としての有機ＳＯＧ膜を全ての配線間スペースに設けな
いで、選択的に設けた例を示すものである。この例で
は、図６に示すように、ＬＯＣＯＳ（Local Oxidation
of Silicon）膜２５の端上での段差が大きいことから、
この段差部分に亘るスペース４に埋込層（有機ＳＯＧ
膜）１５を設けている。そして、前記段差に対応する第
１配線３上のＳｉＯ2 系絶縁膜６および無機ＳＯＧ膜７
にクラックが発生するのを防止している。このように、
段差の大きい部分の平坦化を図ることによって層間絶縁
膜の信頼性を高めることができる。FIG. 6 is a sectional view showing a main part of a semiconductor device according to another embodiment of the present invention. In this embodiment, an organic SOG film as a buried layer is not provided in all inter-wiring spaces, but is selectively provided. In this example, as shown in FIG. 6, LOCOS (Local Oxidation)
Since the step on the edge of the (of Silicon) film 25 is large,
The buried layer (organic SOG
A film) 15 is provided. Then, the SiO 2 -based insulating film 6 and the inorganic SOG film 7 on the first wiring 3 corresponding to the step difference.
It prevents the occurrence of cracks. in this way,
The reliability of the interlayer insulating film can be improved by flattening a portion having a large step.
【００２８】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である層間絶
縁膜の製造技術に適用した場合について説明したが、そ
れに限定されるものではない。本発明は少なくとも配線
製造技術には適用できる。In the above description, the case where the invention made by the present inventor is mainly applied to the manufacturing technology of the interlayer insulating film which is the background field of application has been described, but the invention is not limited thereto. The present invention is applicable at least to the wiring manufacturing technology.
【図１】本発明の一実施例による半導体装置の要部を示
す断面図である。FIG. 1 is a sectional view showing a main part of a semiconductor device according to an embodiment of the present invention.
【図２】本発明の半導体装置の製造における層間絶縁膜
下層の形成状態を示す断面図である。FIG. 2 is a cross-sectional view showing a formation state of an interlayer insulating film lower layer in the manufacture of the semiconductor device of the present invention.
【図３】本発明の半導体装置の製造における有機ＳＯＧ
膜による埋込層の形成状態を示す断面図である。FIG. 3 is an organic SOG in the manufacture of the semiconductor device of the present invention.
FIG. 6 is a cross-sectional view showing a formation state of a buried layer made of a film.
【図４】本発明の半導体装置の製造における層間絶縁膜
の中間層である無機ＳＯＧ膜の形成状態を示す断面図で
ある。FIG. 4 is a cross-sectional view showing a formation state of an inorganic SOG film which is an intermediate layer of an interlayer insulating film in the production of the semiconductor device of the present invention.
【図５】本発明の半導体装置の製造において第２配線が
第１配線に接続された状態を示す断面図である。FIG. 5 is a cross-sectional view showing a state in which the second wiring is connected to the first wiring in the manufacture of the semiconductor device of the present invention.
【図６】本発明の他の実施例による半導体装置の要部を
示す断面図である。FIG. 6 is a sectional view showing a main part of a semiconductor device according to another embodiment of the present invention.
【図７】従来の半導体装置の要部を示す断面図である。FIG. 7 is a cross-sectional view showing a main part of a conventional semiconductor device.
１…半導体基板、２…下地酸化膜、３…配線（ライン，
第１配線）、４…窪み部分（スペース）、５…層間絶縁
膜、６…ＳｉＯ2 系絶縁膜、７…無機ＳＯＧ膜、９…Ｓ
ｉＯ2 系絶縁膜、１０…配線（ライン，第２配線）、１
１…クラック、１５…埋込層（有機ＳＯＧ膜）、１６…
スルーホール、１７…コンタクト部、２０…塗布膜、２
５…ＬＯＣＯＳ膜。1 ... Semiconductor substrate, 2 ... Base oxide film, 3 ... Wiring (line,
First wiring), 4 ... Recessed portion (space), 5 ... Interlayer insulating film, 6 ... SiO 2 -based insulating film, 7 ... Inorganic SOG film, 9 ... S
iO 2 based insulating film, 10 ... wiring (line, second line), 1
1 ... Crack, 15 ... Buried layer (organic SOG film), 16 ...
Through hole, 17 ... Contact part, 20 ... Coating film, 2
5 ... LOCOS film.
Claims (4)
と、この配線を被うように前記半導体基板の主面側に設
けられかつＳＯＧ膜を中間層とする３層構造の層間絶縁
膜とを有する半導体装置であって、前記ＳＯＧ膜の下面
でありかつ前記配線と配線との間の窪み部分には窪みを
埋めるようにＳＯＧ膜からなる埋込層が設けられている
ことを特徴とする半導体装置。1. A wiring provided on the main surface side of a semiconductor substrate, and an interlayer insulating film having a three-layer structure provided on the main surface side of the semiconductor substrate so as to cover the wiring and having an SOG film as an intermediate layer. And a buried layer made of an SOG film so as to fill the recess on the lower surface of the SOG film and between the wiring and the wiring. Semiconductor device.
ＳＯＧ膜となっていることを特徴とする請求項１記載の
半導体装置。2. The semiconductor device according to claim 1, wherein the buried layer provided in the recessed portion is an organic SOG film.
2 系絶縁膜となり、層間絶縁膜の上下の配線はＡｌ系金
属となっていることを特徴とする請求項１または請求項
２記載の半導体装置。3. The upper and lower layers of the interlayer insulating film are SiO 2.
3. The semiconductor device according to claim 1, wherein the semiconductor device is a two- system insulating film, and wirings above and below the interlayer insulating film are made of an Al-based metal.
る工程と、前記配線を被うように半導体基板の主面に絶
縁膜を形成するとともに、前記半導体基板上にＳＯＧ膜
をエッチバック法によって形成し、さらに前記半導体基
板上に絶縁膜を設けることによって層間絶縁膜を形成す
る工程と、を有することを特徴とする半導体装置の製造
方法であって、前記ＳＯＧ膜の形成前に配線と配線との
間の窪み部分に窪みを埋めるようにエッチバック法によ
ってＳＯＧ膜を形成することを特徴とする半導体装置の
製造方法。4. A step of preparing a semiconductor substrate having wiring on a main surface, an insulating film is formed on the main surface of the semiconductor substrate so as to cover the wiring, and an SOG film is etched back on the semiconductor substrate. A step of forming an interlayer insulating film by forming an insulating film on the semiconductor substrate, and a wiring before forming the SOG film. A method of manufacturing a semiconductor device, characterized in that an SOG film is formed by an etch-back method so as to fill a recess between the wiring and the recess.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26335693A JPH07122635A (en) | 1993-10-21 | 1993-10-21 | Semiconductor device and fabrication thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26335693A JPH07122635A (en) | 1993-10-21 | 1993-10-21 | Semiconductor device and fabrication thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07122635A true JPH07122635A (en) | 1995-05-12 |
Family
ID=17388351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26335693A Withdrawn JPH07122635A (en) | 1993-10-21 | 1993-10-21 | Semiconductor device and fabrication thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07122635A (en) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6337268B1 (en) | 1999-12-27 | 2002-01-08 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing contact structure |
| JP2004304068A (en) * | 2003-03-31 | 2004-10-28 | Denso Corp | Semiconductor device and its manufacturing method |
| JP2005191020A (en) * | 2003-07-01 | 2005-07-14 | Sanyo Electric Co Ltd | Method for manufacturing semiconductor device |
| JP2007173765A (en) * | 2005-11-24 | 2007-07-05 | Tokyo Electron Ltd | Substrate processing method, and apparatus therefor |
| EP3046146A1 (en) * | 2015-01-14 | 2016-07-20 | Fuji Electric Co. Ltd. | High breakdown voltage passive element and high breakdown voltage passive element manufacturing method |
| US10861786B2 (en) | 2018-06-28 | 2020-12-08 | Renesas Electronics Corporation | Semiconductor device having a multilayer structure |
-
1993
- 1993-10-21 JP JP26335693A patent/JPH07122635A/en not_active Withdrawn
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6337268B1 (en) | 1999-12-27 | 2002-01-08 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing contact structure |
| JP2004304068A (en) * | 2003-03-31 | 2004-10-28 | Denso Corp | Semiconductor device and its manufacturing method |
| JP2005191020A (en) * | 2003-07-01 | 2005-07-14 | Sanyo Electric Co Ltd | Method for manufacturing semiconductor device |
| JP2007173765A (en) * | 2005-11-24 | 2007-07-05 | Tokyo Electron Ltd | Substrate processing method, and apparatus therefor |
| EP3046146A1 (en) * | 2015-01-14 | 2016-07-20 | Fuji Electric Co. Ltd. | High breakdown voltage passive element and high breakdown voltage passive element manufacturing method |
| US10224390B2 (en) | 2015-01-14 | 2019-03-05 | Fuji Electric Co., Ltd. | High breakdown voltage passive element and high breakdown voltage passive element manufacturing method |
| US10566410B2 (en) | 2015-01-14 | 2020-02-18 | Fuji Electric Co., Ltd. | High breakdown voltage passive element |
| US10861786B2 (en) | 2018-06-28 | 2020-12-08 | Renesas Electronics Corporation | Semiconductor device having a multilayer structure |
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