JPH07121489A

JPH07121489A - マルチプロセッサシステム

Info

Publication number: JPH07121489A
Application number: JP26652493A
Authority: JP
Inventors: Kazuhide Nagamine; 一秀長嶺
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1993-10-25
Filing date: 1993-10-25
Publication date: 1995-05-12

Abstract

(57)【要約】【目的】ＤＰＲＡＭからの動作中断信号の障害による動
作の中断を回避する。【構成】マスタプロセッサとスレーブプロセッサとがＤ
ＰＲＡＭ１０を介して接続されている場合、同じアクセ
スを回避するためにＤＰＲＡＭ１０からＲＥＡＤＹ信号
を出してプロセッサからのアクセスを一時的に待機させ
る。マスタプロセッサ６へのＲＥＡＤＹ信号が出たまま
となると、マスタプロセッサはそれ以降動作できなくな
る。そこで、マスタプロセッサ６へのＲＥＡＤＹ信号を
スレーブでも入力ポート２３によりモニタし、それが一
定時間を越えてアクティブのままであると、障害が発生
したものと認め、その旨マスタプロセッサ６に通知す
る。マスタはこれにより障害の発生を知り、以後の処理
を続行する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えば電話交換機等の
ように、マスタ・プロセッサと複数のスレーブ・プロセ
ッサでシステムを構成するマルチ・プロセッサ・システ
ムに関するものである。

【０００２】

【従来の技術】従来、マスタ・プロセッサと複数のスレ
ーブ・プロセッサとでシステム全体を制御する装置とし
て、例えば電話交換機（以下ＰＢＸとも称す）があげら
れる。電話交換機は装置全体の制御や電話の呼処理等を
行うマスタ・プロセッサが実装されている主制御ボード
と通信回線を収容し、通信回線の各種制御等を行うスレ
ーブ・プロセッサが実装されているインタフェース（Ｉ
／Ｆ）ボードで構成される。そして、主制御ボードと各
種インタフェースボードはマザーボードを介して、接続
される。

【０００３】このような、マルチ・プロセッサ・システ
ムにおいて、マスタ・プロセッサと複数のスレーブ・プ
ロセッサ間の各種データの通信を、デュアルポートＲＡ
Ｍ（ＤＰＲＡＭ）を用いて行うものがある。

【０００４】図２はデュアルポートＲＡＭを用いて、マ
スタ・プロセッサと複数のスレーブ・プロセッサ間の通
信を行う電話交換機の構成図である。図２は、一例とし
てインタフェース（Ｉ／Ｆ）ボードが３つある構成とな
っている。

【０００５】図３は図２におけるインタフェース（Ｉ／
Ｆ）ボードに実装されているデュアルポートＲＡＭを詳
細に説明するための図である。

【０００６】図３に示すように、デュアルポートＲＡＭ
はポートＡとポートＢの２つのポートを持っている。そ
して、通常のＲＡＭと同様にデバイスを選択するための
チップセレクト（／ＣＳ）信号入力，アドレス入力，デ
ータ入出力，リード信号入力（／ＲＤ），ライト信号入
力（／ＷＲ）を持つ。そして、ポートＡとポートＢの２
つのポートから同一アドレスが選択された場合、アドレ
スが確定したのが速いポートの方を有効にして、もう一
方のポートの選択を無効にして、さらにこのポートを選
択したプロセッサの動作を一時停止させるためのＲＥＡ
ＤＹ信号を出力するポート・アビトレーション機能を持
っている。そのため、両ポートにＲＥＡＤＹ信号出力を
持つ。

【０００７】このポート・アビトレーション機能は、デ
ュアルポートＲＡＭが同一アドレスを選択された場合、
まず両ポートともに読み出しモードの時は問題ないが、
一方のポートが書き込みモードで動作する時に、書き込
みによって読みだし動作中の他方のポートの読み出しデ
ータが途中で変化する可能性があるので、この問題を防
止するために設けられている。また、同様に両ポートと
もに書き込み動作の時は、お互いに逆データを書き込ん
でＲＡＭの内容が不定になる可能性があり、この問題も
防止するためにこの機能を設けられている。

【０００８】マスタ・プロセッサ側のポートＡのＲＥＡ
ＤＹ信号は図２に示すようにインタフェース（Ｉ／Ｆ）
ボード内において、オープン・ドレイン出力のバッファ
に入力されている。そして、各インタフェース（Ｉ／
Ｆ）ボードのオープン・ドレイン出力のバッファの出力
信号はマザーボード上でワイヤード・オア接続され、主
制御ボードに入力される。主制御ボードではこの信号を
プルアップしてＳＲＥＡＤＹ（システムＲＥＡＤＹ）信
号として、マスタ・プロセッサのＲＥＡＤＹ信号として
いる。

【０００９】したがって、各インタフェース（Ｉ／Ｆ）
ボードのデュアルポートＲＡＭのうちの１つが、マスタ
側のＲＥＡＤＹ信号を出力すれば、マスタ・プロセッサ
にＲＥＡＤＹ信号が入力され、プロセッサの動作を一
時、停止するようになっている。

【００１０】また、スレーブ・プロセッサ側のＲＥＡＤ
Ｙ信号は直接、各スレーブ・プロセッサのＲＥＡＤＹ信
号になっている。

【００１１】マスタ・プロセッサと各スレーブ・プロセ
ッサ間の通信は図３に示すように共有バスを介して行わ
れる。

【００１２】さらに、従来、構内交換機（ＰＢＸ）のよ
うに、マスタプロセッサが搭載された中央制御カードと
スレーブプロセッサを搭載したラインカードとをマザー
ボードで接続したマルチプロセサシステムにおいては、
通信回線とのインタフェースを行うラインカードの故障
のために通信が不能となった場合、ラインカードを交換
して障害に対応してきた。このカード交換を行う際、通
信中の呼がある時はＰＢＸの電源を切るわけにはいか
ず、通信が終了した後にＰＢＸの電源を切りカードを交
換するという手順が考えられる。しかし、ボタン電話装
置等とは異なり、通信回線を多数収容するＰＢＸにおい
てはこのような手順によるカード交換は障害に即応する
ことができず不都合を生じていた。

【００１３】この不都合を解決するため、ＰＢＸの電源
を活かしたままでカードを交換できる活線挿抜機能が必
要となった。

【００１４】このため、従来から行われてきた活線挿抜
方式として、各ラインカードにカードの閉塞を行うため
の閉塞スイッチを設け、このカード閉塞スイッチの情報
を各カードからマザーボードを介して、プロセッサ間通
信によって、ＰＢＸの中央制御部に通知していた。そし
て、カードを抜く時は、このカード閉塞スイッチにより
制御部にカード閉塞情報を送った後、カードを抜いてい
た。また、カードを挿入する時はカード閉塞スイッチを
閉塞状態に設定して、カードを挿入し、その後カードの
閉塞を解除してカードを動作状態にしていた。

【００１５】図９は、マスタ・プロセッサを実装して装
置全体の制御を行う中央制御カードと、スレーブ・プロ
セッサを実装して通信回線の各種制御を行い、各種通信
回線を収容するラインカードで構成されるＰＢＸの構成
図である。

【００１６】図９は例としてラインカードを３枚実装す
る構成の構成図になっている。

【００１７】図９において、中央制御カードのマスタ・
プロセッサとラインカードのスレーブ・プロセッサとの
間の各種制御データの通信はラインカード上のデュアル
ポートＲＡＭを用い、共有バスを介して、プロセッサ間
通信を行う。

【００１８】ラインカードを抜く時は、ラインカード上
の閉塞スイッチをカード閉塞に設定する。スレーブ・プ
ロセッサはこのスイッチ情報を入力ポートを介して、読
み出す。そして、スレーブ・プロセッサはマスタ・プロ
セッサにカードの閉塞をすることを通知するために、カ
ード閉塞通知データをデュアルポートＲＡＭの所定のエ
リアに書き込む。

【００１９】ここで、マスタ・プロセッサはポーリング
処理により各ラインカードのデュアルポートＲＡＭの所
定のエリアを読み出し、各種情報を受信するわけであ
る。

【００２０】マスタ・プロセッサはポーリング処理によ
り、このカード閉塞通知データを読み出すと、カードが
閉塞したことを知り、このラインカードの閉塞処理を行
う。例えば、このラインカードが内線を収容するカード
であれば、収容している内線への電話の着呼を受け付け
ないようにし、電話の発呼者に話中音を送出するといっ
た処理を行うようにする。

【００２１】ラインカードを挿入するときは、カードを
装置に挿入後、閉塞スイッチの設定をカード閉塞からカ
ード動作に変える。

【００２２】スレーブ・プロセッサはこのスイッチ情報
を入力ポートを介して、読み出す。そして、スレーブ・
プロセッサはマスタ・プロセッサにカードが挿入された
ことを通知するために、プロセッサ間通信のリンク確率
要求データをデュアルポートＲＡＭの所定のエリアに書
き込む。

【００２３】マスタ・プロセッサは同様にポーリング処
理により、このプロセッサ間通信のリンク確率要求デー
タを読み出すと、リンク確率のための処理を順次行う。
そして、リンクが確立して各種制御データの通信を行
い、このラインカードが動作するようになる。

【００２４】

【発明が解決しようとする課題】しかしながら上記従来
例では、複数のうちの１つでもデュアルポートＲＡＭの
ポート・アビトレーション回路の障害等で、デュアルポ
ートＲＡＭの出力するマスタ・プロセッサ側のＲＥＡＤ
Ｙ信号がアクティブ状態（“０”）になりっぱなしにな
ると、マスタ・プロセッサの動作が停止して、システム
がエラー表示さえもしないで、停止してしまうという重
大な欠点があった。本発明は上記従来例に鑑みて成され
たもので、ＲＥＡＤＹ信号がアクティブになったままで
あっても、マスタプロセッサは継続して処理を行なうこ
とができるマルチプロセッサシステムを提供することを
第１の目的とする。

【００２５】また、上記従来例では、カードを抜く時
に、中央制御カードのマスタ・プロセッサがポーリング
処理で、デュアルポートＲＡＭに書かれたカード閉塞通
知データを読み出す前に、ラインカードを抜かれてしま
うと、マスタ・プロセッサがカードを閉塞したことを認
識し損ない装置の動作が一時的に不良になる。

【００２６】また、カードを抜く瞬間に共有バスの状態
が一瞬、不安定になることにより、他ラインカードのス
レーブ・プロセッサとマスタ・プロセッサ間の通信にエ
ラーを招く等の悪影響を与えることがある。

【００２７】また、カードを挿入する時は、スレーブ・
プロセッサがデュアルポートＲＡＭに必要なデータを書
き込む前に、マスタ・プロセッサが、デュアルポートＲ
ＡＭのデータを読んでしまった場合も、マスタ・プロセ
ッサが誤ったデータを読むことになり、同様に装置の動
作が一時的に不良になるという重大な欠点があった。

【００２８】本発明の第２の目的は、通電したままスレ
ーブプロセッサを搭載したカードを挿抜する際に動作不
良を起こすことのないマルチプロセッサシステムを提供
することをにある。

【００２９】

【課題を解決するための手段】および

【作用】上記第１の目的を達成するために、本発明のマ
ルチプロセサシステムは次のような構成からなる。

【００３０】複数のプロセッサをデュアルポートＲＡＭ
を介して接続したマルチプロセッサシステムであって、
前記プロセッサの１つからのアクセスを一時的に中断す
るための中断信号を出力する信号出力手段と、前記信号
出力手段による中断信号の状態を検知する検知手段と、
該検知手段により検知した中断信号の状態に基づいて障
害の発生を判定する判定手段と、該判定手段による判定
に基づいて、前記プロセッサに障害の発生を通知する通
知手段とを備える。

【００３１】また、上記第２の目的を達成するために本
発明のマルチプロセッサシステムは次のような構成から
なる。

【００３２】マスタ・プロセッサが実装されているメイ
ンカードとスレーブ・プロセッサおよびデュアルポート
ＲＡＭが実装されている複数のラインカードとを共有バ
スで接続するマルチプロセッサシステムであって、カー
ドの挿抜を指示するスイッチ手段と、該スイッチ手段に
よる指示におうじて前記共有バスをハイ・インピーダン
ス状態にするよう制御する制御手段と、該制御手段によ
り前記共有バスがハイインピーダンス状態にされている
ことを判定し、次段の処理を実行する手段とを備える。

【００３３】

【第１実施例】次に本発明の一実施例を図面を参照して
説明する。

【００３４】図１は本発明の一実施例に係わるマルチ・
プロセッサ・システムの構成図である。図１は一例とし
て、マスタ・プロセッサ６を実装している主制御ボード
１にスレーブ・プロセッサ７，８，９が実装された３つ
のインタフェース（Ｉ／Ｆ）ボード２，３，４から構成
された電話交換機のブロック構成図となっている。

【００３５】また、主制御ボード１とインタフェース
（Ｉ／Ｆ）ボード２，３，４とはマザーボート５を介し
て接続される。

【００３６】図１において、１は主制御ボード、２，
３，４はインタフェースボード、５は主制御ボード１と
インタフェースボード２，３，４間の各種信号を接続す
るマザーボードであり、各ボードとコネクタにより接続
される。６は主制御ボード１に実装されるマスタ・プロ
セッサ、７，８，９はインタフェースボード２，３，４
に各々実装されるスレーブ・プロセッサ、１０，１１，
１２はインタフェースボート２，３，４に各々実装され
デュアルポートＲＡＭ（ＤＰＲＡＭ）である。デュアル
ポートＲＡＭ１０，１１，１２はポートＡとポートＢの
２つのポートから同一アドレスが選択された場合、早く
アドレスが確定したポートの方を有効にして、もう一方
のポートの選択を無効にして、さらにこのポートを選択
したプロセッサの動作を一時、停止させるためのＲＥＡ
ＤＹ信号を出力するポート・アビトレーション機能を持
っている。１３，１４，１５はデュアルポートＲＡＭ１
０，１１，１２が出力するスレーブ・プロセッサ側のＲ
ＥＡＤＹ信号出力であり、スレーブ・プロセッサ７，
８，９のＲＥＡＤＹ信号入力に接続されている。１６，
１７，１８はデュアルポートＲＡＭ１０，１１，１２が
出力するマスタ・プロセッサ側のＲＥＡＤＹ信号出力、
１９，２０，２１はオープン・ドレイン・バッファであ
り、ＲＥＡＤＹ信号１６，１７，１８が各々入力され
る。２２はオープン・ドレイン・バッファ１９，２０，
２１の出力がワイヤード・オア接続されたＳＲＥＡＤＹ
信号、２３，２４，２５はＲＥＡＤＹ信号１６，１７，
１８が各々入力される入力ポートであり、スレーブ・プ
ロセッサ７，８，９で入力情報を各々読み出せる。２
６，２７，２８は、スレーブ・プロセッサ７，８，９で
各々制御されるエラー状態を表示するための表示器、２
９，３０，３１はデータバス、３２はＳＲＥＡＤＹ信号
２２をプルアップするプルアップ抵抗器、３３はＳＲＥ
ＡＤＹ信号２２を入力し、マスタ・プロセッサ６がデュ
アルポートＲＡＭ１０，１１，１２の内のいずれかをア
クセスした時のみ、ＳＲＥＡＤＹ信号２２を出力するよ
うに制御するＳＲＥＡＤＹ信号制御回路で、出力信号は
マスタ・プロセッサ６のＲＥＡＤＹ信号入力に接続され
ている。３４はマスタ・プロセッサ６で制御されるシス
テムのエラー状態を表示するための表示器、３５はマス
タ・プロセッサ６とスレーブ・プロセッサ７，８，９間
の通信を行うための共有バスである。

【００３７】図４は図１におけるＳＲＥＡＤＹ信号制御
回路３３の回路構成例を示す構成図である。

【００３８】以下、図４を参照してＳＲＥＡＤＹ信号制
御回路３３の動作を説明する。

【００３９】マスタ・プロセッサ６はデュアルポートＲ
ＡＭ１０，１１，１２のうちのどれかの読み出しまたは
書き込み直前にポート出力信号１０３を“０”にして出
力する。この信号は、出力ポート１０１の入力信号とタ
イマ回路１０２のタイマ起動信号とになっている。出力
ポート１０１の出力信号１０５は３入力オア（ＯＲ）ゲ
ート１００の第１の入力信号になっている。

【００４０】タイマ回路１０２は、起動信号を入力され
ると、タイマの値をクリアした後、タイマをスタートさ
せる。タイマがスタートすると、タイマ回路１０２のタ
イムアウト信号出力１０６は“０”になる。タイマ回路
１０２は規定の時間になるとタイムアウトして、タイム
アウト信号出力１０６を“１”にして、この状態を保持
する。このタイムアウト信号出力１０６は３入力オア
（ＯＲ）ゲート１００の第２の入力信号になっている。

【００４１】そして、ＳＲＥＡＤＹ信号１０４が３入力
オア（ＯＲ）ゲート１００の第３の入力信号になってい
る。

【００４２】この３入力オア（ＯＲ）ゲート１００の出
力信号がマスタ・プロセッサ６へのＲＥＡＤＹ信号にな
っている。

【００４３】このようにマスタ・プロセッサ６がデュア
ルポートＲＡＭ１０，１１，１２のうちのどれかをアク
セスすると、ＳＲＥＡＤＹ信号１０４がマスタ・プロセ
ッサ６へのＲＥＡＤＹ信号になる。そして、例えば１ミ
リ秒等のある規定時間が過ぎると、タイマ回路１０２に
よってマスタ・プロセッサへのＲＡＥＤＹ信号を強制的
に“１”にすることにより、ＳＲＥＡＤＹ信号の障害
で、マスタ・プロセッサ６が完全に停止してしまうこと
を防止している。

【００４４】マスタ・プロセッサ６がデュアルポートＲ
ＡＭ１０，１１，１２のうちのどれかへのアクセスを終
了すると、ポート出力信号１０３を“１”にして出力
し、出力ポート１０１に“１”を書き込むことにより、
ＳＲＥＡＤＹ信号１０４を無効にする。

【００４５】このように、ＳＲＥＡＤＹ信号制御回路３
３はマスタ・プロセッサ６がデュアルポートＲＡＭ１
０，１１，１２のうちのどれかをアクセスする時のみ、
ＳＲＥＡＤＹ信号１０４を有効にして、さらにＳＲＥＡ
ＤＹ信号１０４の障害により、マスタ・プロセッサ６が
完全に停止することを防止するものである。

【００４６】図５は本実施例のスレーブプロセッサによ
る、マスタプロセッサに対するＲＥＡＤＹＡ信号のチェ
ック動作を説明するためのフローチャートである。

【００４７】動作について図５に示したフローチャート
を参照しながら説明する。説明はＩ／Ｆボード３につい
て行なうが、他のボードについても同様である。。スレ
ーブ・プロセッサ７はインタフェースボード２が正常に
動作しているか、ある一定時間おきにボードのヘルスチ
ェックを行う。このヘルスチェック時になると（ＳＴ１
−ＹＥＳ）、入力ポート２３を読み出す（ＳＴ２）。こ
の時、読み出した値が“０”であればＲＥＡＤＹ信号が
デュアルポートＲＡＭをアクセスしていないのにかかわ
らずアクティブになっているので、マスタ・プロセッサ
側のＲＥＡＤＹ信号を発生する機能に障害があることに
なる。

【００４８】読み込んだ値が“０”であれば（ＳＴ３−
ＹＥＳ）、今度は何回か連続して、例えば連続して１０
０回、入力ポート２３を読み出す（ＳＴ４）。

【００４９】読み込んだ値が全て“０”であると（ＳＴ
５）、ボードが出力するマスタ・プロセッサへのＲＥＤ
Ｙ信号が障害であると判断する（ＳＴ６）。

【００５０】次にスレーブ・プロセッサ７は、表示器２
６でボードのエラー表示を行う（ＳＴ７）。そして、マ
スタ・プロセッサ６にボードの障害通知を行う（ＳＴ
８）。

【００５１】マスタ・プロセッサ６はこの障害通知を受
信すると、表示器３４でシステムのエラー表示を行う
（ＳＴ９）。

【００５２】このように、エラー表示を行い、かつＳＲ
ＥＡＤＹ信号が障害になっても、マスタ・プロセッサ６
がＳＲＥＡＤＹ信号制御回路によって完全に停止するこ
とはないので、マスタ・プロセッサとスレーブ・プロセ
ッサ間の通信が行えるのでシステムが停止することはな
い。

【００５３】さらに電話交換器の保守点検を行う保守者
がこのエラー表示を見て、エラー表示をしているボード
を交換すれば、障害をすぐに復旧できるわけである。

【００５４】なお、図１において、スレーブ・プロセッ
サは３つであるが３つ以上でも構わない。

【００５５】また、図１において、デュアルポートＲＡ
Ｍのマスタ・プロセッサ側のＲＥＡＤＹ信号をマルチ・
ドロップで接続するためにオープン・ドレイン出力のバ
ッファを用いているが、例えばオープン・コレクタ出力
のバッファや他の手段を用いても構わない。

【００５６】

【第２実施例】図６は、第２の実施例の電話交換機のブ
ロック図である。図において、図１と同じ構成要素は同
じ参照番号を付し、その説明を省略する。それらの構成
要素については、第１実施例で説明したと同じ動作をす
る。図６が図１の構成と異なる点は、各Ｉ／Ｆボードに
おいて、ＲＥＡＤＹＡ信号がオープンドレインバッファ
に入る前に出力禁止回路を経由する点にある。出力禁止
回路３５，３６，３７は、スレーブプロセッサにより制
御されて、ＲＥＡＤＹＡ信号として非アクティブである
“１”を出力する。

【００５７】ＳＲＥＡＤＹ信号制御回路３３，３４，３
５は、第１実施例と同じ働きをするため、そのはたらき
の説明は省く。ＳＲＥＡＤＹ信号制御回路の働きによ
り、ＳＲＥＡＤＹ信号に障害が発生してもマスタプロセ
ッサを停止させることはなく、引き続き処理を行なわせ
ることができる。

【００５８】図７は、図６の構成におけるスレーブプロ
セッサによるＲＥＡＤＹＡ信号異状に対する処理手順の
フローチャートである。図はＩ／Ｆボード２について説
明するものだが、他のＩ／Ｆボード３，４についても同
様である。

【００５９】スレーブ・プロセッサ７はインタフェース
ボード２が正常に動作しているか、ある一定時間おきに
ボードのヘルスチェックを行う。このヘルスチェック時
になると（ＳＴ７０１−ＹＥＳ）、入力ポート２３を読
み出す（ＳＴ７０２）。この時、読み出した値が“０”
であればＲＥＡＤＹ信号がデュアルポートＲＡＭをアク
セスしていないのにかかわらずアクティブになっている
ので、マスタ・プロセッサ側のＲＥＡＤＹ信号を発生す
る機能に障害があることになる。

【００６０】読み込んだ値が“０”であれば（ＳＴ７０
３−ＹＥＳ）、今度は何回か連続して、例えば連続して
１００回、入力ポート２３を読み出す（ＳＴ７０４）。

【００６１】読み込んだ値が全て“０”であると（ＳＴ
７０５）、ボードが出力するマスタ・プロセッサへのＲ
ＥＤＹ信号が障害であると判断する（ＳＴ７０６）。

【００６２】次にスレーブ・プロセッサ７は、表示器２
６でボードのエラー表示を行う（ＳＴ７０７）。その
後、出力禁止回路３５を制御して、“０”になったまま
のＲＥＡＤＹＡ信号の出力を抑制する（ＳＴ７０８）。
そして、マスタ・プロセッサ６にボードの障害通知を行
う（ＳＴ７０９）。

【００６３】マスタ・プロセッサ６はこの障害通知を受
信すると、表示器３４でシステムのエラー表示を行う
（ＳＴ７１０）。

【００６４】このように、エラー表示を行い、かつＳＲ
ＥＡＤＹ信号が障害になっても、マスタ・プロセッサ６
がＳＲＥＡＤＹ信号制御回路によって完全に停止するこ
とはないので、マスタ・プロセッサとスレーブ・プロセ
ッサ間の通信が行えるのでシステムが停止することはな
い。

【００６５】さらに電話交換器の保守点検を行う保守者
がこのエラー表示を見て、エラー表示をしているボード
を交換すれば、障害をすぐに復旧できるわけである。

【００６６】なお、図６において、スレーブ・プロセッ
サは３つであるが３つ以上でも構わない。第２実施例で
は、不良Ｉ／ＦカードからのＳＲＥＡＤＹ信号を切り離
せるので、切り離し後はシステムが通常処理速度で動作
するという効果がある。

【００６７】

【第３実施例】次に本発明の第３の実施例を図面を参照
して説明する。

【００６８】図８は本発明の一実施例に係わる電話交換
機の構成図である。

【００６９】図８は一例として、装置全体の制御を行う
マスタ・プロセッサを実装しているメインカードと活線
挿抜ができるスレーブ・プロセッサを実装しているライ
ンカードが３つある構成の装置の構成図になっている。
また、メインカードとラインカード間の各種信号の接続
はマザーボードを介して行われる。

【００７０】図において、１０１はメインカード、１０
２，１０３，１０４はラインカード、１０５はメインカ
ード１０１とラインカード１０２，１０３，１０４間の
各種信号を接続するマザーボードであり、各カードとコ
ネクタにより接続される。１０６はメインカード１０１
に実装されるマスタ・プロセッサ、１０７，１０８，１
０９はラインカード１０２，１０３，１０４に各々実装
されるスレーブ・プロセッサ、１１０，１１１，１１２
はラインカード１０２，１０３，１０４に各々実装され
るデュアルポートＲＡＭ（ＤＰＲＡＭ）である。デュア
ルポートＲＡＭ１１０，１１１，１１２は前記マスタ・
プロセッサ１０６側と前記スレーブプロセッサ１０７，
１０８，１０９側の両方のポートからデータを読み書き
できるＲＡＭである。１１３，１１４，１１５は前記デ
ュアルポートＲＡＭ１１０，１１１，１１２のマスタ・
プロセッサ側の信号をバッファリングする３ステート出
力の双方向バッファ、１１６，１１７，１１８はカード
の活線挿抜時にカードの閉塞指示を行うためのカード閉
塞スイッチであり、このスイッチによりカード閉塞に設
定すると、前記双方向バッファ１１３，１１４，１１５
の出力をハイ・インピーダンスにする。

【００７１】１１９，１２０，１２１は前記カード閉塞
スイッチ１１６，１１７，１１８の設定情報を前記スレ
ーブ・プロセッサ１０７，１０８，１０９に読み込ませ
るための入力ポート、１２２は前記マスタ・プロセッサ
と前記スレーブ・プロセッサ１０７，１０８，１０９間
で通信を行うための８ビットの共有バス、１２３は前記
共有バス１２２をプルアップするプルアップ抵抗器であ
る。

【００７２】図１０は前記デュアルポートＲＡＭ１１
０，１１１，１１２を説明するための図である。

【００７３】図１０に示すように、デュアルポートＲＡ
Ｍは送信エリアと受信エリアの２つの領域に分けられ
る。スレーブ・プロセッサがマスタ・プロセッサにデー
タを送信するときは、アドレス０番地から始まる送信エ
リアに必要なデータを書き込む。マスタ・プロセッサか
らの受信データは受信エリアに書き込まれる。

【００７４】マスタ・プロセッサからは、メモリ・アド
レスの連続した番地に、各ライン・カード上のデュアル
ポートＲＡＭの送信エリアと受信エリアがまとめて、マ
スタ・プロセッサにとっての受信エリアと送信エリアと
して、見えるようにマッピングされている。

【００７５】図１１はこのマッピングの様子を説明する
ための図である。図１１に示すように、各ラインカード
のデュアルポートＲＡＭの送信エリアは、メインカード
のメモリ・アドレスの連続した領域に受信エリアとして
マッピングされている。そして、この受信エリアは各ラ
インカードごとに受信エリア１，受信エリア２，受信エ
リア３の３つのエリアに分かれる。なお、メインカード
の送信エリアも同様に別の連続したメモリ・アドレスに
マッピングされている。

【００７６】マスタ・プロセッサは各ラインカードの受
信エリアを定期的な時間で（ポーリングによって）調べ
る。

【００７７】ここで、マスタ・プロセッサは受信エリア
の開始アドレスから１０バイト連続でデータが“ＦＦ
ｈ”であると、ライン・カードが未実装、もしくはカー
ド挿抜時であると判断する。

【００７８】カードが未実装の場合は、プルアップ抵抗
器１２３により共有バス１２２は全て、“１”になって
いるので、カードが未実装の場合、そこのラインカード
の受信エリアを読み出すと、実際は全てのエリアが“Ｆ
Ｆｈ”になって読み出される。

【００７９】図１２はカードを抜く時のスレーブプロセ
ッサおよびマスタプロセッサの動作をあわせて説明する
ためのフローチャートである。

【００８０】カードを抜く時の動作について、フローチ
ャートを参照しながら説明する。なお、説明はラインカ
ード１０２を抜く場合を例にして、説明する。

【００８１】装置が通常動作を行なっているときにその
状態を記憶しておく（ＳＴ１２１）。カード閉塞スイッ
チ１６が閉塞に設定されると（ＳＴ１２２）、次の処理
を行う。

【００８２】スレーブ・プロセッサ１０７は、ポーリン
グ処理により、入力ポート１９を介してカード閉塞スイ
ッチ１１６の設定がカード閉塞であることを知る。そし
て、スレーブ・プロセッサ１０７はラインカード１０２
内だけの、例えば、データをバックアップするものであ
れば、バックアップ処理等のカード閉塞処理を行う（Ｓ
Ｔ１２３）。このときには、カードが閉塞状態になる前
に通常動作を行なっていたことを記憶していれば、この
記憶を基にカードの抜き取りがおこなわれることを判定
することができ、そのための処理を行なうことができ
る。

【００８３】ここで、双方向バッファ１１３の出力はカ
ード閉塞スイッチ１１６の出力制御により、ハイ・イン
ピーダンスになっていて、共有バス１２２と切り離され
た状態、つまりカードが未実装状態であると同等の状態
になる（ＳＴ１２４）。

【００８４】マスタ・プロセッサ１０６がポーリングに
より、ラインカード１０２のデュアルポートＲＡＭ１１
０の受信エリアを読むと（ＳＴ１２５）、連続して１０
バイトは“ＦＦｈ”であるので、カードが活線状態で抜
かれると認知する。

【００８５】そして、マスタ・プロセッサはラインカー
ド２に対するカード閉塞処理を行う（ＳＴ１２６）。

【００８６】このようにして、カードを抜かれた場合の
処理が行われるわけである。

【００８７】図１３はカード挿入時の動作を説明するた
めのフローチャートである。カードを挿入時の動作につ
いて、フローチャートを参照しながら説明する。なお、
説明は同様にラインカード１０２を挿入する場合を例に
して、説明する。

【００８８】カード閉塞スイッチ１１６を閉塞に設定し
て、カードを挿入する（ＳＴ１３１）。

【００８９】ラインカード１０２に電源が投入され、ス
レーブプロセッサ１０７が動作開始する。そして、最初
に入力ポート１１９を介して、カード閉塞スイッチ１１
６の状態を調べ、カードが活線状態で挿入されたことを
知る（ＳＴ１３２）。そして、スレーブ・プロセッサ１
０７はデュアルポートＲＡＭ１１０の送信エリアにプロ
セッサ間通信のリンク確率要求のデータを書き込む（Ｓ
Ｔ１３３）。

【００９０】カード閉塞スイッチ１１６を通常動作に設
定して、閉塞を解除し、マスタ・プロセッサ１０６がポ
ーリング処理により、デュアルポートＲＡＭ１１０の受
信エリアを読むと、リンク確率要求がされていることを
知り（ＳＴ１３４）、順次処理を行い、リンクを確立し
（ＳＴ１３５）、通常処理に移行する（ＳＴ１３６）。

【００９１】このように、ＤＰＲＡＭと共通バスとの間
に３ステートバッファ設け、それがハイインピーダンス
状態にあることをマスタプロセッサで読み取ることによ
り、他のラインカードのプロセッサ間通信に影響を与え
ることなく、通電した状態でボードの取り外し・挿入が
できる。

【００９２】なお、図８において、ラインカードの数は
３つであるが、３つ以上であっても構わない。

【００９３】また、図８において、共有バスは８ビット
であるが、８ビット以上でも、８ビット以下でも特に構
わない。

【００９４】尚、本発明は、複数の機器から構成される
システムに適用しても、１つの機器から成る装置に適用
しても良い。また、本発明はシステム或は装置にプログ
ラムを供給することによって達成される場合にも適用で
きることは言うまでもない。

【００９５】

【発明の効果】以上説明したように、本発明にかかるマ
ルチプロセッサシステムは、マスタ・プロセッサ側のＲ
ＥＡＤＹ信号に障害があった場合、システムが停止する
ことなく、適切なエラー表示が行え、高い信頼性を持っ
たマルチ・プロセッサ・システムを構成できるという極
めて優れた効果がある。

【００９６】また、スレーブ・プロセッサとマスタ・プ
ロセッサが誤ったデータを読み出して一時的に動作不良
を起こすこともなく、活線挿抜を行っても高い信頼性が
あるという極めて優れた効果がある。

【００９７】

【図面の簡単な説明】

【図１】本発明の第１の実施例に係わるマルチ・プロセ
ッサ・システムの構成図である。

【図２】従来のマルチ・プロセッサ・システムの構成図
である。

【図３】デュアルポートＲＡＭの説明をするための図で
ある。

【図４】ＳＲＡＤＥＹ信号制御回路の回路構成例を示す
構成図である。

【図５】第１実施例の装置の動作を説明するためのフロ
ーチャートである。

【図６】本発明の第２の実施例に係わるマルチ・プロセ
ッサ・システムの構成図である。

【図７】第２実施例の装置の動作を説明するためのフロ
ーチャートである。

【図８】本発明の第３の実施例に係わる装置の構成図で
ある。

【図９】従来の活線挿抜可能な装置構成図である。

【図１０】デュアルポートＲＡＭを説明する図である。

【図１１】マスタ・プロセッサのメモリ・マッピングを
説明するための図である。

【図１２】第３実施例の装置の動作を説明するためのフ
ローチャートである。

【図１３】第３実施例の装置の動作を説明するためのフ
ローチャートである。

【符号の説明】

１主制御ボード２，３，４インタフェースボード５マザーボード６マスタ・プロセッサ７，８，９スレーブ・プロセッサ１０，１１，１２デュアルポートＲＡＭ１３，１４，１５スレーブ・プロセッサ側のＲＥＡＤ
Ｙ信号１６，１７，１８マスタ・プロセッサ側のＲＥＡＤＹ
信号１９，２０，２１オープン・ドレイン・バッファ２２ＳＲＥＡＤＹ信号２３，２４，２５入力ポート２６，２７，２８，３４表示器３３ＳＲＥＡＤＹ信号制御回路

Claims

【特許請求の範囲】

【請求項１】複数のプロセッサをデュアルポートＲＡ
Ｍを介して接続したマルチプロセッサシステムであっ
て、前記プロセッサの１つからのアクセスを一時的に中断す
るための中断信号を出力する信号出力手段と、前記信号出力手段による中断信号の状態を検知する検知
手段と、該検知手段により検知した中断信号の状態に基づいて障
害の発生を判定する判定手段と、該判定手段による判定に基づいて、前記プロセッサに障
害の発生を通知する通知手段と、を備えることを特徴と
するマルチプロセッサシステム。
【請求項２】前記プロセッサの１つからの前記デュア
ルポートＲＡＭへのアクセスにもとづいて前記中断信号
をアクティブにする手段を更に備えることを特徴とする
請求項１記載のマルチプロセッサシステム。
【請求項３】前記判定手段による判定に基づいて、障害
の発生を表示する手段と、前記通知手段による通知に基づいて、障害の発生を表示
する手段と、を更に備えることを特徴とする請求項１記
載のマルチプロセッサシステム。
【請求項４】マスタ・プロセッサが実装されているメ
インカードとスレーブ・プロセッサおよびデュアルポー
トＲＡＭが実装されている複数のラインカードとを共有
バスで接続するマルチプロセッサシステムであって、カードの挿抜を指示するスイッチ手段と、該スイッチ手段による指示におうじて前記共有バスをハ
イ・インピーダンス状態にするよう制御する制御手段
と、該制御手段により前記共有バスがハイインピーダンス状
態にされていることを判定し、次段の処理を実行する手
段と、を備えることを特徴とするマルチプロセッサシス
テム。