JPH07120311B2 - メモリ・アクセス制御装置 - Google Patents
メモリ・アクセス制御装置Info
- Publication number
- JPH07120311B2 JPH07120311B2 JP63334363A JP33436388A JPH07120311B2 JP H07120311 B2 JPH07120311 B2 JP H07120311B2 JP 63334363 A JP63334363 A JP 63334363A JP 33436388 A JP33436388 A JP 33436388A JP H07120311 B2 JPH07120311 B2 JP H07120311B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- address strobe
- strobe signal
- access
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Microcomputers (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、キャッシュ・メモリが付加されるマイクロプ
ロセッサ・システムにおいて、主記憶を構成するメモリ
・アレイに高速にアクセスを行うメモリ・アクセス制御
装置に関するものである。
ロセッサ・システムにおいて、主記憶を構成するメモリ
・アレイに高速にアクセスを行うメモリ・アクセス制御
装置に関するものである。
〈従来の技術〉 従来のマイクロプロセッサ・システムにおけるメモリ・
アクセスは次のようである。
アクセスは次のようである。
マイクロプロセッサには、アクセスの高速を図るため、
主記憶（DRAMアレイ）の一部を記憶格納するキャッシュ
・メモリが付加され、アクセス動作はこのキャッシュ・
メモリに対して行っている。そして、キャッシュ・メモ
リに格納されている情報にアクセスする際（ヒット）は
高速動作が実現でき、キャッシュ・メモリにない情報に
アクセスする際（ミス）は主記憶であるDRAMアレイに対
してアクセスを開始する。
主記憶（DRAMアレイ）の一部を記憶格納するキャッシュ
・メモリが付加され、アクセス動作はこのキャッシュ・
メモリに対して行っている。そして、キャッシュ・メモ
リに格納されている情報にアクセスする際（ヒット）は
高速動作が実現でき、キャッシュ・メモリにない情報に
アクセスする際（ミス）は主記憶であるDRAMアレイに対
してアクセスを開始する。
〈発明が解決しようとする課題〉 ところで、近年、マイクロプロセッサの発達は著しく、
その動作速度は格段に速くなってきた。このため、マイ
クロプロセッサに設置されるメモリ装置についても、従
来のようなメモリ装置ではマイクロプロセッサの有する
能力を充分に発揮することができなくなってきた。動作
速度の速いSRAMを使用するのも高速化の１つの解決手段
であるが、高価なため大量に使用することはできない。
また、SRAMをキャッシュ・メモリとして使用することも
考えられるが、その周辺回路、外部回路が大きく複雑に
なり、小中規模のシステムには不向きである。
その動作速度は格段に速くなってきた。このため、マイ
クロプロセッサに設置されるメモリ装置についても、従
来のようなメモリ装置ではマイクロプロセッサの有する
能力を充分に発揮することができなくなってきた。動作
速度の速いSRAMを使用するのも高速化の１つの解決手段
であるが、高価なため大量に使用することはできない。
また、SRAMをキャッシュ・メモリとして使用することも
考えられるが、その周辺回路、外部回路が大きく複雑に
なり、小中規模のシステムには不向きである。
また、キャッシュ・メモリ・ミスを判断して主記憶（メ
モリ・アレイ）にアクセスを移行する際にも時間が余計
にかかっていた。
モリ・アレイ）にアクセスを移行する際にも時間が余計
にかかっていた。
本発明は、上述した従来の構成をできるだけ維持し、簡
単な構成でメモリ・アクセスを高速に行おうとすること
を技術的な課題とするものである。
単な構成でメモリ・アクセスを高速に行おうとすること
を技術的な課題とするものである。
また、本発明の目的は、安価、構成簡単、高速なメモリ
・アクセス制御装置を実現することである。
・アクセス制御装置を実現することである。
〈課題を解決するための手段〉 本発明は、マイクロプロセッサから出力されるマシン・
サイクルの開始を示すサイクル開始信号を利用して疑似
アドレス・ストローブ信号 を作成し、これによってメモリ・アレイにアクセスを開
始し、キャッシュ・メモリのヒット／ミス（アドレス・
ストローブ信号▲▼の出力の有無）によってこのサ
イクルの有効無効を決めるするようにしたものであり、
その構成は次の通りである。
サイクルの開始を示すサイクル開始信号を利用して疑似
アドレス・ストローブ信号 を作成し、これによってメモリ・アレイにアクセスを開
始し、キャッシュ・メモリのヒット／ミス（アドレス・
ストローブ信号▲▼の出力の有無）によってこのサ
イクルの有効無効を決めるするようにしたものであり、
その構成は次の通りである。
即ち、マイクロプロセッサと、メモリ・アレイと、前記
マイクロプロセッサから出力されるアドレス信号を受け
て前記メモリ・アレイへ各種アクセス信号を出力するメ
モリ制御部とからなるメモリ・アクセス制御装置におい
て、 前記マイクロプロセッサから出力されるサイクル開始信
号を用いて直ちに前記メモリ制御部へ疑似アドレス・ス
トローブ信号 を送出するとともに、前記マイクロプロセッサのキャッ
シュ・メモリのヒットまたはミスを表すアドレス・スト
ローブ信号によりキャッシュ・メモリ・ミスの場合には
サイクル有効信号を有効とし、キャッシュ・メモリ・ヒ
ットの場合はサイクル有効信号を無効とするアクセス制
御部を設け、 前記メモリ制御部は前記疑似アドレス・ストローブ信号 によりロウ・アドレス・ストローブ信号を前記メモリ・
アレイに送出してアクセスを開始することを特徴とする
メモリ・アクセス制御装置である。
マイクロプロセッサから出力されるアドレス信号を受け
て前記メモリ・アレイへ各種アクセス信号を出力するメ
モリ制御部とからなるメモリ・アクセス制御装置におい
て、 前記マイクロプロセッサから出力されるサイクル開始信
号を用いて直ちに前記メモリ制御部へ疑似アドレス・ス
トローブ信号 を送出するとともに、前記マイクロプロセッサのキャッ
シュ・メモリのヒットまたはミスを表すアドレス・スト
ローブ信号によりキャッシュ・メモリ・ミスの場合には
サイクル有効信号を有効とし、キャッシュ・メモリ・ヒ
ットの場合はサイクル有効信号を無効とするアクセス制
御部を設け、 前記メモリ制御部は前記疑似アドレス・ストローブ信号 によりロウ・アドレス・ストローブ信号を前記メモリ・
アレイに送出してアクセスを開始することを特徴とする
メモリ・アクセス制御装置である。
〈作用〉 本発明のメモリ・アクセス制御装置は次のように動作す
る。
る。
アクセス制御部は、マイクロプロセッサからサイクル開
始信号が与えられるとキャッシュ・メモリのヒット、ミ
スにかかわらず、疑似アドレス・ストローブ信号 をメモリ制御部へ送出する。メモリ制御部はこの疑似ア
ドレス・ストローブ信号Ｆ−ASによりDRAMアレイにアク
セスを開始する。一方、アクセス制御部は、キャッシュ
・メモリ・ミス（アドレス・ストローブ信号▲▼
“L"）の場合はこのサイクルを有効とし、キャッシュ・
メモリ・ヒット（アドレス・ストローブ信号▲▼
“H"）の場合はこのサイクルを無効とする。
始信号が与えられるとキャッシュ・メモリのヒット、ミ
スにかかわらず、疑似アドレス・ストローブ信号 をメモリ制御部へ送出する。メモリ制御部はこの疑似ア
ドレス・ストローブ信号Ｆ−ASによりDRAMアレイにアク
セスを開始する。一方、アクセス制御部は、キャッシュ
・メモリ・ミス（アドレス・ストローブ信号▲▼
“L"）の場合はこのサイクルを有効とし、キャッシュ・
メモリ・ヒット（アドレス・ストローブ信号▲▼
“H"）の場合はこのサイクルを無効とする。
〈実施例〉 第１図に本発明を実施したメモリ・アクセス制御装置の
構成ブロック図を表わす。
構成ブロック図を表わす。
この図において、１はマイクロプロセッサMPU、２はDRA
Mアレイ３へアクセス信号（ロウ・アドレス・ストロー
ブ信号 カラム・アドレス・ストローブ信号 ライト・イネーブル信号▲▼，ロウ・アドレスRA9
〜０）を送出するDRAMコントローラ等のメモリ制御部、
３はDRAMアレイであり、ここまでの構成は従来のメモリ
・アクセス制御装置と同様である。
Mアレイ３へアクセス信号（ロウ・アドレス・ストロー
ブ信号 カラム・アドレス・ストローブ信号 ライト・イネーブル信号▲▼，ロウ・アドレスRA9
〜０）を送出するDRAMコントローラ等のメモリ制御部、
３はDRAMアレイであり、ここまでの構成は従来のメモリ
・アクセス制御装置と同様である。
ここで、MPU1としてMC68020を用いることとする。更
に、周辺回路として、MPU1から送出されるアドレスA31
〜A0よりDRAMアレイ３を選択するデコーダ４、DRAMアレ
イ３のデータD31〜０のエラーを監視するパリティ．ジ
ェネレータ・チェッカ５が設置される。
に、周辺回路として、MPU1から送出されるアドレスA31
〜A0よりDRAMアレイ３を選択するデコーダ４、DRAMアレ
イ３のデータD31〜０のエラーを監視するパリティ．ジ
ェネレータ・チェッカ５が設置される。
本発明はこのようなメモリ・アクセス制御装置に、MPU1
からサイクル開始信号 アドレス・ストローブ信号▲▼を入力し、疑似アド
レス・ストローブ信号 サイクル有効信号 を生成してDRAMコントローラ２へ与えるアクセス制御部
６を設けたことを特徴とする。このアクセス制御部６は
シーケンサ等によって構成する。
からサイクル開始信号 アドレス・ストローブ信号▲▼を入力し、疑似アド
レス・ストローブ信号 サイクル有効信号 を生成してDRAMコントローラ２へ与えるアクセス制御部
６を設けたことを特徴とする。このアクセス制御部６は
シーケンサ等によって構成する。
さて、以上の構成の本発明のメモリ・アクセス制御装置
の動作を第２図（ａ），（ｂ）のタイムチャートを用い
て説明する。
の動作を第２図（ａ），（ｂ）のタイムチャートを用い
て説明する。
第２図（ａ）はMPU1内のキャッシュ・メモリ・ミスの場
合のタイムチャートである。
合のタイムチャートである。
MPU1からマシン・サイクル開始を示すサイクル開始信号 が送出されると、アクセス・コントローラ６は、直ちに
疑似アドレス・ストローブ信号 を生成し、DRAMコントローラ２へ出力する。
疑似アドレス・ストローブ信号 を生成し、DRAMコントローラ２へ出力する。
DRAMコントローラ２は、この疑似アドレス・ストローブ
信号 によりアクセスを開始し、DRAMアレイ３にロウ・アドレ
ス・ストローブ信号 を出力する。
信号 によりアクセスを開始し、DRAMアレイ３にロウ・アドレ
ス・ストローブ信号 を出力する。
一方、MPU1はキャッシュ・メモリ・ミスにより、アドレ
ス・ストローブ信号AS“L"を出力し、アクセス・コント
ローラ６へ与える。アクセス・コントローラ６はこのア
ドレス・ストローブ信号▲▼よりサイクル有効信号 を生成し、DRAMコントローラ２へ送出する。
ス・ストローブ信号AS“L"を出力し、アクセス・コント
ローラ６へ与える。アクセス・コントローラ６はこのア
ドレス・ストローブ信号▲▼よりサイクル有効信号 を生成し、DRAMコントローラ２へ送出する。
DRAMコントローラ２はサイクル有効信号 により、このアクセス・サイクルは有効であるとし、規
定のタイミングでカラム・アドレス・ストローブ信号 を送出し、アクセスを開始する。
定のタイミングでカラム・アドレス・ストローブ信号 を送出し、アクセスを開始する。
このキャッシュ・メモリ・ミスの場合、従来の装置であ
ると、アドレス・ストローブ信号▲▼“L"が送出さ
れてからロウ・アドレス・ストローブ信号 カラム・アドレス・ストローブ信号 が出力されてアクセスが開始するが、本発明装置によれ
ば、疑似アドレス・ストローブ信号 によりアクセスを開始するので、従来の装置より1/2ク
ロック分アクセスが先行する。
ると、アドレス・ストローブ信号▲▼“L"が送出さ
れてからロウ・アドレス・ストローブ信号 カラム・アドレス・ストローブ信号 が出力されてアクセスが開始するが、本発明装置によれ
ば、疑似アドレス・ストローブ信号 によりアクセスを開始するので、従来の装置より1/2ク
ロック分アクセスが先行する。
第２図（ｂ）はMPU1内のキャッシュ・メモリ・ヒットの
場合のタイムチャートである。
場合のタイムチャートである。
このタイムチャートにおいて、MPU1からサイクル開始信
号 が送出されて、アクセス・コントローラ６から疑似アド
レス・ストローブ信号 が送出され、DRAMコントローラ２がDRAMアレイ３へロウ
・アドレス・ストローブ信号 を出力するまでの動作は第２図（ａ）のキャッシュ・メ
モリ・ミスの場合と同様である。
号 が送出されて、アクセス・コントローラ６から疑似アド
レス・ストローブ信号 が送出され、DRAMコントローラ２がDRAMアレイ３へロウ
・アドレス・ストローブ信号 を出力するまでの動作は第２図（ａ）のキャッシュ・メ
モリ・ミスの場合と同様である。
一方、MPU1ではキャッシュ・メモリ・ヒットのため、DR
AMアレイ３にアクセスする必要はなく、アドレス・スト
ローブ信号▲▼“L"（有効）を送出しない。
AMアレイ３にアクセスする必要はなく、アドレス・スト
ローブ信号▲▼“L"（有効）を送出しない。
アクセス・コントローラ６は、サイクル開始信号 を検出してから１クロック（CLK）経過してもアドレス
・ストローブ信号▲▼が有効（“L"）にならない場
合、サイクル有効信号 のままとし、このサイクルを無効とする。
・ストローブ信号▲▼が有効（“L"）にならない場
合、サイクル有効信号 のままとし、このサイクルを無効とする。
これにより、DRAMコントローラ２は、規定のタイミング
ｔになってもカラム・アドレス・ストローブ信号 を出力せず、途中まで進行したアクセスを無効とする。
ｔになってもカラム・アドレス・ストローブ信号 を出力せず、途中まで進行したアクセスを無効とする。
このキャッシュ・メモリ・ヒットの場合はDRAMアレイ３
に対しては単なる オンリー・リフレッシュとしてアクセスを終了する。
に対しては単なる オンリー・リフレッシュとしてアクセスを終了する。
以上のようにして、本発明のメモリ・アクセス制御装置
は、疑似アドレス・ストローブ信号 によりアクセスを開始し、キャッシュ・メモリのミス／
ヒットに対応するアドレス・ストローブ信号▲▼の
有無によりこのサイクルの有効／無効を決定できる。
は、疑似アドレス・ストローブ信号 によりアクセスを開始し、キャッシュ・メモリのミス／
ヒットに対応するアドレス・ストローブ信号▲▼の
有無によりこのサイクルの有効／無効を決定できる。
第１図の実施例では、アクセスの対象としてDRAMアレイ
３を用いたが、これに限らずSRAMにも適用することがで
きる。SRAMに本発明を適用する場合には、SRAMにはロウ
・アドレス・ストローブ信号 カラム・アドレス・ストローブ信号 の概念がないため、キャッシュ・メモリ・ヒットの場合
は オンリー・リフレッシュ・サイクルではなく、リード・
サイクルとして終了することになる。
３を用いたが、これに限らずSRAMにも適用することがで
きる。SRAMに本発明を適用する場合には、SRAMにはロウ
・アドレス・ストローブ信号 カラム・アドレス・ストローブ信号 の概念がないため、キャッシュ・メモリ・ヒットの場合
は オンリー・リフレッシュ・サイクルではなく、リード・
サイクルとして終了することになる。
〈発明の効果〉 本発明のメモリ・アクセス制御装置によれば、次の効果
を得ることができる。
を得ることができる。
アドレス・ストローブ信号▲▼によって開始す
る本来のアクセスに比較して、本発明はサイクル開始信
号により生成される疑似アドレス・ストロトーブ信号 でアクセスを開始するので、動作が1/2クロック先行す
る。
る本来のアクセスに比較して、本発明はサイクル開始信
号により生成される疑似アドレス・ストロトーブ信号 でアクセスを開始するので、動作が1/2クロック先行す
る。
従来のDRAMアレイをそのまま用いて高速アクセスが
可能であるので安価なシステムが実現できる。
可能であるので安価なシステムが実現できる。
疑似アドレス・ストローブ信号 サイクル有効信号 の２種類の信号を生成するのみであるので回路規模も小
さく簡単に実現できる。
さく簡単に実現できる。
第１図は本発明を実施したメモリ・アクセス制御装置の
構成ブロック図、第２図（ａ），（ｂ）は本発明装置の
動作を表わすフローチャートである。 １……マイクロプロセッサMPU、２……DRAMコントロー
ラ、３……DRAMアレイ、４……デコーダ、５……パリテ
ィ・ジェネレータ／チェッカ、６……アクセス制御部。
構成ブロック図、第２図（ａ），（ｂ）は本発明装置の
動作を表わすフローチャートである。 １……マイクロプロセッサMPU、２……DRAMコントロー
ラ、３……DRAMアレイ、４……デコーダ、５……パリテ
ィ・ジェネレータ／チェッカ、６……アクセス制御部。
Claims (1)
- 【請求項１】マイクロプロセッサと、メモリ・アレイ
と、前記マイクロプロセッサから出力されるアドレス信
号を受けて前記メモリ・アレイへ各種アクセス信号を出
力するメモリ制御部とからなるメモリ・アクセス制御装
置において、 前記マイクロプロセッサから出力されるサイクル開始信
号を用いて直ちに前記メモリ制御部へ疑似アドレス・ス
トローブ信号 を送出するとともに、前記マイクロプロセッサのキャッ
シュ・メモリのヒットまたはミスを表すアドレス・スト
ローブ信号によりキャッシュ・メモリ・ミスの場合には
サイクル有効信号を有効とし、キャッシュ・メモリ・ヒ
ットの場合はサイクル有効信号を無効とするアクセス制
御部を設け、 前記メモリ制御部は前記疑似アドレス・ストローブ信号 によりロウ・アドレス・ストローブ信号を前記メモリ・
アレイに送出してアクセスを開始することを特徴とする
メモリ・アクセス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63334363A JPH07120311B2 (ja) | 1988-12-29 | 1988-12-29 | メモリ・アクセス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63334363A JPH07120311B2 (ja) | 1988-12-29 | 1988-12-29 | メモリ・アクセス制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02178858A JPH02178858A (ja) | 1990-07-11 |
| JPH07120311B2 true JPH07120311B2 (ja) | 1995-12-20 |
Family
ID=18276538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63334363A Expired - Lifetime JPH07120311B2 (ja) | 1988-12-29 | 1988-12-29 | メモリ・アクセス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07120311B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60200351A (ja) * | 1984-03-26 | 1985-10-09 | Hitachi Ltd | 記憶制御方式 |
-
1988
- 1988-12-29 JP JP63334363A patent/JPH07120311B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02178858A (ja) | 1990-07-11 |
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