JPH07119621B2 - アップダウンカウンタ装置 - Google Patents
アップダウンカウンタ装置Info
- Publication number
- JPH07119621B2 JPH07119621B2 JP2150786A JP15078690A JPH07119621B2 JP H07119621 B2 JPH07119621 B2 JP H07119621B2 JP 2150786 A JP2150786 A JP 2150786A JP 15078690 A JP15078690 A JP 15078690A JP H07119621 B2 JPH07119621 B2 JP H07119621B2
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- count
- output
- input signal
- pulse input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Transmission And Conversion Of Sensor Element Output (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明はマイクロコンピュータ等の半導体装置におい
て、位相差のある２相パルスをその位相関係に従ってア
ップあるいはダウンカウントするアップダウンカウンタ
装置に関するものである。
て、位相差のある２相パルスをその位相関係に従ってア
ップあるいはダウンカウントするアップダウンカウンタ
装置に関するものである。
第４図はこの種の従来のアップダウンカウンタ装置の構
成を示すブロック図である。図において、A,Bは位相差
のあるパルス入力信号である。１はパルス入力信号Ｂの
立ち上がり、立ち下がりの両エッジに対してパルスを発
生させる両エッジパルス発生回路で、同図に示すように
パルス入力信号Ｂが入力されており、パルスPaを出力す
る。２はAND回路で、パルス入力信号Ａと両エッジパル
ス発生回路１の出力が入力されており、パルスPbを出力
する。３はカウンタで、カウント入力Ｔとアップカウン
トするかダウンカウントするかを制御するアップカウン
トダウンカウント制御入力UDを備えており、AND回路２
の出力がカウント入力Ｔに、パルス入力信号Ｂがアップ
カウントダウンカウント制御入力UDに接続されている。
成を示すブロック図である。図において、A,Bは位相差
のあるパルス入力信号である。１はパルス入力信号Ｂの
立ち上がり、立ち下がりの両エッジに対してパルスを発
生させる両エッジパルス発生回路で、同図に示すように
パルス入力信号Ｂが入力されており、パルスPaを出力す
る。２はAND回路で、パルス入力信号Ａと両エッジパル
ス発生回路１の出力が入力されており、パルスPbを出力
する。３はカウンタで、カウント入力Ｔとアップカウン
トするかダウンカウントするかを制御するアップカウン
トダウンカウント制御入力UDを備えており、AND回路２
の出力がカウント入力Ｔに、パルス入力信号Ｂがアップ
カウントダウンカウント制御入力UDに接続されている。
第５図は第４図で示したアップダウンカウンタ装置の動
作を示すタイミングチャートである。以下同図を参照し
て動作を説明する。なおパルス入力信号A,Bは位相のず
れたもので、同図に示すように、パルス入力信号Ａより
パルス入力信号Ｂの方が位相が遅れているものとして説
明する。
作を示すタイミングチャートである。以下同図を参照し
て動作を説明する。なおパルス入力信号A,Bは位相のず
れたもので、同図に示すように、パルス入力信号Ａより
パルス入力信号Ｂの方が位相が遅れているものとして説
明する。
まずパルス入力信号Ａが“H"レベルの間にパルス入力信
号Ｂに“L"から“H"の立ち上がりエッジB1が発生する
と、両エッジパルス発生回路１からパルスPa2が発生す
る。このパルスPa2はAND回路２に入力されるが、このと
きパルス入力信号Ａは“H"レベルであるためAND回路２
からもパルスPa2と同じパルスPb2が出力され、このパル
スPb2がカウンタ３のカウント入力Ｔに入力される。
号Ｂに“L"から“H"の立ち上がりエッジB1が発生する
と、両エッジパルス発生回路１からパルスPa2が発生す
る。このパルスPa2はAND回路２に入力されるが、このと
きパルス入力信号Ａは“H"レベルであるためAND回路２
からもパルスPa2と同じパルスPb2が出力され、このパル
スPb2がカウンタ３のカウント入力Ｔに入力される。
ここで、カウンタ３はアップカウントダウンカウント制
御入力UDが“H"のときアップカウント、“L"のときダウ
ンカウントするものとする。またカウント入力Ｔの立ち
下がりをカウント有効エッジとする。今、パルスPb2が
カウンタ３に入力されたときアップカウントダウンカウ
ント制御入力UDに接続されているパルス入力信号Ｂのレ
ベルは“H"であるので、パルスPb2の立ち下がりでカウ
ンタ３はアップカウントする。
御入力UDが“H"のときアップカウント、“L"のときダウ
ンカウントするものとする。またカウント入力Ｔの立ち
下がりをカウント有効エッジとする。今、パルスPb2が
カウンタ３に入力されたときアップカウントダウンカウ
ント制御入力UDに接続されているパルス入力信号Ｂのレ
ベルは“H"であるので、パルスPb2の立ち下がりでカウ
ンタ３はアップカウントする。
次にパルス入力信号Ａが“L"に立ち下がったあとに、パ
ルス入力信号Ｂに“H"から“L"の立ち下がりエッジB2が
発生すると、両エッジパルス発生回路１からパルスPa4
が発生する。このときパルス入力信号Ａは“L"レベルで
あるためAND回路２の出力にはパルスPa4と同じようなパ
ルスは発生せず、AND回路２の出力は“L"レベルのまま
となってカウンタ３のカウント入力Ｔにはカウント有効
エッジは発生しない。続いて再びパルス入力信号Ａが
“H"に立ち上がったあとにパルス入力信号Ｂに“L"から
“H"の立ち上がりエッジB3が発生すると、立ち上がりエ
ッジB1と同様な考え方からカウンタ３のカウント入力Ｔ
へパルスPb6が入力され、カウンタ３のアップカウント
ダウンカウント制御入力UDも入力パルス信号Ｂが“H"レ
ベルであることから“H"となりカウンタ３はエッジB3に
対応してアップカウントする。
ルス入力信号Ｂに“H"から“L"の立ち下がりエッジB2が
発生すると、両エッジパルス発生回路１からパルスPa4
が発生する。このときパルス入力信号Ａは“L"レベルで
あるためAND回路２の出力にはパルスPa4と同じようなパ
ルスは発生せず、AND回路２の出力は“L"レベルのまま
となってカウンタ３のカウント入力Ｔにはカウント有効
エッジは発生しない。続いて再びパルス入力信号Ａが
“H"に立ち上がったあとにパルス入力信号Ｂに“L"から
“H"の立ち上がりエッジB3が発生すると、立ち上がりエ
ッジB1と同様な考え方からカウンタ３のカウント入力Ｔ
へパルスPb6が入力され、カウンタ３のアップカウント
ダウンカウント制御入力UDも入力パルス信号Ｂが“H"レ
ベルであることから“H"となりカウンタ３はエッジB3に
対応してアップカウントする。
第５図ではパルス入力信号Ａよりパルス入力信号Ｂの方
が位相が遅れているものとして説明したが、逆にパルス
入力信号Ａよりパルス入力信号Ｂの方が位相が進んでい
る場合、パルス入力信号Ｂの“L"の期間にカウント入力
Ｔにカウント有効エッジが発生してカウンタ３がダウン
カウントする以外は上の説明と全く同様の考えが成り立
つ。
が位相が遅れているものとして説明したが、逆にパルス
入力信号Ａよりパルス入力信号Ｂの方が位相が進んでい
る場合、パルス入力信号Ｂの“L"の期間にカウント入力
Ｔにカウント有効エッジが発生してカウンタ３がダウン
カウントする以外は上の説明と全く同様の考えが成り立
つ。
従来のアップダウンカウンタ装置は以上のように構成さ
れているので、２つのパルス入力信号A,Bのうち一方、
この場合パルス入力信号Ｂのエッジしかカウントするこ
とができなかった。さらにもう一方のパルス入力信号、
この場合パルス入力信号Ａのレベルが“H"か“L"かのど
ちらかの期間、この場合“H"の期間にはいったパルス入
力信号Ｂのエッジのみをカウントしていた。つまり従来
のアップダウンカウンタ装置では、パルス入力信号Ａの
レベルが“H"の期間に入ったパルス入力信号Ｂの立ち下
がりエッジのみがカウンタ３のカウント有効エッジにな
っていた。そのため、カウンタ３の値はパルス入力信号
Ｂの１周期ごとにしか変化しないので、カウンタ３の値
をみたとき、そのアップカウント，ダウンカウントの区
別によってどちらのパルス入力信号ＡあるいはＢの位相
が遅れているのかということは分っても、その詳細な位
相関係が検出できないという問題があった。
れているので、２つのパルス入力信号A,Bのうち一方、
この場合パルス入力信号Ｂのエッジしかカウントするこ
とができなかった。さらにもう一方のパルス入力信号、
この場合パルス入力信号Ａのレベルが“H"か“L"かのど
ちらかの期間、この場合“H"の期間にはいったパルス入
力信号Ｂのエッジのみをカウントしていた。つまり従来
のアップダウンカウンタ装置では、パルス入力信号Ａの
レベルが“H"の期間に入ったパルス入力信号Ｂの立ち下
がりエッジのみがカウンタ３のカウント有効エッジにな
っていた。そのため、カウンタ３の値はパルス入力信号
Ｂの１周期ごとにしか変化しないので、カウンタ３の値
をみたとき、そのアップカウント，ダウンカウントの区
別によってどちらのパルス入力信号ＡあるいはＢの位相
が遅れているのかということは分っても、その詳細な位
相関係が検出できないという問題があった。
この発明は上記のような問題点を解消するためになされ
たもので、位相差のあるパルス入力信号の位相関係がき
め細かくカウンタの値に反映されるアップダウンカウン
タ装置を得ることを目的としている。
たもので、位相差のあるパルス入力信号の位相関係がき
め細かくカウンタの値に反映されるアップダウンカウン
タ装置を得ることを目的としている。
この発明に係るアップダウンカウンタ装置は、第1,第２
のパルス入力信号の各々の立ち上がり，立ち下がりの両
エッジでカウントパルスを発生させる手段と、第1,第２
のパルス入力信号の位相関係に従ってアップカウントダ
ウンカウント制御信号を生成する手段と、カウントパル
スをアップカウントダウンカウント制御信号に従ってア
ップカウント或いはダウンカウントするアップダウンカ
ウンタとを備え、カウントパルスを発生させる手段は、
第１のパルス入力信号の両エッジにおけるカウントパル
スよりなる第１のカウントパルス信号と、第２のパルス
入力信号の両エッジにおけるカウントパルスよりなる第
２のカウントパルス信号とを出力し、アップカウントダ
ウンカウント制御信号を生成する手段は、第1,第２のパ
ルス入力信号を受けて、第1,第２のパルス入力信号が同
じレベルの場合は第１の理論レベルを出力し、異なるレ
ベルの場合は第２の論理レベルを出力する位相検出回路
と、第1,第２のカウントパルス信号と位相検出回路の出
力とを受けて、位相検出回路の出力が第１の論理レベル
の場合は第1,第２のカウントパルス信号をそれぞれセッ
ト出力，リセット出力として出力し、位相検出回路の出
力が第２の論理レベルの場合は第1,第２のカウントパル
ス信号をそれぞれリセット出力，セット出力として出力
するアップダウン切替信号発生回路と、セット出力とリ
セット出力とを受け、セット出力、リセット出力に応じ
てセット，リセット動作をすることによりアップカウン
トダウンカウント制御信号を生成し出力するＲ−Ｓフリ
ップフロップ回路とを備えて構成されている。
のパルス入力信号の各々の立ち上がり，立ち下がりの両
エッジでカウントパルスを発生させる手段と、第1,第２
のパルス入力信号の位相関係に従ってアップカウントダ
ウンカウント制御信号を生成する手段と、カウントパル
スをアップカウントダウンカウント制御信号に従ってア
ップカウント或いはダウンカウントするアップダウンカ
ウンタとを備え、カウントパルスを発生させる手段は、
第１のパルス入力信号の両エッジにおけるカウントパル
スよりなる第１のカウントパルス信号と、第２のパルス
入力信号の両エッジにおけるカウントパルスよりなる第
２のカウントパルス信号とを出力し、アップカウントダ
ウンカウント制御信号を生成する手段は、第1,第２のパ
ルス入力信号を受けて、第1,第２のパルス入力信号が同
じレベルの場合は第１の理論レベルを出力し、異なるレ
ベルの場合は第２の論理レベルを出力する位相検出回路
と、第1,第２のカウントパルス信号と位相検出回路の出
力とを受けて、位相検出回路の出力が第１の論理レベル
の場合は第1,第２のカウントパルス信号をそれぞれセッ
ト出力，リセット出力として出力し、位相検出回路の出
力が第２の論理レベルの場合は第1,第２のカウントパル
ス信号をそれぞれリセット出力，セット出力として出力
するアップダウン切替信号発生回路と、セット出力とリ
セット出力とを受け、セット出力、リセット出力に応じ
てセット，リセット動作をすることによりアップカウン
トダウンカウント制御信号を生成し出力するＲ−Ｓフリ
ップフロップ回路とを備えて構成されている。
この発明においては、第1,第２のパルス入力信号の各々
の立ち上がり，立ち下がりの両エッジでカウントパルス
を発生させ、このカウントパルスをアップダウンカウン
タでカウントするようにしているので、第1,第２のパル
ス入力信号に変化があるごとにアップダウンカウンタの
カウント値も変化することになり、第1,第２のパルス入
力信号の変化の様子が詳細にアップダウンカウンタのカ
ウント値に反映するようになる。また、第２のパルス入
力信号が第１のパルス入力信号より位相が進んでいる場
合において、位相検出回路により第１の論理レベルが出
力されている期間は、第１のパルス入力信号の立ち上り
又は立ち下がりにおけるカウントパルス（第１のカウン
トパルス信号）が生じていて、第２の論理レベルが出力
されている期間は、第２のパルス入力信号の立ち上がり
又は立ち下がりにおけるカウントパルス（第２のカウン
トパルス信号）が生じている。逆に第１のパルス入力信
号が第２のパルス入力信号より位相が進んでいる場合に
おいて、位相検出回路により第１の論理レベルが出力さ
れている期間は、第２のパルス入力信号の立上り又は立
ち下がりにおけるカウントパルス（第２のカウントパル
ス信号）が生じていて、第２の論理レベルが出力されて
いる期間は、第１のパルス入力信号の立ち上がり又は立
ち下がりにおけるカウントパルス（第１のカウントパル
ス信号）が生じている。従って、第２のパルス入力信号
が第１のパルス入力信号より位相が進んでいる場合にお
いて、セット出力には第1,第２のカウントパルス信号が
出力され、リセット出力にはいずれのカウントパルス信
号も出力されない。また、第１のパルス入力信号が第２
のパルス入力信号より位相が進んでいる場合において、
セット出力にはいずれのカウントパルス信号も出力され
ず、リセット出力には第1,第２のカウントパルス信号が
出力される。Ｒ−Ｓフリップフロップ回路は、このセッ
ト出力又はリセット出力に応じてセット、リセット動作
することによりアップカウントダウンカウント制御信号
を生成し、この制御信号でアップダウンカウンタをカウ
ントアップさせたりカウントダウンさせたりする。
の立ち上がり，立ち下がりの両エッジでカウントパルス
を発生させ、このカウントパルスをアップダウンカウン
タでカウントするようにしているので、第1,第２のパル
ス入力信号に変化があるごとにアップダウンカウンタの
カウント値も変化することになり、第1,第２のパルス入
力信号の変化の様子が詳細にアップダウンカウンタのカ
ウント値に反映するようになる。また、第２のパルス入
力信号が第１のパルス入力信号より位相が進んでいる場
合において、位相検出回路により第１の論理レベルが出
力されている期間は、第１のパルス入力信号の立ち上り
又は立ち下がりにおけるカウントパルス（第１のカウン
トパルス信号）が生じていて、第２の論理レベルが出力
されている期間は、第２のパルス入力信号の立ち上がり
又は立ち下がりにおけるカウントパルス（第２のカウン
トパルス信号）が生じている。逆に第１のパルス入力信
号が第２のパルス入力信号より位相が進んでいる場合に
おいて、位相検出回路により第１の論理レベルが出力さ
れている期間は、第２のパルス入力信号の立上り又は立
ち下がりにおけるカウントパルス（第２のカウントパル
ス信号）が生じていて、第２の論理レベルが出力されて
いる期間は、第１のパルス入力信号の立ち上がり又は立
ち下がりにおけるカウントパルス（第１のカウントパル
ス信号）が生じている。従って、第２のパルス入力信号
が第１のパルス入力信号より位相が進んでいる場合にお
いて、セット出力には第1,第２のカウントパルス信号が
出力され、リセット出力にはいずれのカウントパルス信
号も出力されない。また、第１のパルス入力信号が第２
のパルス入力信号より位相が進んでいる場合において、
セット出力にはいずれのカウントパルス信号も出力され
ず、リセット出力には第1,第２のカウントパルス信号が
出力される。Ｒ−Ｓフリップフロップ回路は、このセッ
ト出力又はリセット出力に応じてセット、リセット動作
することによりアップカウントダウンカウント制御信号
を生成し、この制御信号でアップダウンカウンタをカウ
ントアップさせたりカウントダウンさせたりする。
以下この発明の一実施例を説明する。第１図はこの発明
によるアップダウンカウンタ装置の一実施例の構成を示
すブロック図である。図においてA,Bは位相差のあるパ
ルス入力信号である。1a,1bはそれぞれパルス入力信号
A,Bの立ち上がり，立ち下がりの両エッジに対してパル
スを発生させる両エッジパルス発生回路で、同図に示す
ように両エッジパルス発生回路1aはパルス入力信号Ａが
入力されており、パルスPcを出力し、両エッジパルス発
生回路1bはパルス入力信号Ｂが入力されており、パルス
Paを出力する。４は２つのパルス入力信号A,Bのレベル
が“H"あるいは“L"に揃ったとき“H"レベル、一方が
“H"、他方が“L"となったときは“L"レベルを出力する
位相検出回路で、パルス入力信号A,Bが入力されてお
り、パルスPdを出力する。５は両エッジパルス発生回路
1a,1bのそれぞれの出力パルスPc,Pa、および位相検出回
路４の出力パルスPdを受け、これらに基づいてアップカ
ウントダウンカウント制御出力Peおよびカウント出力Pf
を生成するカウンタ制御回路である。カウンタ３はアッ
プカウントダウンカウント制御入力UDおよびカウント入
力Ｔを備えており、カウンタ制御回路５の２つの出力P
e,Pfがそれぞれカウンタ３のアップカウントダウンカウ
ント制御入力UD,カウント入力Ｔに入力されている。
によるアップダウンカウンタ装置の一実施例の構成を示
すブロック図である。図においてA,Bは位相差のあるパ
ルス入力信号である。1a,1bはそれぞれパルス入力信号
A,Bの立ち上がり，立ち下がりの両エッジに対してパル
スを発生させる両エッジパルス発生回路で、同図に示す
ように両エッジパルス発生回路1aはパルス入力信号Ａが
入力されており、パルスPcを出力し、両エッジパルス発
生回路1bはパルス入力信号Ｂが入力されており、パルス
Paを出力する。４は２つのパルス入力信号A,Bのレベル
が“H"あるいは“L"に揃ったとき“H"レベル、一方が
“H"、他方が“L"となったときは“L"レベルを出力する
位相検出回路で、パルス入力信号A,Bが入力されてお
り、パルスPdを出力する。５は両エッジパルス発生回路
1a,1bのそれぞれの出力パルスPc,Pa、および位相検出回
路４の出力パルスPdを受け、これらに基づいてアップカ
ウントダウンカウント制御出力Peおよびカウント出力Pf
を生成するカウンタ制御回路である。カウンタ３はアッ
プカウントダウンカウント制御入力UDおよびカウント入
力Ｔを備えており、カウンタ制御回路５の２つの出力P
e,Pfがそれぞれカウンタ３のアップカウントダウンカウ
ント制御入力UD,カウント入力Ｔに入力されている。
第２図は第１図で示したアップダウンカウンタ装置の動
作を示すタイミングチャートである。以下同図を参照し
て動作を説明する。なお、パルス入力信号A,Bは位相の
ずれたもので、同図に示すようにパルス入力信号Ａより
パルス入力信号Ｂの方が位相が遅れているものとして説
明する。
作を示すタイミングチャートである。以下同図を参照し
て動作を説明する。なお、パルス入力信号A,Bは位相の
ずれたもので、同図に示すようにパルス入力信号Ａより
パルス入力信号Ｂの方が位相が遅れているものとして説
明する。
位相検出回路４はパルス入力信号A,Bのレベルが“H"あ
るいは“L"に揃っているとき“H"レベル、一方が“H"他
方が“L"となったとき“L"レベルを出力するので、その
出力パルスPdは第２図に示すようになる。また両エッジ
パルス発生回路1aおよび1bはパルス入力信号A,Bのそれ
ぞれの立ち上がり，立ち下がりに対応したパルスを出力
するので、その出力パルスPc,Paは第２図に示すように
なる。つまり、両エッジパルス発生回路1aからは、パル
ス入力信号Ａの立ち上がりエッジA1,A3に対してパルスP
c1,Pc5が発生し、パルス入力信号Ａの立ち下がりエッジ
A2,A4に対してパルスPc3,Pc7が発生する。同様に両エッ
ジパルス発生回路1bからは、パルス入力信号Ｂの立ち上
がりエッジ，立ち下がりエッジB1,B2,B3,B4に対してパ
ルスPa2,Pa4,Pa6,Pa8が発生する。
るいは“L"に揃っているとき“H"レベル、一方が“H"他
方が“L"となったとき“L"レベルを出力するので、その
出力パルスPdは第２図に示すようになる。また両エッジ
パルス発生回路1aおよび1bはパルス入力信号A,Bのそれ
ぞれの立ち上がり，立ち下がりに対応したパルスを出力
するので、その出力パルスPc,Paは第２図に示すように
なる。つまり、両エッジパルス発生回路1aからは、パル
ス入力信号Ａの立ち上がりエッジA1,A3に対してパルスP
c1,Pc5が発生し、パルス入力信号Ａの立ち下がりエッジ
A2,A4に対してパルスPc3,Pc7が発生する。同様に両エッ
ジパルス発生回路1bからは、パルス入力信号Ｂの立ち上
がりエッジ，立ち下がりエッジB1,B2,B3,B4に対してパ
ルスPa2,Pa4,Pa6,Pa8が発生する。
以上のような出力パルスPc,Pa,Pdがカウンタ制御回路５
に入力され、カウンタ制御回路５はこれらのパルスPc,P
a,Pdに基づいてアップカウントダウンカウント制御出力
Peおよびカウント出力Pfを作り出す。これらの出力のう
ちカウント出力Pfは図のようにパルスPcとパルスPaを合
わせたものになる。一方、アップカウントダウンカウン
ト制御出力Peは、パルス入力信号A,Bの位相関係によっ
て“H"レベルになったり“L"レベルになったりする。つ
まり図示のようにパルス入力信号Ａよりパルス入力信号
Ｂの方が遅れているような位相関係であればアップカウ
ントダウンカウント制御出力Peは“H"レベルとなり、図
示とは逆にパルス入力信号Ａよりパルス入力信号Ｂの方
が進んでいるような位相関係であればアップカウントダ
ウンカウント制御出力Peは“L"レベルとなる。
に入力され、カウンタ制御回路５はこれらのパルスPc,P
a,Pdに基づいてアップカウントダウンカウント制御出力
Peおよびカウント出力Pfを作り出す。これらの出力のう
ちカウント出力Pfは図のようにパルスPcとパルスPaを合
わせたものになる。一方、アップカウントダウンカウン
ト制御出力Peは、パルス入力信号A,Bの位相関係によっ
て“H"レベルになったり“L"レベルになったりする。つ
まり図示のようにパルス入力信号Ａよりパルス入力信号
Ｂの方が遅れているような位相関係であればアップカウ
ントダウンカウント制御出力Peは“H"レベルとなり、図
示とは逆にパルス入力信号Ａよりパルス入力信号Ｂの方
が進んでいるような位相関係であればアップカウントダ
ウンカウント制御出力Peは“L"レベルとなる。
第３図は第１図で示したカウンタ制御回路５の一実施例
を示す回路図である。同図に示すように、位相検出回路
４の出力パルスPdと、両エッジパルス発生回路1aの出力
パルスPcと、両エッジパルス発生回路1bの出力パルスPa
がアップダウン切替信号発生回路６に与えられており、
アップダウン切替信号発生回路６の２つの出力パルスP
g,Phがそれぞれ、Ｒ−Ｓフリップフロップから成るアッ
プダウン切替回路７の入力ＳおよびＲに与えられてい
る。また、両エッジパルス発生回路1aの出力パルスPcと
両エッジパルス回路1bの出力パルスPaがOR回路８に与え
られている。さらに、アップダウン切替回路７の出力Ｑ
のパルスがアップカウントダウンカウント制御出力Peと
してカウンタ３のアップカウントダウンカウント制御入
力UDに、OR回路８の出力パルスがカウント出力Pfとして
カウンタ３のカウント入力Ｔに与えられている。
を示す回路図である。同図に示すように、位相検出回路
４の出力パルスPdと、両エッジパルス発生回路1aの出力
パルスPcと、両エッジパルス発生回路1bの出力パルスPa
がアップダウン切替信号発生回路６に与えられており、
アップダウン切替信号発生回路６の２つの出力パルスP
g,Phがそれぞれ、Ｒ−Ｓフリップフロップから成るアッ
プダウン切替回路７の入力ＳおよびＲに与えられてい
る。また、両エッジパルス発生回路1aの出力パルスPcと
両エッジパルス回路1bの出力パルスPaがOR回路８に与え
られている。さらに、アップダウン切替回路７の出力Ｑ
のパルスがアップカウントダウンカウント制御出力Peと
してカウンタ３のアップカウントダウンカウント制御入
力UDに、OR回路８の出力パルスがカウント出力Pfとして
カウンタ３のカウント入力Ｔに与えられている。
次にカウンタ制御回路５の一実施例の動作について説明
する。アップダウン切替信号発生回路６は、位相検出回
路４の出力パルスPdが“H"レベルのとき、両エッジパル
ス発生回路1aの出力パルスPcをアップダウン切替回路７
への出力パルスPhとして、両エッジパルス発生回路1bの
出力パルスPaをアップダウン切替回路７への出力パルス
Pgとしてそれぞれ出力する。逆に、位相検出回路４の出
力パルスPdが“L"レベルのとき、両エッジパルス発生回
路1aの出力パルスPcをアップダウン切替回路７への出力
パルスPgとして、両エッジパルス発生回路1bの出力パル
スPaをアップダウン切替回路７への出力パルスPhとして
それぞれ出力する。
する。アップダウン切替信号発生回路６は、位相検出回
路４の出力パルスPdが“H"レベルのとき、両エッジパル
ス発生回路1aの出力パルスPcをアップダウン切替回路７
への出力パルスPhとして、両エッジパルス発生回路1bの
出力パルスPaをアップダウン切替回路７への出力パルス
Pgとしてそれぞれ出力する。逆に、位相検出回路４の出
力パルスPdが“L"レベルのとき、両エッジパルス発生回
路1aの出力パルスPcをアップダウン切替回路７への出力
パルスPgとして、両エッジパルス発生回路1bの出力パル
スPaをアップダウン切替回路７への出力パルスPhとして
それぞれ出力する。
Ｒ−Ｓフリップフロップからなるアップダウン切替回路
７は、セット入力Ｓへ入力されるアップダウン切替信号
発生回路６の出力パルスPgのみが“H"レベルのとき出力
Ｑに“H"レベルを出力し、リセット入力Ｒへ入力される
アップダウン切替信号発生回路６の出力パルスPhのみが
“H"レベルのとき出力Ｑに“L"レベルを出力する。両出
力パルスPg,Phとも“L"レベルのときは出力Ｑの状態は
変化しない。
７は、セット入力Ｓへ入力されるアップダウン切替信号
発生回路６の出力パルスPgのみが“H"レベルのとき出力
Ｑに“H"レベルを出力し、リセット入力Ｒへ入力される
アップダウン切替信号発生回路６の出力パルスPhのみが
“H"レベルのとき出力Ｑに“L"レベルを出力する。両出
力パルスPg,Phとも“L"レベルのときは出力Ｑの状態は
変化しない。
第２図に示す実施例のように、パルス入力信号Ａよりパ
ルス入力信号Ｂの方が位相が遅れているような場合は、
位相検出回路４の出力パルスPdが“H"ベルのとき、両エ
ッジパルス発生回路1aの出力パルスPcは常に“L"レベル
で、両エッジパルス発生回路1bの出力パルスPaは“H"あ
るいは“L"レベルとなる。逆に、位相検出回路４の出力
パルスPdが“L"レベルのとき、両エッジパルス発生回路
1aの出力パルスPcは“H"あるいは“L"レベルで、両エッ
ジパルス発生回路1bの出力パルスPaは常に“L"レベルと
なる。このため、アップダウン切替回路７の入力パルス
Pgは“H"レベル，“L"レベルの繰り返し、入力パルスPh
は常に“L"レベルとなり、アップダウン切替回路７の出
力パルスであるアップカウントダウンカウント制御出力
Peは常に“H"レベルとなる。
ルス入力信号Ｂの方が位相が遅れているような場合は、
位相検出回路４の出力パルスPdが“H"ベルのとき、両エ
ッジパルス発生回路1aの出力パルスPcは常に“L"レベル
で、両エッジパルス発生回路1bの出力パルスPaは“H"あ
るいは“L"レベルとなる。逆に、位相検出回路４の出力
パルスPdが“L"レベルのとき、両エッジパルス発生回路
1aの出力パルスPcは“H"あるいは“L"レベルで、両エッ
ジパルス発生回路1bの出力パルスPaは常に“L"レベルと
なる。このため、アップダウン切替回路７の入力パルス
Pgは“H"レベル，“L"レベルの繰り返し、入力パルスPh
は常に“L"レベルとなり、アップダウン切替回路７の出
力パルスであるアップカウントダウンカウント制御出力
Peは常に“H"レベルとなる。
第１図に示す実施例とは逆に、パルス入力信号Ａよりパ
ルス入力信号Ｂの方が位相が遅れているような場合は、
上の説明と同様な考え方から、アップダウン切替回路７
の出力パルスであるアップカウントダウンカウント制御
出力Peは常に“L"レベルとなる。
ルス入力信号Ｂの方が位相が遅れているような場合は、
上の説明と同様な考え方から、アップダウン切替回路７
の出力パルスであるアップカウントダウンカウント制御
出力Peは常に“L"レベルとなる。
また、OR回路８は両エッジパルス発生回路1aの出力パル
スPcと両エッジパルス発生回路1bの出力パルスPaを入力
し、パルスPcとパルスPaを合わせたようなパルスをカウ
ント出力Pfとして、カウンタ３のカウント入力Ｔに出力
する。
スPcと両エッジパルス発生回路1bの出力パルスPaを入力
し、パルスPcとパルスPaを合わせたようなパルスをカウ
ント出力Pfとして、カウンタ３のカウント入力Ｔに出力
する。
カウンタ制御回路５で生成されたアップカウントダウン
カウント制御出力Peおよびカウント出力Pfは、カウント
３のカップカウントダウンカウント制御入力UDおよびカ
ウント入力Ｔに与えられている。ここで、カウンタ３は
アップカウントダウンカウント制御入力UDが“H"のとき
アップカウント、“L"のときダウンカウントするものと
する。また、カウント入力Ｔの立ち下がりをカウント有
効エッジとする。第２図の実施例では、パルス入力信号
Ａよりパルス入力信号Ｂの方が遅れており、カウンタ制
御回路５から出力されるアップカウントダウンカウント
制御出力Peは“H"となっているので、カウンタ３はカウ
ンタ制御回路５のカウント出力Pfの立ち下がりでアップ
カウントする。このようにして、パルス入力信号A,Bの
すべてのエッジに応答してカウンタ３でアップカウント
が行われる。一方、第２図とは逆にパルス入力信号Ａよ
りパルス入力信号Ｂの方が進んでいるような位相関係で
あれば、カウンタ３はパルス入力信号A,Bのすべてのエ
ッジに応答してダウンカウントすることになる。
カウント制御出力Peおよびカウント出力Pfは、カウント
３のカップカウントダウンカウント制御入力UDおよびカ
ウント入力Ｔに与えられている。ここで、カウンタ３は
アップカウントダウンカウント制御入力UDが“H"のとき
アップカウント、“L"のときダウンカウントするものと
する。また、カウント入力Ｔの立ち下がりをカウント有
効エッジとする。第２図の実施例では、パルス入力信号
Ａよりパルス入力信号Ｂの方が遅れており、カウンタ制
御回路５から出力されるアップカウントダウンカウント
制御出力Peは“H"となっているので、カウンタ３はカウ
ンタ制御回路５のカウント出力Pfの立ち下がりでアップ
カウントする。このようにして、パルス入力信号A,Bの
すべてのエッジに応答してカウンタ３でアップカウント
が行われる。一方、第２図とは逆にパルス入力信号Ａよ
りパルス入力信号Ｂの方が進んでいるような位相関係で
あれば、カウンタ３はパルス入力信号A,Bのすべてのエ
ッジに応答してダウンカウントすることになる。
このように本実施例では、パルス入力信号A,B間の位相
の進み，遅れの関係に応じて従来と同様にカウンタ３を
アップカウントあるいはダウンカウントさせるととも
に、従来と異なり、パルス入力信号A,Bのすべてのエッ
ジに応答して、カウンタ３でカウントが行われるように
している。したがって、カウンタ３のカウント値からア
ップカウント，ダウンカウントのいずれが行われている
のかを知ることにより従来と同様にパルス入力信号A,B
間の位相の進み，遅れの関係を検出することができるの
は勿論、パルス入力信号A,Bの変化の様子が詳細にカウ
ンタ３のカウント値に反映するようになって、該カウン
ト値の変化の様子からパルス入力信号A,Bの詳細な位相
関係をも検出することが可能となる。すなわち、本発明
によれば、単にパルス入力信号A,Bのどちらの位相が遅
れているかということだけではなく、位相のずれがどれ
位なのかということをも正確に検出できるようになる。
の進み，遅れの関係に応じて従来と同様にカウンタ３を
アップカウントあるいはダウンカウントさせるととも
に、従来と異なり、パルス入力信号A,Bのすべてのエッ
ジに応答して、カウンタ３でカウントが行われるように
している。したがって、カウンタ３のカウント値からア
ップカウント，ダウンカウントのいずれが行われている
のかを知ることにより従来と同様にパルス入力信号A,B
間の位相の進み，遅れの関係を検出することができるの
は勿論、パルス入力信号A,Bの変化の様子が詳細にカウ
ンタ３のカウント値に反映するようになって、該カウン
ト値の変化の様子からパルス入力信号A,Bの詳細な位相
関係をも検出することが可能となる。すなわち、本発明
によれば、単にパルス入力信号A,Bのどちらの位相が遅
れているかということだけではなく、位相のずれがどれ
位なのかということをも正確に検出できるようになる。
なお、上記実施例ではカウンタ３のアップカウントダウ
ンカウント制御入力UDが“H"のときアップカウント、
“L"のときダウンカウントとしたが、その極性は反対で
あってもよい。またカウンタ３のカウント有効エッジを
立ち下がりとしたが、立ち上がりとしても同様の効果が
得られる。
ンカウント制御入力UDが“H"のときアップカウント、
“L"のときダウンカウントとしたが、その極性は反対で
あってもよい。またカウンタ３のカウント有効エッジを
立ち下がりとしたが、立ち上がりとしても同様の効果が
得られる。
以上説明したように、この発明によれば、第1,第２のパ
ルス入力信号の各々の立ち上がり，立ち下がりの両エッ
ジでカウントパルスを発生させる手段と、このカウント
パルスをアップカウントダウンカウント制御信号に従っ
てアップ或いはダウンカウントするアップダウンカウン
タを設け、第1,第２のパルス入力信号に変化があるごと
にアップダウンカウンタのカウント値も変化するように
したので、第1,第２のパルス入力信号の変化の様子が詳
細にアップダウンカウンタのカウント値に反映するよう
になり、正確で精度の高い２つのパルス入力信号の位相
関係が検出でき、かつ構成が簡単であるという効果があ
る。
ルス入力信号の各々の立ち上がり，立ち下がりの両エッ
ジでカウントパルスを発生させる手段と、このカウント
パルスをアップカウントダウンカウント制御信号に従っ
てアップ或いはダウンカウントするアップダウンカウン
タを設け、第1,第２のパルス入力信号に変化があるごと
にアップダウンカウンタのカウント値も変化するように
したので、第1,第２のパルス入力信号の変化の様子が詳
細にアップダウンカウンタのカウント値に反映するよう
になり、正確で精度の高い２つのパルス入力信号の位相
関係が検出でき、かつ構成が簡単であるという効果があ
る。
第１図はこの発明によるアップダウンカウンタ装置の一
実施例を示すブロック図、第２図は第１図のアップダウ
ンカウンタ装置の動作を示すタイミングチャート、第３
図は第１図で示したカウンタ制御回路５の一実施例を示
すブロック図、第４図は従来のアップダウンカウンタ装
置を示すブロック図、第５図は第４図のアップダウンカ
ウンタ装置の動作に示すタイミングチャートである。 図において、1,1a,1bは両エッジパルス発生回路、２はA
ND回路、３はカウンタ、４位相検出回路、５はカウンタ
制御回路である。 なお、各図中同一符号は同一または相当部分を示す。
実施例を示すブロック図、第２図は第１図のアップダウ
ンカウンタ装置の動作を示すタイミングチャート、第３
図は第１図で示したカウンタ制御回路５の一実施例を示
すブロック図、第４図は従来のアップダウンカウンタ装
置を示すブロック図、第５図は第４図のアップダウンカ
ウンタ装置の動作に示すタイミングチャートである。 図において、1,1a,1bは両エッジパルス発生回路、２はA
ND回路、３はカウンタ、４位相検出回路、５はカウンタ
制御回路である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- 【請求項１】第１のパルス入力信号と第２のパルス入力
信号とを入力とするアップダウンカウンタ装置であっ
て、 前記第1,第２のパルス入力信号の各々の立ち上がり、立
ち下がりの両エッジでカウントパルスを発生させる手段
と、 前記第1,第２のパルス入力信号の位相関係に従ってアッ
プカウントダウンカウント制御信号を生成する手段と、 前記カウントパルスを前記アップカウントダウンカウン
ト制御信号に従ってアップカウント或いはダウンカウン
トするアップダウンカウンタとを備え、 前記カウントパルスを発生させる手段は、 前記第１のパルス入力信号の両エッジにおける前記カウ
ントパルスよりなる第１のカウントパルス信号と、前記
第２のパルス入力信号の両エッジにおける前記カウント
パルスよりなる第２のカウントパルス信号とを出力し、 前記アップカウントダウンカウント制御信号を生成する
手段は、 前記第1,第２のパルス入力信号を受けて、前記第1,第２
のパルス入力信号が同じレベルの場合は第１の論理レベ
ルを出力し、異なるレベルの場合は第２の論理レベルを
出力する位相検出回路と、 前記第1,第２のカウントパルス信号と前記位相検出回路
の出力とを受けて、前記位相検出回路の出力が前記第１
の論理レベルの場合は前記第1,第２のカウントパルス信
号をそれぞれセット出力，リセット出力として出力し、
前記位相検出回路の出力が前記第２の論理レベルの場合
は前記第1,第２のカウントパルス信号をそれぞれリセッ
ト出力，セット出力として出力するアップダウン切替信
号発生回路と、 前記セット出力と前記リセット出力とを受け、前記セッ
ト出力、前記リセット出力に応じてセット，リセット動
作をすることにより前記アップカウントダウンカウント
制御信号を生成し出力するＲ−Ｓフリップフロップ回路
と、 を備えたアップダウンカウンタ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2150786A JPH07119621B2 (ja) | 1990-06-07 | 1990-06-07 | アップダウンカウンタ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2150786A JPH07119621B2 (ja) | 1990-06-07 | 1990-06-07 | アップダウンカウンタ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0442018A JPH0442018A (ja) | 1992-02-12 |
| JPH07119621B2 true JPH07119621B2 (ja) | 1995-12-20 |
Family
ID=15504403
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2150786A Expired - Fee Related JPH07119621B2 (ja) | 1990-06-07 | 1990-06-07 | アップダウンカウンタ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07119621B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008224440A (ja) * | 2007-03-13 | 2008-09-25 | Jtekt Corp | 軸受回転検出装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55127214U (ja) * | 1979-03-05 | 1980-09-09 | ||
| JPS5836364U (ja) * | 1981-09-01 | 1983-03-09 | 日本電気株式会社 | 変位方向識別回路 |
-
1990
- 1990-06-07 JP JP2150786A patent/JPH07119621B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0442018A (ja) | 1992-02-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4583008A (en) | Retriggerable edge detector for edge-actuated internally clocked parts | |
| JPH0787452B2 (ja) | ディジタル位相検出器 | |
| JPH0732389B2 (ja) | クロツクジツタ抑圧回路 | |
| JPH07119621B2 (ja) | アップダウンカウンタ装置 | |
| JPH0374325B2 (ja) | ||
| JP3006550B2 (ja) | クロック調整回路 | |
| JP2986881B2 (ja) | 位相差パルス信号の分周装置 | |
| JPH0634684A (ja) | 位相差デジタル変換回路 | |
| JPH0828657B2 (ja) | アップダウンカウンタ装置 | |
| RU2220471C1 (ru) | Реле разности фаз | |
| SU1758846A1 (ru) | Генератор опорной частоты | |
| JPS58182582A (ja) | 時刻発生装置 | |
| JP2586712B2 (ja) | 非同期信号選択回路 | |
| SU1626429A1 (ru) | Фазокорректирующее устройство | |
| JP2903736B2 (ja) | パルスジェネレータの断線検出回路 | |
| SU1027799A1 (ru) | Фазовый дискриминатор | |
| JPS6076807A (ja) | クロツク整形回路 | |
| RU2241274C1 (ru) | Реле разности фаз | |
| JP3025702B2 (ja) | ロック検出回路 | |
| JPS60256294A (ja) | 定率ブレーク期間パルス補正器 | |
| JPH0441629Y2 (ja) | ||
| JP3248369B2 (ja) | 回転体の位置検出回路 | |
| JPH0522277A (ja) | 同期回路 | |
| JPH0245804B2 (ja) | ||
| SU372717A1 (ru) | ВСЕСОЮаНАЯ i |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |