JPH07117862B2 - 基準電圧源 - Google Patents
基準電圧源Info
- Publication number
- JPH07117862B2 JPH07117862B2 JP60083402A JP8340285A JPH07117862B2 JP H07117862 B2 JPH07117862 B2 JP H07117862B2 JP 60083402 A JP60083402 A JP 60083402A JP 8340285 A JP8340285 A JP 8340285A JP H07117862 B2 JPH07117862 B2 JP H07117862B2
- Authority
- JP
- Japan
- Prior art keywords
- mos transistor
- type mos
- depletion type
- electrode
- reference voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Control Of Electrical Variables (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は基準電圧源、特にMOSLSIに内蔵する基準電圧源
に関するものである。
に関するものである。
〔従来技術〕 従来この種の基準電圧源は第２図に示すように構成され
ていた。すなわち、第２図は従来の基準電圧源の一例を
示す回路図であり、Ｎチャンネルデプレッション型MOS
トランジスタ（以下QD）１と、Ｎチャンネルエンハンス
メント型MOSトランジスタ（以下QE）５とで差動増幅器
を構成している。また、QE6′はこの差動増幅器の定電
流源である。更に増幅器４はQD1およびQE5の出力を受
け、QE5のゲートに負帰還をかけている。従って回路の
安定状態においては、QD1のドレイン電位とQE5のドレイ
ン電位とは等しくなる。
ていた。すなわち、第２図は従来の基準電圧源の一例を
示す回路図であり、Ｎチャンネルデプレッション型MOS
トランジスタ（以下QD）１と、Ｎチャンネルエンハンス
メント型MOSトランジスタ（以下QE）５とで差動増幅器
を構成している。また、QE6′はこの差動増幅器の定電
流源である。更に増幅器４はQD1およびQE5の出力を受
け、QE5のゲートに負帰還をかけている。従って回路の
安定状態においては、QD1のドレイン電位とQE5のドレイ
ン電位とは等しくなる。
電源電圧をVDD,QE6′の定電流値をIO、QD1のドレイン電
位およびドレイン電流をVD1およびID1、QE5のドレイン
電位およびドレイン電流をVD5およびID5、接地端子９の
接地電位をＧとし、増幅器４の出力電圧をVREFとする
と、回路の電圧，電流は ID1・R2＝ID5・R3 ……（１） ID1＋ID5＝I0 ……（２） VREF＝VGS5＋VG1−VGS1 ……（５） となる。
位およびドレイン電流をVD1およびID1、QE5のドレイン
電位およびドレイン電流をVD5およびID5、接地端子９の
接地電位をＧとし、増幅器４の出力電圧をVREFとする
と、回路の電圧，電流は ID1・R2＝ID5・R3 ……（１） ID1＋ID5＝I0 ……（２） VREF＝VGS5＋VG1−VGS1 ……（５） となる。
ただし、R2,R3はそれぞれ負荷抵抗2,3の抵抗値、β1,V
T1,VGS1およびβ5,VT5,VGS5はそれぞれQD1およびQE5の
β，しきい値電圧，ゲートソース間電圧、VG1はQD1の接
地電位Ｇに対するゲート電圧である。なお、 であり、L,Wはそれぞれ各MOSトランジスタのチャンネル
長，チャンネル幅、toxはゲート酸化膜厚、μは移動
度、εoxは酸化膜の誘電率である。
T1,VGS1およびβ5,VT5,VGS5はそれぞれQD1およびQE5の
β，しきい値電圧，ゲートソース間電圧、VG1はQD1の接
地電位Ｇに対するゲート電圧である。なお、 であり、L,Wはそれぞれ各MOSトランジスタのチャンネル
長，チャンネル幅、toxはゲート酸化膜厚、μは移動
度、εoxは酸化膜の誘電率である。
（５）式を解くと、増幅器４の出力電圧VREFは となる。
抵抗値R2＝R3になるように負荷抵抗2,3を設定すれば、
（６）式は になる。更にβ５＝β１となるようにQE5とQD1を設定す
れば、（７）式は VREF＝VT5−VT1 ……（８） となり、QE5とQD1のしきい値電圧の差電圧が得られ、こ
の差電圧は電源電圧VDDには依存しないので、基準電圧
源になり得ることが分かる。
（６）式は になる。更にβ５＝β１となるようにQE5とQD1を設定す
れば、（７）式は VREF＝VT5−VT1 ……（８） となり、QE5とQD1のしきい値電圧の差電圧が得られ、こ
の差電圧は電源電圧VDDには依存しないので、基準電圧
源になり得ることが分かる。
また、同一ペレット内にこの回路を形成し、エンハンス
メント型MOSトランジスタの基板のイオン注入工程の後
に、デプレッション型MOSトランジスタのイオン注入を
行なうことにより、デプレッション型MOSトランジスタ
のイオン注入量が一定であれば、エンハンスメント型MO
Sトランジスタのしきい値電圧がばらついた時、デプレ
ッション型MOSトランジスタのしきい値電圧も同方向に
ばらつき、結果的にそれらの差電圧は一定になる。すな
わち、従来例では、デプレッション型MOSトランジスタ
のイオン注入量だけでその基準電圧値を制御することが
できる。
メント型MOSトランジスタの基板のイオン注入工程の後
に、デプレッション型MOSトランジスタのイオン注入を
行なうことにより、デプレッション型MOSトランジスタ
のイオン注入量が一定であれば、エンハンスメント型MO
Sトランジスタのしきい値電圧がばらついた時、デプレ
ッション型MOSトランジスタのしきい値電圧も同方向に
ばらつき、結果的にそれらの差電圧は一定になる。すな
わち、従来例では、デプレッション型MOSトランジスタ
のイオン注入量だけでその基準電圧値を制御することが
できる。
この従来の基準電圧源では、その出力電圧値をデプレッ
ション型MOSトランジスタの基板のイオン注入量だけで
制御できるが、これはデプレッション型MOSトランジス
タの基板のイオン注入量のばらつき、つまりデプレッシ
ョン型MOSトランジスタのしきい値電圧のばらつきによ
って出力の基準電圧値がばらつくという問題点があっ
た。
ション型MOSトランジスタの基板のイオン注入量だけで
制御できるが、これはデプレッション型MOSトランジス
タの基板のイオン注入量のばらつき、つまりデプレッシ
ョン型MOSトランジスタのしきい値電圧のばらつきによ
って出力の基準電圧値がばらつくという問題点があっ
た。
本発明によれば、エンハンスメント型MOSトランジスタ
と、第1,第２のデプレッション型MOSトランジスタと、
増幅器とを備え、前記エンハンスメント型MOSトランジ
スタのβおよび前記第1,第２のデプレッション型MOSト
ランジスタのβをそれぞれβＥおよびβD1,βD2とした
ときＫ＝１−（βD2/（２βＥ））１ ］ ２＋（βD2/（２
βD1））１ ］ ２＜１に設定した差動増幅回路を構成し、
前記第１のデプレッション型MOSトランジスタのドレイ
ン電極，前記エンハンスメント型MOSトランジスタのド
レイン電極をそれぞれ第1,第２の負荷素子を通して第１
の電源に接続し、前記第１のデプレッション型MOSトラ
ンジスタのソース電極，バックゲート電極および前記エ
ンハンスメント型MOSトランジスタのソース電極，バッ
クゲート電極を前記第２のデプレッション型MOSトラン
ジスタのドレイン電極に接続し、前記第１のデプレッシ
ョン型MOSトランジスタのゲート電極および前記第２の
デプレッション型MOSトランジスタのゲート電極，ソー
ス電極，バックゲート電極を第２の電源に接続し、前記
増幅器の反転入力端子，非反転入力端子をそれぞれ前記
第１のデプレッション型MOSトランジスタのドレイン電
極，前記エンハンスメント型MOSトランジスタのドレイ
ン電極に接続し、前記エンハンスメント型MOSトランジ
スタのゲート電極と接続された前記増幅器の出力端子か
ら基準電圧を出力することを特徴とする基準電圧源が得
られる。
と、第1,第２のデプレッション型MOSトランジスタと、
増幅器とを備え、前記エンハンスメント型MOSトランジ
スタのβおよび前記第1,第２のデプレッション型MOSト
ランジスタのβをそれぞれβＥおよびβD1,βD2とした
ときＫ＝１−（βD2/（２βＥ））１ ］ ２＋（βD2/（２
βD1））１ ］ ２＜１に設定した差動増幅回路を構成し、
前記第１のデプレッション型MOSトランジスタのドレイ
ン電極，前記エンハンスメント型MOSトランジスタのド
レイン電極をそれぞれ第1,第２の負荷素子を通して第１
の電源に接続し、前記第１のデプレッション型MOSトラ
ンジスタのソース電極，バックゲート電極および前記エ
ンハンスメント型MOSトランジスタのソース電極，バッ
クゲート電極を前記第２のデプレッション型MOSトラン
ジスタのドレイン電極に接続し、前記第１のデプレッシ
ョン型MOSトランジスタのゲート電極および前記第２の
デプレッション型MOSトランジスタのゲート電極，ソー
ス電極，バックゲート電極を第２の電源に接続し、前記
増幅器の反転入力端子，非反転入力端子をそれぞれ前記
第１のデプレッション型MOSトランジスタのドレイン電
極，前記エンハンスメント型MOSトランジスタのドレイ
ン電極に接続し、前記エンハンスメント型MOSトランジ
スタのゲート電極と接続された前記増幅器の出力端子か
ら基準電圧を出力することを特徴とする基準電圧源が得
られる。
次に、本発明について第1,第３図を参照して説明する。
第１図は本発明の基準電圧源の一実施例を示す回路図で
ある。
ある。
同図において、従来例と同じ構成要件には第２図と同じ
符号を付してある。すなわち、本実施例はQD1と、QE5
と、QD6と、増幅器４とを備え、QD1のドレイン,QE5のド
レインをそれぞれ負荷抵抗2,3を通して電源端子７に接
続し、QD1のソース，バックゲートおよびQE5のソース，
バックゲートをQD6のドレインに接続し、QD1のゲートお
よびQD6のゲート，ソース，バックゲートを接地端子９
に接続し、増幅器４の反転入力端子−，非反転入力端子
＋をそれぞれQD1のドレイン,QE5のドレインに接続し、
増幅器４の出力端子とQE5のゲートを基準電圧出力端子
８に接続して構成される。
符号を付してある。すなわち、本実施例はQD1と、QE5
と、QD6と、増幅器４とを備え、QD1のドレイン,QE5のド
レインをそれぞれ負荷抵抗2,3を通して電源端子７に接
続し、QD1のソース，バックゲートおよびQE5のソース，
バックゲートをQD6のドレインに接続し、QD1のゲートお
よびQD6のゲート，ソース，バックゲートを接地端子９
に接続し、増幅器４の反転入力端子−，非反転入力端子
＋をそれぞれQD1のドレイン,QE5のドレインに接続し、
増幅器４の出力端子とQE5のゲートを基準電圧出力端子
８に接続して構成される。
QD1とQE5とQD6は差動増幅器を構成しており、特にQD6は
この差動増幅器の差動増幅回路の差動入力トランジスタ
QD1,QE5の定電流源として動作する。また増幅器４はQD1
およびQE5の出力を受けQE5のゲートに負帰還をかけてい
る。従って回路の安定状態においては、QD1のドレイン
の電位とQE5のドレインの電位は等しくなる。なお負荷
素子として負荷抵抗2,3を用いているが、MOSトランジス
タを用いてもよい。
この差動増幅器の差動増幅回路の差動入力トランジスタ
QD1,QE5の定電流源として動作する。また増幅器４はQD1
およびQE5の出力を受けQE5のゲートに負帰還をかけてい
る。従って回路の安定状態においては、QD1のドレイン
の電位とQE5のドレインの電位は等しくなる。なお負荷
素子として負荷抵抗2,3を用いているが、MOSトランジス
タを用いてもよい。
電源電圧をVDD、QD6の定電流値をIo、QD1のβ、しきい
値電圧をそれぞれβ1,VT1、QE5のβ，しきい値電圧をそ
れぞれβ5,VT5、負荷抵抗2,3の抵抗値をそれぞれR2,R3
とすると、増幅器４の出力電圧VREFは、従来例における
場合と同様に上記（６）式で表わされる。従って抵抗値
R2＝R3になるように負荷抵抗2,3を設定すれば、上記
（７）式が得られる。
値電圧をそれぞれβ1,VT1、QE5のβ，しきい値電圧をそ
れぞれβ5,VT5、負荷抵抗2,3の抵抗値をそれぞれR2,R3
とすると、増幅器４の出力電圧VREFは、従来例における
場合と同様に上記（６）式で表わされる。従って抵抗値
R2＝R3になるように負荷抵抗2,3を設定すれば、上記
（７）式が得られる。
ここで、QD6をQD1と同一ペレット内に形成すれば、しき
い値電圧VT1＝VT6（ただし、VT6はQD6のしきい値電圧）
であり、上記定電流値I0は ただし、β6,VGS6はそれぞれQD6のβ，ゲートソース間
電圧である。
い値電圧VT1＝VT6（ただし、VT6はQD6のしきい値電圧）
であり、上記定電流値I0は ただし、β6,VGS6はそれぞれQD6のβ，ゲートソース間
電圧である。
VGS6＝０ボルトなので（９）式は で与えられる。（10）式を上記（７）式に代入して と求められる。
以上説明したように本実施例は、その出力電圧が（11）
式で与えられ、この（11）式の括弧内を１以下になるよ
うにβ1,β5,β６を設定することにより、基準電圧源の
出力電圧VREFに対するデプレッション型MOSトランジス
タのしきい値電圧（（11）式におけるVT1）のばらつき
の影響を軽減することができる。また、（11）式の括弧
内はβ1,β5,β６それぞれの比で与えられるので、QD1,
6,QE5を同一ペレット内に形成することにより、ばらつ
くことなく高精度で設定できることは明らかである。
式で与えられ、この（11）式の括弧内を１以下になるよ
うにβ1,β5,β６を設定することにより、基準電圧源の
出力電圧VREFに対するデプレッション型MOSトランジス
タのしきい値電圧（（11）式におけるVT1）のばらつき
の影響を軽減することができる。また、（11）式の括弧
内はβ1,β5,β６それぞれの比で与えられるので、QD1,
6,QE5を同一ペレット内に形成することにより、ばらつ
くことなく高精度で設定できることは明らかである。
次に第３図は第１図，第２図における一特性例を比較し
て示す図であり、参照符号31,32はそれぞれ本実施例，
従来例の特性を示す。
て示す図であり、参照符号31,32はそれぞれ本実施例，
従来例の特性を示す。
同図は、QD1のしきい値電圧VT1のばらつきΔVT1＝0.7V,
QE5のしきい値電圧VT5のばらつきΔVT5＝0.2V,（11）式
の括弧内が0.5の条件における特性例である。
QE5のしきい値電圧VT5のばらつきΔVT5＝0.2V,（11）式
の括弧内が0.5の条件における特性例である。
従来例では、出力電圧VREFのばらつきΔVREFは ΔVREF＝ΔVT5−ΔVT1＝ΔVT5−（ΔVT5＋ΔVD） ＝0.5V ただし、ΔVDはデプレッション型MOSトランジスタのイ
オン注入量のばらつきが上記ばらつきΔVT1に与えるば
らつきである。従ってΔVD＝ΔVT1−ΔVT5＝0.5Vであ
る。
オン注入量のばらつきが上記ばらつきΔVT1に与えるば
らつきである。従ってΔVD＝ΔVT1−ΔVT5＝0.5Vであ
る。
一方、本実施例では出力電圧VREFのばらつきΔVREFは ΔVREF＝ΔVT1・Ｋ＝ΔVT5−Ｋ・（ΔVT5＋ΔVD）＝ΔV
T5（１−Ｋ）−ΔVD・Ｋ＝0.35Vである。
T5（１−Ｋ）−ΔVD・Ｋ＝0.35Vである。
ただし、 である。
以上説明したように本発明は、エンハンスメント型MOS
トランジスタと、第1,第２のデプレッション型MOSトラ
ンジスタと、増幅器とを備え、上記エンハンスメント型
MOSトランジスタのβおよび上記第1,第２のデプレッシ
ョン型MOSトランジスタのβをそれぞれβＥおよびβD1,
βD2としたときＫ＝１−（βD2/（２βＥ））１ ］ ２＋
（βD2/（２βD1））１ ］ ２＜１に設定した差動増幅回
路を構成し、第１のデプレッション型MOSトランジスタ
のドレイン電極，エンハンスメント型MOSトランジスタ
のドレイン電極をそれぞれ第1,第２の負荷素子を通して
第１の電源に接続し、第１のデプレッション型MOSトラ
ンジスタのソース電極，バックゲート電極およびエンハ
ンスメント型MOSトランジスタのソース電極，バックゲ
ート電極を第２のデプレッション型MOSトランジスタの
ドレイン電極に接続し、第１のデプレッション型MOSト
ランジスタのゲート電極および第２のデプレッション型
MOSトランジスタのゲート電極，ソース電極，バックゲ
ート電極を第２の電源に接続し、増幅器の反転入力端
子，非反転入力端子をそれぞれ第１のデプレッション型
MOSトランジスタのドレイン電極，エンハンスメント型M
OSトランジスタのドレイン電極に接続し、エンハンスメ
ント型MOSトランジスタのゲート電極と接続された増幅
器の出力端子から基準電圧を出力することにより、一般
にデプレッション型MOSトランジスタのしきい値電圧の
ばらつきがエンハンスメント型MOSトランジスタのしき
い値電圧より大きいときにばらつきの少ない出力基準電
圧が得られるという大きい効果を有する。
トランジスタと、第1,第２のデプレッション型MOSトラ
ンジスタと、増幅器とを備え、上記エンハンスメント型
MOSトランジスタのβおよび上記第1,第２のデプレッシ
ョン型MOSトランジスタのβをそれぞれβＥおよびβD1,
βD2としたときＫ＝１−（βD2/（２βＥ））１ ］ ２＋
（βD2/（２βD1））１ ］ ２＜１に設定した差動増幅回
路を構成し、第１のデプレッション型MOSトランジスタ
のドレイン電極，エンハンスメント型MOSトランジスタ
のドレイン電極をそれぞれ第1,第２の負荷素子を通して
第１の電源に接続し、第１のデプレッション型MOSトラ
ンジスタのソース電極，バックゲート電極およびエンハ
ンスメント型MOSトランジスタのソース電極，バックゲ
ート電極を第２のデプレッション型MOSトランジスタの
ドレイン電極に接続し、第１のデプレッション型MOSト
ランジスタのゲート電極および第２のデプレッション型
MOSトランジスタのゲート電極，ソース電極，バックゲ
ート電極を第２の電源に接続し、増幅器の反転入力端
子，非反転入力端子をそれぞれ第１のデプレッション型
MOSトランジスタのドレイン電極，エンハンスメント型M
OSトランジスタのドレイン電極に接続し、エンハンスメ
ント型MOSトランジスタのゲート電極と接続された増幅
器の出力端子から基準電圧を出力することにより、一般
にデプレッション型MOSトランジスタのしきい値電圧の
ばらつきがエンハンスメント型MOSトランジスタのしき
い値電圧より大きいときにばらつきの少ない出力基準電
圧が得られるという大きい効果を有する。
第１図は本発明の基準電圧源の一実施例を示す回路図、
第２図は従来の基準電圧源の一例を示す回路図、第３図
は第１図，第２図における一特性例を比較して示す図で
ある。 1,6……Ｎチャンネルデプレッション型MOSトランジスタ
（QD）、2,3……負荷抵抗、４……増幅器、5,6′……Ｎ
チャンネルエンハンスメント型MOSトランジスタ
（QE）、７……電源端子、８……基準電圧出力端子、９
……接地端子、31,32……特性。
第２図は従来の基準電圧源の一例を示す回路図、第３図
は第１図，第２図における一特性例を比較して示す図で
ある。 1,6……Ｎチャンネルデプレッション型MOSトランジスタ
（QD）、2,3……負荷抵抗、４……増幅器、5,6′……Ｎ
チャンネルエンハンスメント型MOSトランジスタ
（QE）、７……電源端子、８……基準電圧出力端子、９
……接地端子、31,32……特性。
Claims (1)
- 【請求項１】エンハンスメント型MOSトランジスタと、
第1,第２のデプレッション型MOSトランジスタと、増幅
器とを備え、前記エンハンスメント型MOSトランジスタ
のβおよび前記第1,第２のデプレッション型MOSトラン
ジスタのβをそれぞれβＥおよびβD1,βD2としたとき
Ｋ＝１−（βD2/（２βＥ））１ ］ ２＋（βD2/（２
βD1））１ ］ ２＜１に設定した差動増幅回路を構成し、
前記第１のデプレッション型MOSトランジスタのドレイ
ン電極，前記エンハンスメント型MOSトランジスタのド
レイン電極をそれぞれ第1,第２の負荷素子を通して第１
の電源に接続し、前記第１のデプレッション型MOSトラ
ンジスタのソース電極，バックゲート電極および前記エ
ンハンスメント型MOSトランジスタのソース電極，バッ
クゲート電極を前記第２のデプレッション型MOSトラン
ジスタのドレイン電極に接続し、前記第１のデプレッシ
ョン型MOSトランジスタのゲート電極および前記第２の
デプレッション型MOSトランジスタのゲート電極，ソー
ス電極，バックゲート電極を第２の電源に接続し、前記
増幅器の反転入力端子，非反転入力端子をそれぞれ前記
第１のデプレッション型MOSトランジスタのドレイン電
極，前記エンハンスメント型MOSトランジスタのドレイ
ン電極に接続し、前記エンハンスメント型MOSトランジ
スタのゲート電極と接続された前記増幅器の出力端子か
ら基準電圧を出力することを特徴とする基準電圧源。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60083402A JPH07117862B2 (ja) | 1985-04-18 | 1985-04-18 | 基準電圧源 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60083402A JPH07117862B2 (ja) | 1985-04-18 | 1985-04-18 | 基準電圧源 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61241813A JPS61241813A (ja) | 1986-10-28 |
| JPH07117862B2 true JPH07117862B2 (ja) | 1995-12-18 |
Family
ID=13801432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60083402A Expired - Lifetime JPH07117862B2 (ja) | 1985-04-18 | 1985-04-18 | 基準電圧源 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07117862B2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4357571A (en) * | 1978-09-29 | 1982-11-02 | Siemens Aktiengesellschaft | FET Module with reference source chargeable memory gate |
| JPS55138322U (ja) * | 1979-03-22 | 1980-10-02 | ||
| JPS58142413A (ja) * | 1982-02-19 | 1983-08-24 | Seiko Epson Corp | 定電圧電源回路 |
| JPS59168524A (ja) * | 1983-03-16 | 1984-09-22 | Hitachi Ltd | 基準電圧源 |
-
1985
- 1985-04-18 JP JP60083402A patent/JPH07117862B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61241813A (ja) | 1986-10-28 |
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