JPH07113576B2

JPH07113576B2 - ロードセル秤

Info

Publication number: JPH07113576B2
Application number: JP31166889A
Authority: JP
Inventors: 義久西山
Original assignee: Tec Corp
Current assignee: Tec Corp
Priority date: 1989-11-30
Filing date: 1989-11-30
Publication date: 1995-12-06
Anticipated expiration: 2010-12-06
Also published as: JPH03172720A

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）本発明は、複数のロードセルの出力を複数のアナログ・
デジタル変換器にて変換し、重量を計測するロードセル
秤に関する。

（従来の技術）従来この種のロードセル秤は、複数のロードセルに対し
てそれぞれアナログ・デジタル変換器を接続し、これら
アナログ・デジタル変換器の出力を加算して重量を測定
している。

（発明が解決しようとする課題）しかしながら、各ロードセルからの出力を、それぞれの
アナログ・デジタル変換器で、アナログ・デジタル変換
器にて変換した後に加算すると、アナログ・デジタル変
換器の量子化誤差も加算されるので、アナログ・デジタ
ル変換器がＮ個の場合、加算後の精度はに低下する問題を有している。

本発明は上記問題点に鑑みなされたもので、複数のアナ
ログ・デジタル変換器を用いても、精度の高い計測を行
なうことができるロードセル秤を提供することを目的と
る。

〔発明の構成〕

（課題を解決するための手段）本発明は、複数個のロードセルの出力を、複数個のアナ
ログ・デジタル変換器で変換し、これらアナログ・デジ
タル変換器のデジタル出力を加算手段で加算して重量を
計測するロードセル秤において、前記アナログ・デジタ
ル変換器の個数がＮ個であるとき、アナログ・デジタル
変換器の分解能を以上とし、加算された前記デジタル出力をこの倍数で除
算する除算手段を具備するものである。

（作用）本発明は、複数個のロードセルの出力を、複数個のアナ
ログ・デジタル変換器で変換し、これらアナログ・デジ
タル変換器のデジタル出力を加算手段で加算し、除算手
段で除算して軽量を計測する。また、各アナログ・デジ
タル変換器の量子化誤差は、分解能の大小に関係なく一
定値であるために、アナログ・デジタル変換器の使用個
数をＮ個とすると、加算に発生する荷重の誤差は倍になるので、個々のアナログ・デジタル変換器の分解
能を必要最小分解能の以上にした状態で加算し、加算後の値を分解能の倍率で
除算した値を加算した値とすることにより、量子化誤差
をアナログ・デジタル変換器の１個を使用した場合の値
にすることができる。

（実施例）以下、本発明のロードセル秤を図面を参照して説明す
る。

第２図において、１はアルミニウム材などにて形成され
る四角形状の基体で、この基体１の上面四隅に、ロード
セル2a,2b,2c,2dが取付けられている。そして、これら
のロードセル2a,2b,2c,2dは側面間に連通した略８字状
の連通孔3a,3b,3c,3dを有した略長方体状に形成され、
この各ロードセル2a,2b,2c,2dの連通孔3a,3b,3c,3d上方
の薄肉部上面には、それぞれ２ケ所ずつストレンジゲー
ジ4a,4b,4c,4dが装着され、ロバーバル機構となってい
る。一方、これらロードセル2a,2b,2c,2d下面の一方端
が、基体１に設けられた取付台5a,5b,5c,5dに取付けら
れ、下面の他方端は基体１に設けられた通荷重ストッパ
6a,6b,6c,6dに対向するようになっている。また、ロー
ドセル2a,2b,2c,2dの上面の他方端には突部7a,7b,7c,7d
が取付られている。そして、突部7a,7b,7c,7dの先端
は、下方が開口し、前記基体１よりやや大きい載せ皿８
の内部に当接し、載せ皿８を上下方向移動自在に支持し
ている。

また、基体１には電子部品等が収納される収納ケース９
が設けられている。

さらに、基体１に設けられた取付台5a,5b,5c,5dの略裏
面には高さが可変できる脚部10a,10b,10c,10dが設けら
れ、基体１を水平に保持するようになっている。

そして、これらロードセル2a,2b,2c,2dは、第１図に示
すように、それぞれたとえばオペアンプなどの増幅手段
11a,11b,11c,11dにそれぞれ接続され、これら増幅手段1
1a,11b,11c,11dは、アナログ・デジタル変換器（A/D変
換器）12a,12b,12c,12dに接続され、これらアナログ・
デジタル変換器12a,12b,12c,12dはマイクロコンピュー
タなどのCPU13の前記アナログ・デジタル変換器12a,12
b,12c,12dの出力を加算する加算手段としての加算器14
に接続され、この加算器14は分解能にて除算する除算手
段としての除算器15に接続され、この除算器15は、荷重
値等を記憶する記憶手段16に接続されている。さらに、
このCPU13にはテンキーなどのキーボード17および表示
手段としての表示器18に接続されている。

次に上記実施例の動作について説明する。

まず、載せ皿８に被検量物を載置し、各ロードセル1a,1
b,1c,1dの出力を、オペアンプ11a,11b,11c,11dにて増幅
し、アナログ・デジタル変換器12a,12b,12c,12dにて、
それぞれアナログ・デジタル変換する。そして、加算器
14にて各値を加算し、除算器15にて分解能にて除算し、
荷重値を記憶手段16に記憶する。

また、各アナログ・デジタル変換器12a,12b,12c,12dで
アナログ・デジタル変換されたロードセル2a,2b,2c,2d
は、第３図に示すような、荷重とこの荷重によるデジタ
ル出力との関係となる。

ここで、たとえば本実施例のように４個のロードセル2
a,2b,2c,2dを用いてそれぞれアナログ・デジタル変換器
12a,12b,12c,12dで変換した場合には、分散加算法のばらつきとなることより、１個のロードセルを用いた場合の以上のばらつきが生じる。このため、１個のロードセル
使用の場合と同一のばらつきにするには、それぞれアナ
ログ・デジタル変換器12a,12b,12c,12dの分解能は２倍
以上必要となる。たとえば、アナログ・デジタル変換器
１個を用いた場合、定格荷重15kg、計測可能な最小荷重
を0.5gとすると、分解能は15000/0.5＝30000となる。し
たがって、アナログ・デジタル変換器を４個用いた場合
には、各アナログ・デジタル変換器の分解能を60000以
上とし、除算も２倍の数にて行なえば、１個のアナログ
・デジタル変換器を用いた場合と同じばらつきに抑える
ことができる。

すなわち、各アナログ・デジタル変換器の量子化誤差は
分解能の大小に関係なく一定値であるために、アナログ
・デジタル変換器の使用個数をＮ個とすると、加算によ
り発生する荷重の誤差は分散加算法により、になるので、個々のアナログ・デジタル変換器の分解能
を必要最小分解能の以上にした状態で加算し、加算後の値を分解能の倍率で
除算した値を加算した値とすることにより、量子化誤差
をアナログ・デジタル変換器を１個用いた場合の値にま
で改善できる。

さらに、重量と対する価格等を求める場合は、キーボー
ド17で単価を入力し、CPU13で演算し、表示器18にて重
量および価格を表示する。

〔発明の効果〕

本発明によれば、アナログ・デジタル変換器をＮ個用い
たとき、アナログ・デジタル変換器の最小分解能をアナ
ログ・デジタル変換器を１個用いた場合の以上で、この倍数にて除算器が除算することにより、ア
ナログ・デジタル変換器をＮ個用いてもアナログ・デジ
タル変換器を１個用いた場合と同様の精度で重量を測定
できるので、精度の高い計測を行なうことができる。

【図面の簡単な説明】

第１図は本発明のロードセル秤の一実施例を示すブロッ
ク図、第２図は同上載せ皿を取除いた斜視図、第３図は
アナログ・デジタル変換器の出力を表わすグラフであ
る。 2a,2b,2c,2d……ロードセル、12a,12b,12c,12d……アナ
ログ・デジタル変換器（A/D）変換器）、14……加算手
段としての加算器、15……除算手段としての演算器。

Claims

【特許請求の範囲】

【請求項１】複数個のロードセルの出力を、複数個のア
ナログ・デジタル変換器で変換し、これらアナログ・デ
ジタル変換器のデジタル出力を加算手段で加算して重量
を計測するロードセル秤において、前記アナログ・デジタル変換器の個数がＮ個であると
き、アナログ・デジタル変換器の分解能を以上とし、加算された前記デジタル出力をこの倍数で除
算する除算手段を具備することを特徴としたロードセル
秤。