JPH07111837B2

JPH07111837B2 - 不揮発性半導体メモリ

Info

Publication number: JPH07111837B2
Application number: JP26314988A
Authority: JP
Inventors: 則正荒川
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-10-19
Filing date: 1988-10-19
Publication date: 1995-11-29
Anticipated expiration: 2010-11-29
Also published as: JPH02110640A; US5062078A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明はデータの書換えが可能な不揮発性メモリセル
を備えた不揮発性半導体メモリに関する。

（従来の技術）メモリセルとして不揮発性トランジスタを用いた不揮発
性半導体メモリはデータの書換えが可能なメモリとして
知られている。従来、この種のメモリには、メモリ単体
で専用の書込み装置、いわゆるROMライターを用いて書
込みが行なわれるもの（例えばEPROM）と、システムに
組み込まれた後にそのシステムのCPUから出力される各
種制御信号に基づいて書込みが行なわれるもの（例えば
EEPROM）との２種類がある。

ROMライターを用いて書込みが行なわれる前者のメモリ
の場合、データの書込みには相当な時間がかかるため、
後者のように組み込みシステム上で使用されるような汎
用CPUからの制御信号を用いず、第３図のタイミングチ
ャートに示すような特別のシーケンスでデータの書込み
が行なわれる。すなわち、アドレス、書込みデータ及び
書込み用の高電圧V_PPが供給された後、チップイネーブ
ル信号▲▼が“0"レベルに低下することによってデ
ータの書込みが行なわれる。次に出力イネーブル信号▲
▼が“0"レベルの期間にチップイネーブル信号▲
▼が再び“0"レベルに低下することにより、予め書込
まれたデータの読み出しが行なわれ、読み出しデータと
書込みデータが比較される。通常、このような動作はベ
リファイ（verify）動作と呼ばれる。このとき、両デー
タが一致していなければ十分な書込みがなされていない
として再び同一データの書込みが行なわれる。他方、ベ
リファイ動作が行なわれた後、両データが一致していれ
ば十分な書込みがなされたことになる。この場合にはチ
ップイネーブル信号▲▼が“0"レベルに低下するこ
とによってデータの追加書込みが行なわれる。

後者のEEPROM等のようにシステムに組み込まれた後にそ
のシステムのCPUから出力される制御信号に基づいて書
込みが行なわれるメモリの場合は、第３図のような書込
みシーケンスには対応しておらず、例えば第４図のタイ
ミングチャートに示すような一般的なRAMの書込みシー
ケンスに対応している。

ところで、上記前者のメモリでは書込みシーケンスが組
み込みシステム上のCPUのシーケンスと異なるため、そ
のままではシステム上に組み込んだ後ではデータの書込
みが行なえないという問題がある。そこで、このメモリ
をシステム上に組み込んだ後でもデータの書込みが行な
えるようにするため、従来では第５図、第６図もしくは
第７図の各ブロック図に示すようにシステムを構成する
ことが考えられている。

第５図のシステムでは、システム51内のCPU52の３つの
ポートを使用し、これらのポートからチップイネーブル
信号▲▼と出力イネーブル信号▲▼、アドレス
及びデータを前記第３図に示すようなタイミングで発生
させ、これらをメモリ53に供給することによりデータの
書込みを行なう。しかし、この場合にはCPU52のポート
がメモリ53のデータ書込みのために使用され、CPU52で
本来のシステムに必要な処理を行うことができなくなっ
てしまう。

第６図のシステムでは、システム51内にCPU52とメモリ5
3の他に専用の書込み回路54を設け、この書込み回路54
を使用してメモリ53にデータの書込みを行なうものであ
る。ところが、この場合にはシステム上にCPU、メモリ
以外の余分な回路が必要となり、システム構成が複雑に
なり、かつ余分な面積が必要になり好ましくない。

第７図のシステムでは、システム51内にCPU52とメモリ5
3の他に、外部インターフェース回路55及びこの外部イ
ンターフェース回路55とCPU52の出力とを切換えるマル
チプレクサ56を設け、外部インターフェース回路55を使
用してメモリ53にデータ書込みを行なう。ところが、こ
の場合にはシステム上に外部インターフェース用の特別
なコネクタが必要となり、かつ本来のCPUとのインター
フェースの分離が必要になる。

このようにROMライターを用いてデータの書込みが行な
われるメモリに対し、システム上に組み込んだ後にデー
タの書込みを行う場合には上記のような種々の問題が発
生する。このため、組み込みシステム上での書込み及び
書換えをあきらめるか、または余分な費用をかけてシス
テム上で書込み可能にするかのいずれかになる。

一方、EEPROM等のように、システムに組み込まれた後に
そのシステムのCPUから出力される各種制御信号に基づ
いて書込みが行なわれるメモリの場合には、データ書込
み時におけるシステム上の汎用CPUからの制御信号の長
さと、メモリの書込み時間（いわゆるT_Pw）とが大きく
異なるため（一般には前者が数十nS〜数百nSであるのに
対し、後者は数百μＳ〜数mS）、このようなメモリは例
えば第８図のブロック図に示すように構成されている。
第８図において、61はメモリ回路本体、62はCPU等から
出力されるアドレスをラッチするアドレスラッチ回路、
63は同じくCPU等から出力されるデータをラッチするデ
ータラッチ回路、64はチップイネーブル信号▲▼、
出力イネーブル信号▲▼、書込み用の高電圧V_PP及
びライトイネーブル信号▲▼がそれぞれ供給される
コントロール回路、65はワンショットパルス発生回路で
ある。このような構成のメモリでは、コントロール回路
64に供給されるライトイネーブル信号▲▼の立ち下
がりに同期してアドレスラッチ回路62でアドレスが、さ
らに▲▼の立ち上がりに同期してデータラッチ回路
63でデータがそれぞれラッチされ、メモリ回路本体61に
供給される。他方、第９図のタイミングに示すように、
ライトイネーブル信号▲▼の立ち下がりに同期して
この信号▲▼よりも十分に長いプログラムパルスPG
M（書き込みパルス）がワンショットパルス発生回路65
で発生され、メモリ回路本体61に供給される。メモリ回
路本体61ではこのプログラムパルスPGMが発生されてい
る期間に、上記アドレスラッチ回路62でラッチされてい
るアドレスに対応したメモリセルに対し、データラッチ
回路63でラッチされているデータの書込みが行なわれ
る。

ところが、この場合にはメモリ内部にワンショットパル
ス発生回路65を設ける必要があり、集積回路化する際に
チップ面積が大きなものとなる。このため、チップの大
型化に伴うコストの上昇が問題になる。また、メモリ内
部に設けられたワンショットパルス発生回路65の安定性
が悪く、メモリセルの書込み量のばらつきが大きくな
り、信頼性の点で問題がある。そこで、書込み量のばら
つきを考慮し、ワンショットパルス発生回路65で発生さ
れるプログラムパルスPGMの長さを十分に長くすると、
この場合には書込みが容易なメモリセルに対して余分な
書込み時間をかけることになり、全体の書込み時間が長
くなる。

また、メモリ内部に上記第８図に示すような書込み制御
手段を持たないメモリの場合には、外部のCPUによって
書込み時間を管理する必要がある。このようなメモリの
従来の構成を第10図のブロック図に示す。第10図におい
て、61はメモリ回路本体、62はCPUから出力されるアド
レスをラッチするアドレスラッチ回路、63は同じくCPU
から出力されるデータをラッチするデータラッチ回路、
66はチップイネーブル信号▲▼、出力イネーブル信
号▲▼、書込み用の高電圧V_PP、ライトイネーブル
信号▲▼及びデータラッチ回路63のラッチデータが
それぞれ供給されるコントロール回路、67はＤ型フリッ
プフロップ回路である。

次に、このような構成のメモリにおけるデータ書込み動
作を第11図のタイミングチャートを用いて説明する。CP
Uからある特定のデータ、例えば16進数の「AA」が出力
され、これがデータラッチ回路63でラッチされると、コ
ントロール回路66からのイネーブル信号▲▼が
“0"レベルにされる。この信号▲▼が“1"レベル
の期間にフリップフロップ回路67がリセットされる。こ
の信号▲▼の“0"レベルへの低下はプログラム・
イネーブル・コマンドとしてフリップフロップ回路67に
供給され、この信号▲▼の“0"レベルへの立ち下
がりによってフリップフロップ回路67がイネーブル状態
にされる。次のライトイネーブル信号▲▼の立ち下
がりに同期してアドレスラッチ回路62でアドレスが、さ
らにライトイネーブル信号▲▼の立ち上がりに同期
してデータラッチ回路63でデータがそれぞれラッチさ
れ、メモリ回路本体61に供給される。このとき、コント
ロール回路66から出力される信号▲▼の立ち上がり
に同期してフリップフロップ回路67がトリガされ、“1"
レベルのプログラムパルスPGMがメモリ回路本体61に供
給される。これにより、１バイト分のプログラム動作が
開始される。次のライトイネーブル信号▲▼の立ち
上がりでフリップフロップ回路67が再トリガされ、“1"
レベルのプログラムパルスPGMが“0"レベルに低下して
１バイト分のプログラム動作が完了する。この後、CPU
からある特定のデータ、例えば16進数の「BB」が出力さ
れ、これがデータラッチ回路63でラッチされると、コン
トロール回路66からのイネーブル信号▲▼が“1"
レベルにされる。この信号▲▼の“1"レベルへの
立ち上がりはプログラム・ディスエーブル・コマンドと
してフリップフロップ回路67に供給される。

しかし、この場合でも書込みシーケンスとしてはCPUのR
AMへの書込みシーケンスの場合とほとんど同じであるた
め、システムノイズ等による誤書込みが発生する可能性
がある。このため、勢いその書込みシーケンスを複雑化
することになる。すなわち、第11図のタイミングチャー
トのシーケンスの場合には、データ「AA」のライト動作
のみでプログラム・イネーブル・コマンドを検出してい
るが、これの替わりに例えば第12図のフローチャートで
示すように、データ「AA」のライト動作、データ「55」
のライト動作、…データ「FF」のライト動作及びデータ
「00」のライト動作が連続することによってプログラム
・イネーブル・コマンドを検出することが考えられる。
このように書込みシーケンスが複雑になると、既存のRO
Mライタを使用してデータの書込みが行なえなくなる。
さらに、シーケンスが複雑になると、複雑になった分だ
け書込みに余分な時間がかかる。このことはシステム上
に組み込まれたメモリについては誤書き込みを防止する
ためにやむを得ないが、システム組み込み前のメモリ単
体については書込み時間が増加する分だけ製造時間が長
くなると共にコストも上昇する。

（発明が解決しようとする課題）このように従来の不揮発性半導体メモリは、データの書
込みを行う場合に、ROMライターを用いてメモリ単体で
行うか、もしくはシステムに組み込まれた後にそのシス
テムのCPUから出力される各種制御信号に基づいて行な
うかのいずれか一方のみにしか対処されていないため、
両方の方式で共に容易に書込みを行うことができないと
いう欠点がある。

この発明は上記のような事情を考慮してなされたもので
あり、その目的は、既存のROMライターを用いてメモリ
単体でデータの書込みもしくは書換えが可能であり、か
つ組込みシステム上での書換えも容易に行うことができ
る不揮発性半導体メモリを提供することにある。

［発明の構成］（課題を解決するための手段）この発明の不揮発性半導体メモリは、不揮発性メモリセ
ルを有するメモリ回路本体と、上記メモリ回路本体内の
メモリセルに対しそれぞれ異なる方式でデータの書込み
制御を行う２つ以上の書込み制御回路と、上記書込み制
御回路を選択的に動作させる手段とを具備したことを特
徴とする。

（作用）この発明による不揮発性半導体メモリでは、メモリ単体
でデータの書込みを行う場合に使用される書込み制御回
路と、システム上に組込まれた状態でデータの書込みを
行う場合に使用される書込み制御回路とを設け、両回路
を選択することによって異なる方式でデータの書込み制
御が行なわれる。

（実施例）以下、図面を参照してこの発明を実施例により説明す
る。

第１図はこの発明に係る不揮発性半導体メモリの一実施
例による構成を示す回路図である。図において、10は不
揮発性トランジスタからなるメモリセルが設けられ、後
述するプログラムパルスPGMが供給されている期間にデ
ータの書込みを行うメモリ回路本体である。11はこの実
施例のメモリがシステム内に組み込まれた状態でデータ
の書込みを行う場合に上記メモリ回路本体10で使用され
るプログラムパルスPGMを出力する第１のプログラムパ
ルス発生回路、12はこの実施例のメモリがメモリ単体で
データの書込みを行う場合に上記メモリ回路本体10で使
用されるプログラムパルスPGMを出力する第２のプログ
ラムパルス発生回路であり、両回路から出力されるプロ
グラムパルスPGMはORゲート回路13を介して上記メモリ
回路本体10に供給される。さらに14は上記第１、第２の
プログラムパルス発生回路11、12を選択的に動作させる
ための２種類のモード信号MODE1、MODE2を発生する切換
え回路である。

この実施例のメモリがシステム内に組み込まれた状態の
ときのデータの書込みは、例えば第２図のフローチャー
トで示すようなシーケンスで行なわれるものとする。す
なわち、条件１〜条件ｎがこの順序で満足されたときに
のみプログラム・イネーブルとなる。なお、条件ｉ（ｉ
＝１〜ｎ）とは、例えばメモリ回路本体10内の特定番地
のメモリセルに特定データの書込みが行なわれること、
もしくは特定番地のメモリセルからデータの読出しが行
なわれること、あるいは外部ピンの状態設定等が考えら
れるが、この実施例の場合には特定番地のメモリセルに
特定データの書込みが行なわれることを条件ｉとする。

上記第１のプログラムパルス発生回路11には、ｎ個のコ
ンパレータ21-1〜21-n、（ｎ＋１）個のＤ型フリップフ
ロップ回路22-1〜22-（ｎ＋１）、（ｎ−１）個のANDゲ
ート回路23-1〜23-（ｎ−１）及び１個のインバータ24
が設けられている。

上記ｎ個のコンパレータ21-1〜21-nは、図示しないCPU
から出力されるアドレス及びデータを特定のアドレス及
びデータと比較することによって上記各条件１〜ｎを判
定する。条件１を判定する上記コンパレータ21-1の出力
は上記フリップフロップ回路22-1のデータ入力端に入力
される。このフリップフロップ回路22-1の出力及び条件
２を判定する上記コンパレータ21-2の出力は上記ANDゲ
ート回路23-1に入力される。このANDゲート回路23-1の
出力は上記フリップフロップ回路22-2のデータ入力端に
入力される。以下同様に、フリップフロップ回路22-iの
出力及び条件（ｉ＋１）を判定する上記コンパレータ21
-（ｉ＋１）の出力がANDゲート回路23-iに入力され、こ
のANDゲート回路23-iの出力がフリップフロップ回路22-
（ｉ＋１）のデータ入力端に入力される。そして、フリ
ップフロップ回路22-nの出力はフリップフロップ回路22
-（ｎ＋１）のリセット入力端に入力され、このフリッ
プフロップ回路22-（ｎ＋１）の出力はインバータ24を
介してそのデータ入力端に帰還される。また、上記ｎ個
のフリップフロップ回路22-1〜22-nの各リセット入力端
には上記切換え回路14から出力される一定のモード信号
MODE1が並列に入力され、（ｎ＋１）個のフリップフロ
ップ回路22-1〜22-（ｎ＋１）の各クロック入力端には
図示しないCPUから出力されるライトイネーブル信号▲
▼が並列的に入力される。そして、フリップフロッ
プ回路22-（ｎ＋１）からプログラムパルスPGMが出力さ
れる。

上記第２のプログラムパルス発生回路12には、１個のイ
ンバータ31と２個のANDゲート回路32、33が設けられて
いる。上記インバータ31には図示しないROMライタから
出力されるチップイネーブル信号▲▼が入力され
る。上記ANDゲート回路32にはROMライタから出力される
出力イネーブル信号▲▼及びライトイネーブル信号
▲▼が並列的に入力される。上記ANDゲート回路33
には上記切換え回路14から出力される他方のモード信号
MODE2、上記インバータ31の出力信号及び上記ANDゲート
回路32の出力信号が並列的に入力される。そして、この
ANDゲート回路33からプログラムパルスPGMが出力され
る。

上記切換え回路14は、メモリの特定のピンに入力される
切換え信号Ｓのレベルを検出して２種類のモード信号MO
DE1、MODE2のいずれか一方を、“1"レベルに設定する。
例えば、切換え回路14は切換え信号Ｓが“1"レベルのと
きにはMODE1を“1"レベルに設定し、切換え信号Ｓが
“0"レベルのときにはMODE1を“1"レベルに設定する。

次に動作を説明する。いま、“1"レベルの切換え信号Ｓ
が入力された場合、切換え回路14はモード信号MODE1を
“1"レベルに設定する。このとき、第１のプログラムパ
ルス発生回路11内のフリップフロップ回路22-1〜22-nの
リセット状態が解除され、この第１のプログラムパルス
発生回路11が動作可能になる。続いて、図示しないCPU
からアドレスとデータが順次出力され、かつこれに同期
してCPUから出力されるライトイネーブル信号▲▼
が“0"レベルに下げられる。ここで、前記第２図に示す
ような順序で各条件が成立すると、ｎ個のコンパレータ
21-1〜21-nの各出力が順次“1"レベルとなり、ライトイ
ネーブル信号▲▼がｎ回“0"レベルに下げられた時
点でフリップフロップ回路22-nの出力が“1"レベルにな
る。このとき、第２図の条件の中で１つでも成立しない
とき、または成立する順序が異なるときは、その時点で
AND回路23の出力が“0"レベルに低下し、フリップフロ
ップ回路22-nの出力は“1"レベルにはならない。

上記各条件が成立し、フリップフロップ回路22-nの出力
が“1"レベルになった後はフリップフロップ回路22-
（ｎ＋１）がリセット状態が始めて解除される。この
後、図示しないCPUからメモリ回路本体10に書込み用の
アドレスとデータが出力され、かつこれに同期してライ
トイネーブル信号▲▼が“0"レベルに下げられる。
予め、インバータ24の出力は“1"レベルになっているた
め、ライトイネーブル信号▲▼の立ち上がりでフリ
ップフロップ回路22-（ｎ＋１）の出力、すなわちプロ
グラムパルスPGMが“1"レベルに立ち上がり、この後、
メモリ回路本体10でデータの書込みが行なわれる。次
に、CPUからメモリ回路本体10にダミーのアドレスとデ
ータが出力され、かつこれに同期してライトイネーブル
信号▲▼が“0"レベルに下げられる。このとき予
め、インバータ24の出力は“0"レベルになっているた
め、ライトイネーブル信号▲▼の立ち上がりでプロ
グラムパルスPGMが“0"レベルに低下し、プログラムが
終了する。なお、書き込まれたデータが正しいかどうか
を判定するベリファイ動作を行う場合には、CPUからメ
モリ回路本体10に読出し用のアドレスとデータが出力さ
れ、メモリ回路本体10に入力される。

このようにモード信号MODE1を“1"レベルに設定するこ
とによって、このメモリは組込みシステム上でのデータ
の書込み及び書換えを容易に行うことができる。しか
も、コンパレータ21の数を増やし、プログラム・イネー
ブルの状態に移行するまでのシーケンスを複雑にするこ
とにより、システム動作中に誤書込みが発生する確率を
減少させることができる。

他方、“0"レベルの切換え信号Ｓが入力された場合、切
換え回路14はモード信号MODE2を“1"レベルに設定す
る。このとき、第２のプログラムパルス発生回路12内の
ANDゲート回路33にこの“1"レベルのモード信号MODE2が
入力することにより、第２のプログラムパルス発生回路
12が動作可能になる。このとき、この第２のプログラム
パルス発生回路12には図示しないROMライタから前記第
３図に示すようなタイミングでチップイネーブル信号▲
▼、出力イネーブル信号▲▼及びライトイネー
ブル信号▲▼がそれぞれ入力される。なお、このと
き、ROMライタから出力されるライトイネーブネ信号▲
▼は“1"レベルのままにされている。従って、モー
ド信号MODE2を“1"レベルに設定することによって、こ
のメモリはメモリ単体で既存のROMライタを用いてデー
タの書込み及び書換えを行うことができる。

なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能であることはいうまでもない。例えば
上記実施例において、切換え回路14はメモリの特定のピ
ンに入力される切換え信号Ｓのレベルを検出して２種類
のモード信号MODE1、MODE2のいずれか一方を“1"レベル
に設定する場合について説明したが、これは特定のアド
レスへの特定データの書込みを検出することによって２
種類のモード信号MODE1、MODE2のレベル設定を行う場合
や、外部ピンに通常の論理レベル電圧の範囲を越えた電
圧が印加されたことを検出して２種類のモード信号MODE
1、MODE2のレベル設定を行う、外部ピンにクロック信号
が印加されたことを検出して２種類のモード信号MODE
1、MODE2のレベル設定を行う等、種々の変形が可能であ
る。

［発明の効果］以上説明したようにこの発明によれば、既存のROMライ
ターを用いてメモリ単体でデータの書込みもしくは書換
えが可能であり、かつ組込みシステム上での書換えも容
易に行うことができる不揮発性半導体メモリを提供する
ことができる。

【図面の簡単な説明】

第１図はこの発明に係る不揮発性半導体メモリの一実施
例による構成を示す回路図、第２図は上記実施例のメモ
リを説明するためのフローチャート、第３図及び第４図
はそれぞれは従来のメモリの動作を示すタイミングチャ
ート、第５図、第６図、第７図及び第８図はそれぞれ従
来のメモリを用いたシステムのブロック図、第９図は第
８図のシステムの動作を示すタイミングチャート、第10
図は従来のメモリを用いたシステムのブロック図、第11
図は上記第10図のシステムの動作を示すタイミングチャ
ート、第12図は第10図のシステムの動作を示すフローチ
ャートである。 10……メモリ回路本体、11……第１のプログラムパルス
発生回路、12……第２のプログラムパルス発生回路、13
……ORゲート回路、14……切換え回路、21-1〜21-n……
コンパレータ、22-1〜22-（ｎ＋１）……Ｄ型フリップ
フロップ回路、23-1〜23-（ｎ−１）,32,33……ANDゲー
ト回路、24,31……インバータ。

Claims

【特許請求の範囲】

【請求項１】不揮発性メモリセルを有しプログラムパル
スが供給されている期間に各メモリセルに対するデータ
の書き込みを行うメモリ回路本体と、メモリ回路本体内の特定番地のメモリセルに特定データ
の書込みが行われること、もしくは特定番地のメモリセ
ルからデータの読出しが行われること、あるいは外部ピ
ンの状態設定等複数の条件が設定され、これら複数の条
件が予め定められた順序で満足されたときのみイネーブ
ル状態にされ、上記メモリ回路本体に供給すべき第１の
プログラムパルスを発生する第１のプログラムパルス発
生手段と、データのプログラム装置から出力される制御信号に応じ
てイネーブル状態にされ、上記メモリ回路本体に供給す
べき第２のプログラムパルスを発生する第２のプログラ
ムパルス発生手段と、選択信号に基づいて上記第１及び第２のプログラムパル
ス発生手段を選択的に動作させる選択手段とを具備したことを特徴とする不揮発性半導体メモリ。