JPH07111782A - 高周波高電圧電源の制御装置 - Google Patents
高周波高電圧電源の制御装置Info
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- JPH07111782A JPH07111782A JP5274813A JP27481393A JPH07111782A JP H07111782 A JPH07111782 A JP H07111782A JP 5274813 A JP5274813 A JP 5274813A JP 27481393 A JP27481393 A JP 27481393A JP H07111782 A JPH07111782 A JP H07111782A
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Abstract
(57)【要約】
【目的】 高周波インバータのスイッチング損失をなく
すとともに、出力電力調整も広範囲に連続して精密に行
えるようにする。 【構成】 高周波高電圧電源の共振回路の共振電流を電
流検出手段で検出し、ＰＬＬ回路１５で共振電流と位相
が一致する周波数でロックして同期のとれたパルスを得
る。このパルスに対して、パルス密度変調回路１６で設
定長さのゼロ電圧出力期間を形成することで、高周波イ
ンバータのスイッチング半導体素子のためのゲート信号
のパターンを変えて出力電力調整をする。ゼロ電圧出力
期間にもＰＬＬ回路が同じ周波数を継続してロックし続
けるように、ゼロ電圧出力期間になる前の入力電圧を、
サンプルホールド回路２８等の電圧記憶手段で記憶して
おく。
すとともに、出力電力調整も広範囲に連続して精密に行
えるようにする。 【構成】 高周波高電圧電源の共振回路の共振電流を電
流検出手段で検出し、ＰＬＬ回路１５で共振電流と位相
が一致する周波数でロックして同期のとれたパルスを得
る。このパルスに対して、パルス密度変調回路１６で設
定長さのゼロ電圧出力期間を形成することで、高周波イ
ンバータのスイッチング半導体素子のためのゲート信号
のパターンを変えて出力電力調整をする。ゼロ電圧出力
期間にもＰＬＬ回路が同じ周波数を継続してロックし続
けるように、ゼロ電圧出力期間になる前の入力電圧を、
サンプルホールド回路２８等の電圧記憶手段で記憶して
おく。
Description
【０００１】
【産業上の利用分野】本発明は、コロナ放電処理装置等
に使用される高周波高電圧電源において、負荷に供給さ
れる電力を制御する制御装置に関する。
に使用される高周波高電圧電源において、負荷に供給さ
れる電力を制御する制御装置に関する。
【０００２】
【従来の技術】本出願人は、特開平１−２１８３５６号
公報に記載されているように、商用交流電源からの電力
を整流回路で整流し、その直流電力をインバータにより
スイッチングして高圧トランスで昇圧する高周波高電圧
電源において、直流電源と高圧トランスとの間にスイッ
チング半導体素子を接続し、そのスイッチング励振周波
数を変化させることによって高圧トランスからの高周波
出力電力を調整する方法を先に提案している。
公報に記載されているように、商用交流電源からの電力
を整流回路で整流し、その直流電力をインバータにより
スイッチングして高圧トランスで昇圧する高周波高電圧
電源において、直流電源と高圧トランスとの間にスイッ
チング半導体素子を接続し、そのスイッチング励振周波
数を変化させることによって高圧トランスからの高周波
出力電力を調整する方法を先に提案している。
【０００３】
【発明が解決しようとする課題】ところで、高周波高電
圧電源からの高圧を放電電極に印加してコロナ放電によ
りプラスチックフィルム等を表面処理する場合、高周波
高電圧電源のインバータから見て、高圧トランスと放電
電極と高圧配線部は直列共振回路を形成し、共振負荷と
なる。そのため、一般的な半導体素子では、共振電流と
の間で常に同期をとったそのゼロ付近でのスイッチング
動作を行わないと、スイッチング損失のため、発熱や素
子の破壊などを招くが、上記公開公報は単にスイッチン
グ励振周波数を変化させるという概括的な方法を開示し
ているだけで、このような問題点つき具体的に考慮され
ていない。また、出力電力調整についても具体性に欠
け、広範囲にわたる連続的な調整を具体的に実現できな
い。
圧電源からの高圧を放電電極に印加してコロナ放電によ
りプラスチックフィルム等を表面処理する場合、高周波
高電圧電源のインバータから見て、高圧トランスと放電
電極と高圧配線部は直列共振回路を形成し、共振負荷と
なる。そのため、一般的な半導体素子では、共振電流と
の間で常に同期をとったそのゼロ付近でのスイッチング
動作を行わないと、スイッチング損失のため、発熱や素
子の破壊などを招くが、上記公開公報は単にスイッチン
グ励振周波数を変化させるという概括的な方法を開示し
ているだけで、このような問題点つき具体的に考慮され
ていない。また、出力電力調整についても具体性に欠
け、広範囲にわたる連続的な調整を具体的に実現できな
い。
【０００４】そこで、本発明の目的は、共振電流との間
で同期をとったそのゼロ付近でのスイッチング動作を確
実に行えるようにすることでスイッチング損失をなくす
ことができるとともに、その同期動作が不連続となら
ず、しかも出力電力調整も広範囲に連続して簡単に行
え、従ってコロナ放電処理を行う場合、弱い処理から強
い処理まで広範囲にかつ精密に調整することが可能な、
高周波高電圧電源の制御装置を提供することにある。
で同期をとったそのゼロ付近でのスイッチング動作を確
実に行えるようにすることでスイッチング損失をなくす
ことができるとともに、その同期動作が不連続となら
ず、しかも出力電力調整も広範囲に連続して簡単に行
え、従ってコロナ放電処理を行う場合、弱い処理から強
い処理まで広範囲にかつ精密に調整することが可能な、
高周波高電圧電源の制御装置を提供することにある。
【０００５】
【課題を解決するための手段】このような目的を達成す
るため、本発明による制御装置は次のような手段で構成
する。 高周波高電圧電源の高周波インバータと高圧トラン
スとの間、つまり共振回路を流れる共振電流を検出する
電流検出手段。 位相比較器及び電圧制御発振器を含み、電流検出手
段の検出電流と位相が対応しかつ電圧制御発振器の入力
電圧に応じた周波数の信号を出力するＰＬＬ（Ｐｈａｓ
ｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路。 このＰＬＬ回路の出力信号を入力してこれを間引
く、つまりＨＩＧＨとＬＯＷの比率を変えるパルス密度
変調（Ｐｕｌｓｅ Ｄｅｎｓｉｔｙ Ｍｏｄｕｌａｔｉ
ｏｎ）を行うことにより、この出力信号と同期しかつ設
定した長さのゼロ電圧出力期間のあるパルスを出力する
パルス密度変調回路（以下、ＰＤＭ回路と記す。）。 このＰＤＭ回路からのパルスを入力して高周波イン
バータのスイッチング半導体素子にゲート信号を出力す
るゲート信号発生回路。 ゼロ電圧出力期間になる前の電圧制御発振器の入力
電圧を記憶し、その記憶した電圧をゼロ電圧出力期間で
も電圧制御発振器へ入力させる電圧記憶手段。
るため、本発明による制御装置は次のような手段で構成
する。 高周波高電圧電源の高周波インバータと高圧トラン
スとの間、つまり共振回路を流れる共振電流を検出する
電流検出手段。 位相比較器及び電圧制御発振器を含み、電流検出手
段の検出電流と位相が対応しかつ電圧制御発振器の入力
電圧に応じた周波数の信号を出力するＰＬＬ（Ｐｈａｓ
ｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路。 このＰＬＬ回路の出力信号を入力してこれを間引
く、つまりＨＩＧＨとＬＯＷの比率を変えるパルス密度
変調（Ｐｕｌｓｅ Ｄｅｎｓｉｔｙ Ｍｏｄｕｌａｔｉ
ｏｎ）を行うことにより、この出力信号と同期しかつ設
定した長さのゼロ電圧出力期間のあるパルスを出力する
パルス密度変調回路（以下、ＰＤＭ回路と記す。）。 このＰＤＭ回路からのパルスを入力して高周波イン
バータのスイッチング半導体素子にゲート信号を出力す
るゲート信号発生回路。 ゼロ電圧出力期間になる前の電圧制御発振器の入力
電圧を記憶し、その記憶した電圧をゼロ電圧出力期間で
も電圧制御発振器へ入力させる電圧記憶手段。
【０００６】高周波インバータのスイッチング半導体素
子としては、高速スイッチング素子である絶縁ゲート型
バイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ Ｇａｔ
ｅＢｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ。以下、ＩＧ
ＢＴと記す。）が好ましい。電圧記憶手段はサンプルホ
ールド回路で構成することができる。
子としては、高速スイッチング素子である絶縁ゲート型
バイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ Ｇａｔ
ｅＢｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ。以下、ＩＧ
ＢＴと記す。）が好ましい。電圧記憶手段はサンプルホ
ールド回路で構成することができる。
【０００７】
【作用】共振回路の共振電流を電流検出手段で検出し、
ＰＬＬ回路で共振電流と位相が一致する周波数でロック
して同期のとれたパルスを得る。このパルスをパルス変
調回路により間引いて、設定した長さのゼロ電圧出力期
間があるパルスとすることで、スイッチング半導体素子
のためのゲート信号のパターンを変えて出力電力調整を
する。ゼロ電圧出力期間を形成すると、その期間では電
流検出手段が電流を検出できなくなるが、この期間にな
る前の電圧制御発振器の入力電圧を電圧記憶手段で記憶
しておき、その記憶した電圧で電圧制御発振器の発振を
継続させるさせることで、この電圧制御発振器は同じ周
波数の信号を継続して発振することになる。従って、Ｐ
ＬＬ回路の動作は不連続にはならず、しかもゼロ電圧出
力期間でも共振回路と正確に同期のとれた安定した動作
を継続する。ＰＤＭ回路は、ＰＤＭ指令値を連続的に変
化させることにより、パルス密度を連続的に変化させる
ことができるので、出力電力を連続的に任意に調整でき
る。
ＰＬＬ回路で共振電流と位相が一致する周波数でロック
して同期のとれたパルスを得る。このパルスをパルス変
調回路により間引いて、設定した長さのゼロ電圧出力期
間があるパルスとすることで、スイッチング半導体素子
のためのゲート信号のパターンを変えて出力電力調整を
する。ゼロ電圧出力期間を形成すると、その期間では電
流検出手段が電流を検出できなくなるが、この期間にな
る前の電圧制御発振器の入力電圧を電圧記憶手段で記憶
しておき、その記憶した電圧で電圧制御発振器の発振を
継続させるさせることで、この電圧制御発振器は同じ周
波数の信号を継続して発振することになる。従って、Ｐ
ＬＬ回路の動作は不連続にはならず、しかもゼロ電圧出
力期間でも共振回路と正確に同期のとれた安定した動作
を継続する。ＰＤＭ回路は、ＰＤＭ指令値を連続的に変
化させることにより、パルス密度を連続的に変化させる
ことができるので、出力電力を連続的に任意に調整でき
る。
【０００８】
【実施例】以下、本発明の実施例を図面に基づき詳細に
説明する。高周波高電圧電源は、図１に示すように例え
ば３相２００Ｖの商用交流電源１からの交流電圧を整流
するダイオードブリッジ整流回路２と、直流リアクトル
３及びコンデンサ４からなる平滑回路５と、整流された
直流を高周波に変換する高周波インバータ６と、その高
周波電圧を昇圧する高圧トランス７とで構成され、放電
電極８に高周波高電圧を印加する。高周波インバータ６
から見て、高圧トランス７から放電電極８までの間は、
高圧トランス７の漏れインダクタンス及び漂遊容量と、
放電電極８の容量及び配線抵抗とによるＲＣＬ直列共振
回路を構成しており、外付けのリアクトル及びコンデン
サは不要となっている。
説明する。高周波高電圧電源は、図１に示すように例え
ば３相２００Ｖの商用交流電源１からの交流電圧を整流
するダイオードブリッジ整流回路２と、直流リアクトル
３及びコンデンサ４からなる平滑回路５と、整流された
直流を高周波に変換する高周波インバータ６と、その高
周波電圧を昇圧する高圧トランス７とで構成され、放電
電極８に高周波高電圧を印加する。高周波インバータ６
から見て、高圧トランス７から放電電極８までの間は、
高圧トランス７の漏れインダクタンス及び漂遊容量と、
放電電極８の容量及び配線抵抗とによるＲＣＬ直列共振
回路を構成しており、外付けのリアクトル及びコンデン
サは不要となっている。
【０００９】高周波インバータ６は、本例ではｔｗｏ−
ｉｎ−ｏｎｅタイプの絶縁ゲート型バイポーラトランジ
スタモジュールを２個使用し、４個のＩＧＢＴ９ａ・９
ｂ・９ｃ・９ｄと２個の結合コンデンサ１０とによるフ
ルブリッジ構成となっている。各ＩＧＢＴには、ターン
オン時におけるスイッチング損失を防止するための還流
ダイオード１１と、ターンオフ時におけるコレクタ・エ
ミッタ間電圧の上昇を抑制すると同時に、コレクタ電流
をバイパスさせてスイッチング損失を低減するためのス
ナバコンデンサ１２が並列接続されている。この例で
は、図３の（１）及び（２）に示すように、高周波イン
バータ６の出力電圧Ｖ0 に対して出力電流Ｉ0 が位相角
βだけ常に遅れ位相になるように、後述の如く制御す
る。
ｉｎ−ｏｎｅタイプの絶縁ゲート型バイポーラトランジ
スタモジュールを２個使用し、４個のＩＧＢＴ９ａ・９
ｂ・９ｃ・９ｄと２個の結合コンデンサ１０とによるフ
ルブリッジ構成となっている。各ＩＧＢＴには、ターン
オン時におけるスイッチング損失を防止するための還流
ダイオード１１と、ターンオフ時におけるコレクタ・エ
ミッタ間電圧の上昇を抑制すると同時に、コレクタ電流
をバイパスさせてスイッチング損失を低減するためのス
ナバコンデンサ１２が並列接続されている。この例で
は、図３の（１）及び（２）に示すように、高周波イン
バータ６の出力電圧Ｖ0 に対して出力電流Ｉ0 が位相角
βだけ常に遅れ位相になるように、後述の如く制御す
る。
【００１０】このような高周波高電圧電源において、本
発明による制御装置は、高周波インバータ６と高圧トラ
ンス７との間に流れる共振電流を電流検出器１３で検出
し、その電流を制御回路１４に入力してこの制御回路１
４から共振電流と同期するゲート信号を出力し、このゲ
ート信号によってＩＧＢＴ９ａ・９ｂ・９ｃ・９ｄをオ
ン・オフ制御するとともに、そのゲート信号となるパル
スの密度を任意に変調することにより、高周波高電圧電
源の電力制御を行うもので、図２に制御回路１４の構成
例を示す。
発明による制御装置は、高周波インバータ６と高圧トラ
ンス７との間に流れる共振電流を電流検出器１３で検出
し、その電流を制御回路１４に入力してこの制御回路１
４から共振電流と同期するゲート信号を出力し、このゲ
ート信号によってＩＧＢＴ９ａ・９ｂ・９ｃ・９ｄをオ
ン・オフ制御するとともに、そのゲート信号となるパル
スの密度を任意に変調することにより、高周波高電圧電
源の電力制御を行うもので、図２に制御回路１４の構成
例を示す。
【００１１】制御回路１４は大別してＰＬＬ回路１５と
ＰＤＭ回路１６とからなっている。本実施例におけるＰ
ＬＬ回路１５は、位相比較器１８と低域フィルタ１９と
電圧制御発振器２０とコンパレータ２１とによる基本的
な閉ループ回路構成に、更に位相比較器１８の入力側に
ゼロクロスコンパレータ１７を設け、また低域フィルタ
１９と電圧制御発振器２０との間に電圧記憶手段である
サンプルホールド回路２８を設けたものとなっている。
ゼロクロスコンパレータ１７は、電流検出器１３で検出
された共振電流を図３の（３）に示すように矩形波に変
換するためのもので、その出力は、位相比較器１８にお
いてコンパレータ２１からの図３の（４）に示す出力と
立ち上がり位相を比較される。この位相比較器１８の出
力は、低域フィルタ１９を介することにより同図の（４
−１）のような矩形波となってサンプルホールド回路２
８へ入力される。
ＰＤＭ回路１６とからなっている。本実施例におけるＰ
ＬＬ回路１５は、位相比較器１８と低域フィルタ１９と
電圧制御発振器２０とコンパレータ２１とによる基本的
な閉ループ回路構成に、更に位相比較器１８の入力側に
ゼロクロスコンパレータ１７を設け、また低域フィルタ
１９と電圧制御発振器２０との間に電圧記憶手段である
サンプルホールド回路２８を設けたものとなっている。
ゼロクロスコンパレータ１７は、電流検出器１３で検出
された共振電流を図３の（３）に示すように矩形波に変
換するためのもので、その出力は、位相比較器１８にお
いてコンパレータ２１からの図３の（４）に示す出力と
立ち上がり位相を比較される。この位相比較器１８の出
力は、低域フィルタ１９を介することにより同図の（４
−１）のような矩形波となってサンプルホールド回路２
８へ入力される。
【００１２】サンプルホールド回路２８は、公知のよう
にバッファアンプ、ホールド用コンデンサ、スイッチ及
びその駆動回路から構成され、そのスイッチが（４−
２）に示すようにオンになるたびに低域フィルタ１９の
出力電圧をサンプルしてその電圧をホールドする。電圧
制御発振器２０は、サンプルホールド回路２８からの出
力電圧を入力して、その電圧に応じた周波数の信号を発
生する。本例での電圧制御発振器２０は、図３の（５）
に示すような入力電圧に応じた周波数の三角波信号を出
力する。この三角波信号は、図示しない操作部からの位
相角指令信号とコンパレータ２１で比較され、このコン
パレータ２１から図３の（４）に示すように位相角指令
信号による位相角βだけズレたパルスが出力され、この
パルスは、上記のように位相比較器１８においてゼロク
ロスコンパレータ１７からの（３）に示す出力と位相比
較される。従って、ＰＬＬ回路１５は、コンパレータ１
７の出力とコンパレータ２１の出力の位相が一致しかつ
電圧制御発振器２０の入力電圧に応じた周波数でロック
する。
にバッファアンプ、ホールド用コンデンサ、スイッチ及
びその駆動回路から構成され、そのスイッチが（４−
２）に示すようにオンになるたびに低域フィルタ１９の
出力電圧をサンプルしてその電圧をホールドする。電圧
制御発振器２０は、サンプルホールド回路２８からの出
力電圧を入力して、その電圧に応じた周波数の信号を発
生する。本例での電圧制御発振器２０は、図３の（５）
に示すような入力電圧に応じた周波数の三角波信号を出
力する。この三角波信号は、図示しない操作部からの位
相角指令信号とコンパレータ２１で比較され、このコン
パレータ２１から図３の（４）に示すように位相角指令
信号による位相角βだけズレたパルスが出力され、この
パルスは、上記のように位相比較器１８においてゼロク
ロスコンパレータ１７からの（３）に示す出力と位相比
較される。従って、ＰＬＬ回路１５は、コンパレータ１
７の出力とコンパレータ２１の出力の位相が一致しかつ
電圧制御発振器２０の入力電圧に応じた周波数でロック
する。
【００１３】ＰＤＭ回路１６は、コンパレータ２２と論
理積回路２３とラッチ回路２４とコンパレータ２５と積
分器２６とデッドタイム回路２７とで構成されている。
コンパレータ２２は、上記電圧制御発振器２０からの三
角波信号を図３の（６）・（７）に示すように２系統の
反転したパルスに変換する。この場合、そのパルスは、
ＰＬＬ回路１５における上記のような動作からコンパレ
ータ２１の出力、すなわち共振電流Ｉ0 よりβだけ進み
位相となる。
理積回路２３とラッチ回路２４とコンパレータ２５と積
分器２６とデッドタイム回路２７とで構成されている。
コンパレータ２２は、上記電圧制御発振器２０からの三
角波信号を図３の（６）・（７）に示すように２系統の
反転したパルスに変換する。この場合、そのパルスは、
ＰＬＬ回路１５における上記のような動作からコンパレ
ータ２１の出力、すなわち共振電流Ｉ0 よりβだけ進み
位相となる。
【００１４】コンパレータ２２からの一方のパルスは、
図３の（８）に示すようにラッチ回路２４に基準信号
（クロックパルス）として入力される。このラッチ回路
２４からの図３の（９）に示す出力は、上記サンプルホ
ールド回路２８へスイッチ制御信号として入力され、こ
の（９）の出力がＨＩＧＨになるたびにサンプルホール
ド回路２８のスイッチがオンとなって低域フィルタ１９
の出力電圧をサンプルしてホールドし、（９）の出力が
ＬＯＷになっているときもこの電圧をホールドし続け
る。また、この（９）の出力は、積分器２６に図３の
（１０）に示すように入力されて積分され、図３の（１
１）に示すような波形となる。その積分出力は、操作部
からのＰＤＭ指令信号とコンパレータ２５で比較され、
このコンパレータ２５から図３の（１２）に示すように
ＨＩＧＨとＬＯＷの比率を変えたパルスが出力される。
この変調（パルス密度変調）されたパルスを再びラッチ
回路２４に入力することで、ＰＤＭループが形成され
る。そして、このループ出力をコンパレータ２２の２系
統の出力パルス（基準信号）と論理積回路２３で論理積
をとることで、共振電流との同期をとりながらゼロ電圧
出力期間を作り出す。この場合、論理積回路２３からの
Ａ・Ｂ２系統の出力は、図３の（１３）・（１４）に示
すようにＡがＨＩＧＨの後、Ｂが連続してＨＩＧＨとな
ってそれがＰＤＭ指令で設定した時間間隔で繰り返され
る。すなわち、コンパレータ２２の２系統の出力パルス
のＨＩＧＨ部分を、ラッチ回路２４の出力がＬＯＷの期
間分だけ間引きするもので、その間引き数はＰＤＭ指令
により任意に調整できる。図３はパルスを６個につき５
個ずつ間引いた場合、図４は３個につき１個ずつ間引い
た場合を示す。
図３の（８）に示すようにラッチ回路２４に基準信号
（クロックパルス）として入力される。このラッチ回路
２４からの図３の（９）に示す出力は、上記サンプルホ
ールド回路２８へスイッチ制御信号として入力され、こ
の（９）の出力がＨＩＧＨになるたびにサンプルホール
ド回路２８のスイッチがオンとなって低域フィルタ１９
の出力電圧をサンプルしてホールドし、（９）の出力が
ＬＯＷになっているときもこの電圧をホールドし続け
る。また、この（９）の出力は、積分器２６に図３の
（１０）に示すように入力されて積分され、図３の（１
１）に示すような波形となる。その積分出力は、操作部
からのＰＤＭ指令信号とコンパレータ２５で比較され、
このコンパレータ２５から図３の（１２）に示すように
ＨＩＧＨとＬＯＷの比率を変えたパルスが出力される。
この変調（パルス密度変調）されたパルスを再びラッチ
回路２４に入力することで、ＰＤＭループが形成され
る。そして、このループ出力をコンパレータ２２の２系
統の出力パルス（基準信号）と論理積回路２３で論理積
をとることで、共振電流との同期をとりながらゼロ電圧
出力期間を作り出す。この場合、論理積回路２３からの
Ａ・Ｂ２系統の出力は、図３の（１３）・（１４）に示
すようにＡがＨＩＧＨの後、Ｂが連続してＨＩＧＨとな
ってそれがＰＤＭ指令で設定した時間間隔で繰り返され
る。すなわち、コンパレータ２２の２系統の出力パルス
のＨＩＧＨ部分を、ラッチ回路２４の出力がＬＯＷの期
間分だけ間引きするもので、その間引き数はＰＤＭ指令
により任意に調整できる。図３はパルスを６個につき５
個ずつ間引いた場合、図４は３個につき１個ずつ間引い
た場合を示す。
【００１５】論理積回路２３からのＡ・Ｂ２系統の出力
は、ＩＧＢＴ９ａ・９ｂ・９ｃ・９ｄをオン・オフさせ
るゲート信号発生回路でもあるデッドタイム回路２７に
入力され、このデッドタイム回路２７から図３の（１
５）・（１６）・（１７）・（１８）に示すように一定
のデッドタイムｄだけ遅延した４系統のゲート信号とし
て出力される。そして、同図の（１５）の出力は図１中
のＩＧＢＴ９ａに、（１６）の出力はＩＧＢＴ９ｂに、
（１７）の出力はＩＧＢＴ９ｃに、（１８）の出力はＩ
ＧＢＴ９ｄにそれぞれゲート信号として入力される。す
なわち、ＩＧＢＴ９ａのためのゲートパルスＪ同じパル
スをＩＧＢＴ９ｄに、ＩＧＢＴ９ｃのためのゲートパル
スと同じパルスをＩＧＢＴ９ｂにそれぞれゲートパルス
として入力し、ＩＧＢＴ９ａ・９ｄがオンの後、必ずＩ
ＧＢＴ９ｃ・９ｂがオンになるようにする。ゼロ電圧出
力期間では、全部のＩＧＢＴ９ａ・９ｂ・９ｃ・９ｄが
必ずオフになるようにする。
は、ＩＧＢＴ９ａ・９ｂ・９ｃ・９ｄをオン・オフさせ
るゲート信号発生回路でもあるデッドタイム回路２７に
入力され、このデッドタイム回路２７から図３の（１
５）・（１６）・（１７）・（１８）に示すように一定
のデッドタイムｄだけ遅延した４系統のゲート信号とし
て出力される。そして、同図の（１５）の出力は図１中
のＩＧＢＴ９ａに、（１６）の出力はＩＧＢＴ９ｂに、
（１７）の出力はＩＧＢＴ９ｃに、（１８）の出力はＩ
ＧＢＴ９ｄにそれぞれゲート信号として入力される。す
なわち、ＩＧＢＴ９ａのためのゲートパルスＪ同じパル
スをＩＧＢＴ９ｄに、ＩＧＢＴ９ｃのためのゲートパル
スと同じパルスをＩＧＢＴ９ｂにそれぞれゲートパルス
として入力し、ＩＧＢＴ９ａ・９ｄがオンの後、必ずＩ
ＧＢＴ９ｃ・９ｂがオンになるようにする。ゼロ電圧出
力期間では、全部のＩＧＢＴ９ａ・９ｂ・９ｃ・９ｄが
必ずオフになるようにする。
【００１６】このようにゼロ電圧出力期間になる前に、
上記のようにＰＬＬ回路１５においてサンプルホールド
回路２８により入力電圧をホールドしておくことによ
り、電圧制御発振器２８は同じ周波数の信号を継続して
発生する。従って、ＰＬＬ回路１５は動作が不連続とな
らず、しかもゼロ電圧出力期間でも共振回路と正確に同
期がとれた安定した動作を継続できる。また、ＰＤＭ回
路１８は、ＰＤＭ指令値を連続的に変化させることがで
きるため、パルス密度も連続に変化し、ゼロ電圧出力期
間を任意に調整できる。放電電力は電圧の２乗に比例す
るため、ＰＤＭが０の状態、すなわちゼロ電圧出力期間
のない高周波高電圧電源では、任意の低レベルの微妙な
電力の調整は不可能であるが、本制御装置を備えた高周
波高電圧電源によると、放電電力を１００％から１％弱
まで連続的に任意に調整できる。
上記のようにＰＬＬ回路１５においてサンプルホールド
回路２８により入力電圧をホールドしておくことによ
り、電圧制御発振器２８は同じ周波数の信号を継続して
発生する。従って、ＰＬＬ回路１５は動作が不連続とな
らず、しかもゼロ電圧出力期間でも共振回路と正確に同
期がとれた安定した動作を継続できる。また、ＰＤＭ回
路１８は、ＰＤＭ指令値を連続的に変化させることがで
きるため、パルス密度も連続に変化し、ゼロ電圧出力期
間を任意に調整できる。放電電力は電圧の２乗に比例す
るため、ＰＤＭが０の状態、すなわちゼロ電圧出力期間
のない高周波高電圧電源では、任意の低レベルの微妙な
電力の調整は不可能であるが、本制御装置を備えた高周
波高電圧電源によると、放電電力を１００％から１％弱
まで連続的に任意に調整できる。
【００１７】上記のような構成に基づいて試作装置を製
作し、試験を行った。使用したＩＧＢＴモジュールの最
大定格は、コレクタ・エミッタ間電圧５００Ｖ、コレク
タ電流５０Ａで、それによる高周波インバータ６の定常
周波数は３０ＫＨｚ、電力５ＫＷである。また、デッド
タイム回路２７におけるデッドタイムｄは１．５μｓｅ
ｃ、高圧トランス７の巻数比は３０：６００である。図
５及び図６に実験結果を示す。
作し、試験を行った。使用したＩＧＢＴモジュールの最
大定格は、コレクタ・エミッタ間電圧５００Ｖ、コレク
タ電流５０Ａで、それによる高周波インバータ６の定常
周波数は３０ＫＨｚ、電力５ＫＷである。また、デッド
タイム回路２７におけるデッドタイムｄは１．５μｓｅ
ｃ、高圧トランス７の巻数比は３０：６００である。図
５及び図６に実験結果を示す。
【００１８】図５は、図１における高周波インバータ６
の直流入力が、電圧２００Ｖ、電流９．６Ａ、電力１９
２０Ｗで、図２のＰＤＭ回路１６によるパルス比が８／
９、つまりパルス８個につき１個を間引いたときの、高
圧トランス７の二次側の電圧波形と電流波形を示す。ま
た、図６は、周波インバータ６の直流入力が、電圧２０
０Ｖ、電流４．５Ａ、電力９００Ｗで、ＰＤＭ回路１６
によるパルス比が２／３、つまりパルス２個につき１個
を間引いたときの、高圧トランス７の二次側の電圧波形
と電流波形を示す。
の直流入力が、電圧２００Ｖ、電流９．６Ａ、電力１９
２０Ｗで、図２のＰＤＭ回路１６によるパルス比が８／
９、つまりパルス８個につき１個を間引いたときの、高
圧トランス７の二次側の電圧波形と電流波形を示す。ま
た、図６は、周波インバータ６の直流入力が、電圧２０
０Ｖ、電流４．５Ａ、電力９００Ｗで、ＰＤＭ回路１６
によるパルス比が２／３、つまりパルス２個につき１個
を間引いたときの、高圧トランス７の二次側の電圧波形
と電流波形を示す。
【００１９】図１に示した実施例では、高周波インバー
タ６を４個のＩＧＢＴによるフルブリッジ構成とした
が、図７に示すように２個のＩＧＢＴ９ａ・９ｂによる
ハーフブリッジ構成とし、コンデンサ２８を介して高圧
トランス７と接続してもよい。高周波インバータ６をＩ
ＧＢＴで構成すると、高速動作の確実なインバータとす
ることができるが、ＦＥＴで構成してもよく、また要求
される周波数がそれほど高周波でない場合には、その他
の一般的なスイッチング半導体素子であっても構わな
い。
タ６を４個のＩＧＢＴによるフルブリッジ構成とした
が、図７に示すように２個のＩＧＢＴ９ａ・９ｂによる
ハーフブリッジ構成とし、コンデンサ２８を介して高圧
トランス７と接続してもよい。高周波インバータ６をＩ
ＧＢＴで構成すると、高速動作の確実なインバータとす
ることができるが、ＦＥＴで構成してもよく、また要求
される周波数がそれほど高周波でない場合には、その他
の一般的なスイッチング半導体素子であっても構わな
い。
【００２０】また、上記実施例では、ＰＬＬ回路１５に
おいて、ゼロ電圧出力期間になる前の入力電圧を記憶す
る電圧記憶手段として、アナログ的な記憶をするサンプ
ルホールド回路を使用したが、コンピユータの制御によ
りデジタル的に記憶するメモリを使用することも可能で
ある。更に、ＰＤＭ回路１６も、上記のようなアナログ
回路構成に代えてデジタル回路構成にすることもでき
る。この場合は、ＰＬＬ回路１５からの信号をカウンタ
でデジタルデータに変換した後、予め種々のパルスパタ
ーンを記憶させてあるメモリから任意のパターンのパル
スを、カウンタからのデータに従い読み出す。そして、
その読み出したパルスを、ＰＬＬ回路からのパルスと同
期させて高周波インバータのためのゲート信号を得る。
おいて、ゼロ電圧出力期間になる前の入力電圧を記憶す
る電圧記憶手段として、アナログ的な記憶をするサンプ
ルホールド回路を使用したが、コンピユータの制御によ
りデジタル的に記憶するメモリを使用することも可能で
ある。更に、ＰＤＭ回路１６も、上記のようなアナログ
回路構成に代えてデジタル回路構成にすることもでき
る。この場合は、ＰＬＬ回路１５からの信号をカウンタ
でデジタルデータに変換した後、予め種々のパルスパタ
ーンを記憶させてあるメモリから任意のパターンのパル
スを、カウンタからのデータに従い読み出す。そして、
その読み出したパルスを、ＰＬＬ回路からのパルスと同
期させて高周波インバータのためのゲート信号を得る。
【００２１】
【発明の効果】以上述べたように本発明によれば、共振
回路の共振電流を電流検出器で検出し、ＰＬＬ回路で共
振電流と位相が一致する周波数でロックして同期をと
り、その同期をとったパルスで高周波インバータのスイ
ッチング半導体素子をオン・オフ制御するため、スイッ
チング損失を低減できる。また、ＰＬＬ回路のパルスに
対して設定長さのゼロ電圧出力期間を形成することで、
スイッチング半導体素子のためのゲート信号のパターン
を変えて出力電力調整をするが、この期間になる前の入
力電圧を電圧記憶手段で記憶しておき、その記憶した電
圧で電圧制御発振器を継続して発振させるので、この電
圧制御発振器は同じ周波数の信号を継続して発振する。
従って、ＰＬＬ回路の動作は不連続にはならず、しかも
ゼロ電圧出力期間でも共振回路と正確に同期のとれた安
定した動作を継続させることができる。
回路の共振電流を電流検出器で検出し、ＰＬＬ回路で共
振電流と位相が一致する周波数でロックして同期をと
り、その同期をとったパルスで高周波インバータのスイ
ッチング半導体素子をオン・オフ制御するため、スイッ
チング損失を低減できる。また、ＰＬＬ回路のパルスに
対して設定長さのゼロ電圧出力期間を形成することで、
スイッチング半導体素子のためのゲート信号のパターン
を変えて出力電力調整をするが、この期間になる前の入
力電圧を電圧記憶手段で記憶しておき、その記憶した電
圧で電圧制御発振器を継続して発振させるので、この電
圧制御発振器は同じ周波数の信号を継続して発振する。
従って、ＰＬＬ回路の動作は不連続にはならず、しかも
ゼロ電圧出力期間でも共振回路と正確に同期のとれた安
定した動作を継続させることができる。
【００２２】また、ＰＤＭ回路は、ＰＤＭ指令値を連続
的に変化させることにより、パルス密度を連続的に細か
く変化させることができるので、出力電力を、最大出力
時の１００％から１％以下まで広範囲に連続的に任意に
調整できる。従って、コロナ放電処理を行う場合、弱い
処理から強い処理まで広範囲にかつ精密に調整すること
が可能となる。
的に変化させることにより、パルス密度を連続的に細か
く変化させることができるので、出力電力を、最大出力
時の１００％から１％以下まで広範囲に連続的に任意に
調整できる。従って、コロナ放電処理を行う場合、弱い
処理から強い処理まで広範囲にかつ精密に調整すること
が可能となる。
【００２３】請求項２によれば、高周波インバータを高
速動作の確実なインバータにできるため、安定した高周
波出力が取り出せる。また、請求項３によれば、ＰＬＬ
回路において、その電圧制御発振器の入力電圧を記憶す
る電圧記憶手段を、既製のサンプルホールド回路により
簡単かつ安価に構成できる。
速動作の確実なインバータにできるため、安定した高周
波出力が取り出せる。また、請求項３によれば、ＰＬＬ
回路において、その電圧制御発振器の入力電圧を記憶す
る電圧記憶手段を、既製のサンプルホールド回路により
簡単かつ安価に構成できる。
【図１】高周波高電圧電源の一例の電気回路図である。
【図２】同高周波高電圧電源を制御する本発明による制
御装置の一例のブロック図である。
御装置の一例のブロック図である。
【図３】同制御装置の動作タイミングチャートである。
【図４】図３の場合とはパルス間引き条件を変えたとき
の動作タイミングチャートである。
の動作タイミングチャートである。
【図５】同制御装置の試作装置による実験結果で、高圧
トランスの二次側の電圧と電流の波形図である。
トランスの二次側の電圧と電流の波形図である。
【図６】図５の場合とは条件を変えたときの、高圧トラ
ンスの二次側の電圧と電流の波形図である。
ンスの二次側の電圧と電流の波形図である。
【図７】高周波インバータをＩＧＢＴ２個によるハーフ
ブリッジ構成とした高周波高電圧電源の電気回路図であ
る。
ブリッジ構成とした高周波高電圧電源の電気回路図であ
る。
１ 商用交流電源 ２ 平滑回路 ６ 高周波インバータ ７ 高圧トランス ８ 放電電極 ９ａ・９ｂ・９ｃ・９ｄ 絶縁ゲート型バイポーラト
ランジスタ １３ 電流検出器 １４ 制御回路 １５ ＰＬＬ回路 １６ パルス密度変調回路（ＰＤＭ回路） ２７ デッドタイム回路（ゲート信号発生回路） ２８ サンプルホールド回路（電圧記憶手段）
ランジスタ １３ 電流検出器 １４ 制御回路 １５ ＰＬＬ回路 １６ パルス密度変調回路（ＰＤＭ回路） ２７ デッドタイム回路（ゲート信号発生回路） ２８ サンプルホールド回路（電圧記憶手段）
Claims (3)
- 【請求項１】商用交流電源からの交流電圧を整流回路で
直流に整流し、スイッチング半導体素子をブリッジ接続
した高周波インバータで高周波に変換した後、高圧トラ
ンスで昇圧し、高圧トランスから負荷までの間が高周波
インバータに対して共振回路を形成する高周波高電圧電
源において、前記高周波インバータと前記高圧トランス
との間を流れる電流を検出する電流検出手段と、位相比
較器及び電圧制御発振器を含み、前記電流検出手段の検
出電流と位相が対応しかつ電圧制御発振器の入力電圧に
応じた周波数の信号を出力するＰＬＬ回路と、このＰＬ
Ｌ回路の出力信号を入力してこれを間引くことにより、
これと同期しかつ設定した長さのゼロ電圧出力期間のあ
るパルスを出力するパルス密度変調回路と、このパルス
密度変調回路からのパルスを入力して前記高周波インバ
ータのスイッチング半導体素子にゲート信号を出力する
ゲート信号発生回路と、前記ゼロ電圧出力期間になる前
の前記電圧制御発振器の入力電圧を記憶し、その記憶し
た電圧をゼロ電圧出力期間でも電圧制御発振器へ入力さ
せる電圧記憶手段とを備えたことを特徴とする高周波高
電圧電源の制御装置。 - 【請求項２】前記スイッチング半導体素子が絶縁ゲート
型バイポーラトランジスタである請求項１に記載の高周
波高電圧電源の制御装置。 - 【請求項３】前記電圧記憶手段がサンプルホールド回路
である請求項１に記載の高周波高電圧電源の制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5274813A JP2678266B2 (ja) | 1993-10-07 | 1993-10-07 | 高周波高電圧電源の制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5274813A JP2678266B2 (ja) | 1993-10-07 | 1993-10-07 | 高周波高電圧電源の制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07111782A true JPH07111782A (ja) | 1995-04-25 |
| JP2678266B2 JP2678266B2 (ja) | 1997-11-17 |
Family
ID=17546927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5274813A Expired - Fee Related JP2678266B2 (ja) | 1993-10-07 | 1993-10-07 | 高周波高電圧電源の制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2678266B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003098790A1 (en) * | 2002-05-15 | 2003-11-27 | Philips Intellectual Property & Standards Gmbh | Circuit arrangement for a resonant converter and method of operating said converter |
| US8379412B2 (en) | 2010-08-16 | 2013-02-19 | Empire Technology Development Llc | Converter and converter control method |
| JP2013521754A (ja) * | 2010-03-01 | 2013-06-10 | ナショナル セミコンダクター コーポレーション | ワイヤレス電力伝送用途及び他の用途のためのスリークォータブリッジ電力コンバータ |
| KR20170126977A (ko) * | 2015-03-04 | 2017-11-20 | 와이테크 게엠베하 | 유도 전류 전송 방법 |
-
1993
- 1993-10-07 JP JP5274813A patent/JP2678266B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003098790A1 (en) * | 2002-05-15 | 2003-11-27 | Philips Intellectual Property & Standards Gmbh | Circuit arrangement for a resonant converter and method of operating said converter |
| JP2013521754A (ja) * | 2010-03-01 | 2013-06-10 | ナショナル セミコンダクター コーポレーション | ワイヤレス電力伝送用途及び他の用途のためのスリークォータブリッジ電力コンバータ |
| US8379412B2 (en) | 2010-08-16 | 2013-02-19 | Empire Technology Development Llc | Converter and converter control method |
| KR20170126977A (ko) * | 2015-03-04 | 2017-11-20 | 와이테크 게엠베하 | 유도 전류 전송 방법 |
| JP2018507677A (ja) * | 2015-03-04 | 2018-03-15 | ワイテック ゲゼルシャフト ミット ベシュレンクテル ハフツングＷｉＴｅｃｈ ＧｍｂＨ | 誘導電流伝送方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2678266B2 (ja) | 1997-11-17 |
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