JPH07111294A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPH07111294A JPH07111294A JP5277885A JP27788593A JPH07111294A JP H07111294 A JPH07111294 A JP H07111294A JP 5277885 A JP5277885 A JP 5277885A JP 27788593 A JP27788593 A JP 27788593A JP H07111294 A JPH07111294 A JP H07111294A
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- JP
- Japan
- Prior art keywords
- insulating film
- polysilicon
- region
- gate insulating
- gate
- Prior art date
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【目的】 本発明は、ソース拡散層領域及び制御ゲート
電極をエッチングせずにセルフアラインソースを形成
し、ワード線抵抗のバラツキ及び消去バラツキの低減を
目的とする。 【構成】 セルフアラインソースの形成方法において第
２ポリシリコン（７）上に、膜厚の厚い第３ゲート絶縁
膜（８）を備えることにより、素子分離絶縁膜（２）を
通して、不純物（１１）の導入を行い自己整合的にソー
ス領域（９）を形成するため、ソース領域（９）の素子
分離絶縁膜（２）をエッチング除去することはなく、ソ
ース領域（９）及び第２ポリシリコン（７）の一部がエ
ッチングされることはないので、ワード線抵抗のバラツ
キ及び消去バラツキの低減に効果がある。
電極をエッチングせずにセルフアラインソースを形成
し、ワード線抵抗のバラツキ及び消去バラツキの低減を
目的とする。 【構成】 セルフアラインソースの形成方法において第
２ポリシリコン（７）上に、膜厚の厚い第３ゲート絶縁
膜（８）を備えることにより、素子分離絶縁膜（２）を
通して、不純物（１１）の導入を行い自己整合的にソー
ス領域（９）を形成するため、ソース領域（９）の素子
分離絶縁膜（２）をエッチング除去することはなく、ソ
ース領域（９）及び第２ポリシリコン（７）の一部がエ
ッチングされることはないので、ワード線抵抗のバラツ
キ及び消去バラツキの低減に効果がある。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置の製造
方法に関し、特に電気的に書込み・消去が可能な、浮遊
ゲート電極型不揮発性半導体記憶装置の製造方法に関す
る。
方法に関し、特に電気的に書込み・消去が可能な、浮遊
ゲート電極型不揮発性半導体記憶装置の製造方法に関す
る。
【０００２】
【従来の技術】半導体記憶装置において、メモリ機能の
単位を構成する各メモリセルの微細化は、チップ面積の
縮小化に効果的である。このメモリセルの微細化への試
みの一つとして、半導体基板内に拡散によって形成され
た配線層をはさむゲートの間隔を出来るだけ、小さくす
ることが考えられる。このメモリセルの微細化におい
て、セルフアラインソース技術は、有望な手段の一つで
ある。
単位を構成する各メモリセルの微細化は、チップ面積の
縮小化に効果的である。このメモリセルの微細化への試
みの一つとして、半導体基板内に拡散によって形成され
た配線層をはさむゲートの間隔を出来るだけ、小さくす
ることが考えられる。このメモリセルの微細化におい
て、セルフアラインソース技術は、有望な手段の一つで
ある。
【０００３】図３（ａ）〜（ｄ）及び図４（ｅ）〜
（ｇ）は、セルフアラインソース技術を用いた不揮発性
半導体記憶装置の製造工程図である。まず、Ｐ型半導体
基板（１）上に、互いに離間して並列に延在する帯状の
厚い素子分離絶縁膜（２）から成る素子分離領域を形成
し、素子分離領域以外の半導体基板（１）表面の素子領
域（３）に熱酸化法により、第１ゲート絶縁膜（４）を
５０〜１５０Å程度形成し、続いて不純物、例えば燐を
含有した第１ポリシリコン（５）を１０００〜３０００
Å程度形成してパターニングし（図３（ａ））、熱酸化
法又は化学気相成長法により、第２ゲート絶縁膜（６）
を１００〜３００Å程度形成し、不純物例えば燐を含有
した第２ポリシリコン（７）を形成する（図３
（ｂ））。
（ｇ）は、セルフアラインソース技術を用いた不揮発性
半導体記憶装置の製造工程図である。まず、Ｐ型半導体
基板（１）上に、互いに離間して並列に延在する帯状の
厚い素子分離絶縁膜（２）から成る素子分離領域を形成
し、素子分離領域以外の半導体基板（１）表面の素子領
域（３）に熱酸化法により、第１ゲート絶縁膜（４）を
５０〜１５０Å程度形成し、続いて不純物、例えば燐を
含有した第１ポリシリコン（５）を１０００〜３０００
Å程度形成してパターニングし（図３（ａ））、熱酸化
法又は化学気相成長法により、第２ゲート絶縁膜（６）
を１００〜３００Å程度形成し、不純物例えば燐を含有
した第２ポリシリコン（７）を形成する（図３
（ｂ））。
【０００４】続いて、第２ポリシリコン（７）をパター
ニングし、第２ポリシリコン（７）に整合させて、第２
ゲート絶縁膜（６）及び第１ポリシリコン（５）をパタ
ーニングして、制御ゲート及び浮遊ゲート電極を形成す
る（図３（ｃ））。続いて、ソース領域（９）の素子分
離絶縁膜（２）を除去するためのフォトレジスト（１
０）を形成し、素子分離絶縁膜（２）をエッチング除去
する（図３（ｄ））。続いて、ソース領域（９）となる
べき半導体基板表面部と反対導電型の不純物（１１）を
導入することによって、自己整合的にソース領域（９）
を形成する（図４（ｅ））。続いて、ドレイン領域、層
間絶縁膜（１２）、アルミ配線（１３）、カバー絶縁膜
（１４）を形成する（図４（ｆ））。このような従来技
術は、例えば、特公昭６３−４１２２４号公報に提案さ
れているところである。
ニングし、第２ポリシリコン（７）に整合させて、第２
ゲート絶縁膜（６）及び第１ポリシリコン（５）をパタ
ーニングして、制御ゲート及び浮遊ゲート電極を形成す
る（図３（ｃ））。続いて、ソース領域（９）の素子分
離絶縁膜（２）を除去するためのフォトレジスト（１
０）を形成し、素子分離絶縁膜（２）をエッチング除去
する（図３（ｄ））。続いて、ソース領域（９）となる
べき半導体基板表面部と反対導電型の不純物（１１）を
導入することによって、自己整合的にソース領域（９）
を形成する（図４（ｅ））。続いて、ドレイン領域、層
間絶縁膜（１２）、アルミ配線（１３）、カバー絶縁膜
（１４）を形成する（図４（ｆ））。このような従来技
術は、例えば、特公昭６３−４１２２４号公報に提案さ
れているところである。
【０００５】
【発明が解決するための課題】この従来例においては、
制御ゲート及び浮遊ゲート形成後、ソース領域（９）の
み、素子分離絶縁膜（２）を除去するため、フォトレジ
スト（１０）を用いているが、パターン寸法精度の配慮
が必要なために、ゲートの一部もエッチングされ（図３
（ｄ））、ワード線抵抗のバラツキが起こり問題とな
る。また、このソース領域（９）には、膜厚の厚い素子
分離絶縁膜（２）のほかに、絶縁膜厚の薄い素子領域
（３）も存在するために、膜厚の厚い素子分離絶縁膜
（２）を完全にエッチング除去すると、膜厚の薄い素子
領域（３）のオーバーエッチングが大きく、基板までエ
ッチングされ、消去バラツキが起こり問題となってい
る。
制御ゲート及び浮遊ゲート形成後、ソース領域（９）の
み、素子分離絶縁膜（２）を除去するため、フォトレジ
スト（１０）を用いているが、パターン寸法精度の配慮
が必要なために、ゲートの一部もエッチングされ（図３
（ｄ））、ワード線抵抗のバラツキが起こり問題とな
る。また、このソース領域（９）には、膜厚の厚い素子
分離絶縁膜（２）のほかに、絶縁膜厚の薄い素子領域
（３）も存在するために、膜厚の厚い素子分離絶縁膜
（２）を完全にエッチング除去すると、膜厚の薄い素子
領域（３）のオーバーエッチングが大きく、基板までエ
ッチングされ、消去バラツキが起こり問題となってい
る。
【０００６】
【課題を解決するための手段】本発明の半導体記憶装置
の製造方法は、第１導電型半導体基板表面の所定の領域
に、互いに離間して並行に延在する帯状の膜厚の厚い素
子分離領域を形成する工程と、該素子分離領域以外の前
記半導体基板表面の素子領域に、第１ゲート絶縁膜を形
成する工程と、該第１ゲート絶縁膜上に第１ポリシリコ
ンを形成する工程と、該第１ポリシリコン表面に、第２
ゲート絶縁膜を形成・パターニングする工程と酸化を行
う工程と、全面に第２ポリシリコンを形成する工程と、
該第２ポリシリコンの表面に、第３ゲート絶縁膜を形成
・パターニングし、該第３ゲート絶縁膜の外部に延在す
る前記第２ゲートポリシリコン及び前記第２ゲート絶縁
膜及び前記第１ポリシリコンを前記第３ゲート絶縁膜に
整合させてエッチング除去し、制御ゲート及び浮遊ゲー
ト電極を形成する工程と、該半導体基板表面のソース領
域となるべきところ限り、素子分離絶縁膜を通して、反
対導電型の不純物を導入することによって、自己整合的
にソース領域を形成する工程を有しているもので、制御
ゲート電極上に厚い絶縁膜を備えているものである。
の製造方法は、第１導電型半導体基板表面の所定の領域
に、互いに離間して並行に延在する帯状の膜厚の厚い素
子分離領域を形成する工程と、該素子分離領域以外の前
記半導体基板表面の素子領域に、第１ゲート絶縁膜を形
成する工程と、該第１ゲート絶縁膜上に第１ポリシリコ
ンを形成する工程と、該第１ポリシリコン表面に、第２
ゲート絶縁膜を形成・パターニングする工程と酸化を行
う工程と、全面に第２ポリシリコンを形成する工程と、
該第２ポリシリコンの表面に、第３ゲート絶縁膜を形成
・パターニングし、該第３ゲート絶縁膜の外部に延在す
る前記第２ゲートポリシリコン及び前記第２ゲート絶縁
膜及び前記第１ポリシリコンを前記第３ゲート絶縁膜に
整合させてエッチング除去し、制御ゲート及び浮遊ゲー
ト電極を形成する工程と、該半導体基板表面のソース領
域となるべきところ限り、素子分離絶縁膜を通して、反
対導電型の不純物を導入することによって、自己整合的
にソース領域を形成する工程を有しているもので、制御
ゲート電極上に厚い絶縁膜を備えているものである。
【０００７】
【作用】本発明においては、ソース領域となるべき部分
の素子分離絶縁膜をエッチング除去することなく、素子
分離絶縁膜を通して、自己整合的に不純物の導入を行
い、ソース領域を形成するために、制御ゲートの一部及
び素子領域の基板は、エッチングされないので、ワード
線抵抗のバラツキ及び消去バラツキの問題は起きないも
のである。
の素子分離絶縁膜をエッチング除去することなく、素子
分離絶縁膜を通して、自己整合的に不純物の導入を行
い、ソース領域を形成するために、制御ゲートの一部及
び素子領域の基板は、エッチングされないので、ワード
線抵抗のバラツキ及び消去バラツキの問題は起きないも
のである。
【０００８】
【実施例】次に、本発明の実施例について、図面を参照
して説明する。 ［実施例１］図１及び図２は、本発明の一実施例を示し
たもので、図１は製造工程（ａ）〜（ｄ）の断面図、及
び図２はそれに続く製造工程（ｅ）（ｆ）の断面図であ
り、図２の（ｇ）は図１（ｃ）の平面図を示したもので
ある。また、図中のＡーＡ´及びＢーＢ´は図２（ｇ）
に示した断面である。
して説明する。 ［実施例１］図１及び図２は、本発明の一実施例を示し
たもので、図１は製造工程（ａ）〜（ｄ）の断面図、及
び図２はそれに続く製造工程（ｅ）（ｆ）の断面図であ
り、図２の（ｇ）は図１（ｃ）の平面図を示したもので
ある。また、図中のＡーＡ´及びＢーＢ´は図２（ｇ）
に示した断面である。
【０００９】まず、Ｐ型半導体基板（１）上に、互いに
離間して並行に延在する帯状の例えば１０００Å〜６０
００Åの厚い素子分離絶縁膜（２）からなる素子分離領
域を形成し、素子分離領域以外の半導体基板（１）表面
の素子領域（３）に、熱酸化法により、第１ゲート絶縁
膜（４）を５０〜１５０Å程度形成し、続いて不純物例
えば燐を含有した第１ポリシリコン（５）を１０００〜
３０００Å程度形成して、パターニングし（図１
（ａ））、熱酸化法又は、化学気相成長法により、第２
ゲート絶縁膜（６）を１００〜３００Å程度形成し、不
純物例えば燐を含有した第２ポリシリコン（７）を形成
し、化学気相成長法により、例えば１０００Å〜６００
０Åの第３ゲート絶縁膜（８）を形成する（図１
（ｂ））。
離間して並行に延在する帯状の例えば１０００Å〜６０
００Åの厚い素子分離絶縁膜（２）からなる素子分離領
域を形成し、素子分離領域以外の半導体基板（１）表面
の素子領域（３）に、熱酸化法により、第１ゲート絶縁
膜（４）を５０〜１５０Å程度形成し、続いて不純物例
えば燐を含有した第１ポリシリコン（５）を１０００〜
３０００Å程度形成して、パターニングし（図１
（ａ））、熱酸化法又は、化学気相成長法により、第２
ゲート絶縁膜（６）を１００〜３００Å程度形成し、不
純物例えば燐を含有した第２ポリシリコン（７）を形成
し、化学気相成長法により、例えば１０００Å〜６００
０Åの第３ゲート絶縁膜（８）を形成する（図１
（ｂ））。
【００１０】続いて、第３ゲート絶縁膜（８）をパター
ニングし、第３ゲート絶縁膜（８）に整合させて、第２
ポリシリコン（７）及び第２ゲート絶縁膜（６）及び第
１ポリシリコン（５）をパターニングして制御ゲート及
び浮遊ゲート電極を形成する（図１（ｃ））。続いて、
半導体基板（１）表面のソース領域となるべき領域にの
み、フォトレジスト（１０）を用いて（図１（ｄ））、
素子分離絶縁膜（２）を通して、反対導電型の不純物
（１１）を導入し、自己整合的にソース領域（９）を形
成する（図２（ｅ））。
ニングし、第３ゲート絶縁膜（８）に整合させて、第２
ポリシリコン（７）及び第２ゲート絶縁膜（６）及び第
１ポリシリコン（５）をパターニングして制御ゲート及
び浮遊ゲート電極を形成する（図１（ｃ））。続いて、
半導体基板（１）表面のソース領域となるべき領域にの
み、フォトレジスト（１０）を用いて（図１（ｄ））、
素子分離絶縁膜（２）を通して、反対導電型の不純物
（１１）を導入し、自己整合的にソース領域（９）を形
成する（図２（ｅ））。
【００１１】続いて、ドレイン領域、層間絶縁膜（１
２）、アルミ配線（１３）、カバー絶縁膜（１４）を形
成する（図２（ｆ））。以上のように、形成されたメモ
リセルでは、図２（ｅ）に示すように、ソース領域
（９）の素子分離絶縁膜（２）をエッチング除去せず
に、ソース領域（９）を形成するため、制御ゲート電極
となる第２ポリシリコン（７）及びソース領域（９）の
基板はエッチングされないので、ワード線抵抗のバラツ
キ及び消去バラツキの問題が起きないという特徴をもっ
ている。
２）、アルミ配線（１３）、カバー絶縁膜（１４）を形
成する（図２（ｆ））。以上のように、形成されたメモ
リセルでは、図２（ｅ）に示すように、ソース領域
（９）の素子分離絶縁膜（２）をエッチング除去せず
に、ソース領域（９）を形成するため、制御ゲート電極
となる第２ポリシリコン（７）及びソース領域（９）の
基板はエッチングされないので、ワード線抵抗のバラツ
キ及び消去バラツキの問題が起きないという特徴をもっ
ている。
【００１２】［実施例２］図５は本発明の第２実施例の
工程（ａ）〜（ｄ）断面図並びに、図６は本発明の第２
実施例の工程の図５に続く（ｅ）（ｆ）断面図、及び
（ｇ）は図５（ｃ）の平面図であり、実施例１で説明し
たように第２ポリシリコン（７）を形成した後、例えば
１０００Å〜６０００Åの金属（１５）を形成し（図５
（ｂ））、続いて金属（１５）をパターニングし、金属
（１５）に整合させて、第２ポリシリコン（７）及び第
２ゲート絶縁膜（６）及び第１ポリシリコン（５）をパ
ターニングして制御ゲート及び浮遊ゲート電極を形成
（図５（ｃ））した場合であり、この方法により、ワー
ド線抵抗を低減することができる。なお、その他の点で
は図１及び図２についての実施例１で説明したところと
同様である。よって、本発明は、ワード線抵抗のバラツ
キ及び消去バラツキの低減と共にワード線抵抗の低減に
非常に効果的である。
工程（ａ）〜（ｄ）断面図並びに、図６は本発明の第２
実施例の工程の図５に続く（ｅ）（ｆ）断面図、及び
（ｇ）は図５（ｃ）の平面図であり、実施例１で説明し
たように第２ポリシリコン（７）を形成した後、例えば
１０００Å〜６０００Åの金属（１５）を形成し（図５
（ｂ））、続いて金属（１５）をパターニングし、金属
（１５）に整合させて、第２ポリシリコン（７）及び第
２ゲート絶縁膜（６）及び第１ポリシリコン（５）をパ
ターニングして制御ゲート及び浮遊ゲート電極を形成
（図５（ｃ））した場合であり、この方法により、ワー
ド線抵抗を低減することができる。なお、その他の点で
は図１及び図２についての実施例１で説明したところと
同様である。よって、本発明は、ワード線抵抗のバラツ
キ及び消去バラツキの低減と共にワード線抵抗の低減に
非常に効果的である。
【００１３】
【発明の効果】以上説明したように、本発明によれば、
ソース領域形成時に、ソース領域の素子分離絶縁膜をエ
ッチング除去せずに、制御ゲート電極上に膜厚の厚い第
３ゲート絶縁膜を備えることにより、素子分離絶縁膜を
通して不純物の導入を行い、自己整合的にソース領域を
形成しているため、制御ゲート電極は、エッチングされ
ないので、ワード線抵抗のバラツキが低減できるという
効果がある。また、図７の消去後のメモリセルのしきい
値分布について、縦軸にビット数（ケ）、横軸にメモリ
セルのしきい値（Ｖ）をとり、本発明と従来技術につい
て比較したところに示されているように、ソース領域の
基板もエッチングされないので、消去バラツキが低減で
きるという効果もある。
ソース領域形成時に、ソース領域の素子分離絶縁膜をエ
ッチング除去せずに、制御ゲート電極上に膜厚の厚い第
３ゲート絶縁膜を備えることにより、素子分離絶縁膜を
通して不純物の導入を行い、自己整合的にソース領域を
形成しているため、制御ゲート電極は、エッチングされ
ないので、ワード線抵抗のバラツキが低減できるという
効果がある。また、図７の消去後のメモリセルのしきい
値分布について、縦軸にビット数（ケ）、横軸にメモリ
セルのしきい値（Ｖ）をとり、本発明と従来技術につい
て比較したところに示されているように、ソース領域の
基板もエッチングされないので、消去バラツキが低減で
きるという効果もある。
【図１】 本発明の第１実施例の工程（ａ）〜（ｄ）断
面図
面図
【図２】 本発明の第１実施例の工程の図１に続く
（ｅ）（ｆ）断面図、及び（ｇ）は図１（ｃ）の平面図
（ｅ）（ｆ）断面図、及び（ｇ）は図１（ｃ）の平面図
【図３】 従来例の工程（ａ）〜（ｄ）断面図
【図４】 従来例の工程図３に続く（ｅ）（ｆ）断面
図、及び（ｇ）は図３（ｃ）の平面図
図、及び（ｇ）は図３（ｃ）の平面図
【図５】 本発明の第２実施例の工程（ａ）〜（ｄ）断
面図
面図
【図６】 本発明の第２実施例の工程の図５に続く
（ｅ）（ｆ）断面図、及び（ｇ）は図５（ｃ）の平面図
（ｅ）（ｆ）断面図、及び（ｇ）は図５（ｃ）の平面図
【図７】 メモリセルのしきい値分布（消去後）を示す
図
図
１．半導体板 ２．素子分離絶縁膜 ３．素子領域 ４．第１ゲート絶縁膜 ５．第１ポリシリコン ６．第２ゲート絶縁膜 ７．第２ポリシリコン ８．第３ゲート絶縁膜 ９．ソース領域 １０．フォトレジスト １１．不純物 １２．層間絶縁膜 １３．アルミ配線 １４．カバー絶縁膜 １５．金属
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115
Claims (1)
- 【請求項１】 浮遊ゲートとその上に形成された制御ゲ
ートを有する不揮発性半導体記憶装置について、第１導
電型半導体基板表面の所定の領域に互いに離間して並行
に延在する帯状の膜厚の厚い素子分離領域を形成する工
程と、該素子分離領域以外の前記半導体基板表面の素子
領域に第１ゲート絶縁膜を形成する工程と、該第１ゲー
ト絶縁膜上に第１ポリシリコンを形成・パターニングす
る工程と、該第１ポリシコン表面に第２ゲート絶縁膜を
形成・パターニングする工程と酸化を行う工程と、全面
に第２ポリシコンを形成する工程と、該第２ポリシコン
表面に第３ゲート絶縁膜を形成・パターニングし、該第
３ゲート絶縁膜の外部に延在する前記第２ポリシコン及
び前記第２ゲート絶縁膜及び前記第１ポリシリコンを前
記第３ゲート絶縁膜に整合させてエッチング除去し、制
御ゲート及び浮遊ゲート電極を形成する工程と、該半導
体基板表面のソース領域となるべきところに限り、素子
分離絶縁膜を通して反対導電型の不純物を導入すること
によって、自己整合的にソース領域を形成する工程を有
することを特徴とする半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5277885A JP2581416B2 (ja) | 1993-10-08 | 1993-10-08 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5277885A JP2581416B2 (ja) | 1993-10-08 | 1993-10-08 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07111294A true JPH07111294A (ja) | 1995-04-25 |
| JP2581416B2 JP2581416B2 (ja) | 1997-02-12 |
Family
ID=17589648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5277885A Expired - Fee Related JP2581416B2 (ja) | 1993-10-08 | 1993-10-08 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2581416B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1045440A1 (en) * | 1999-04-14 | 2000-10-18 | STMicroelectronics S.r.l. | Process of manufacture of a non volatile memory with electric continuity of the common source lines |
-
1993
- 1993-10-08 JP JP5277885A patent/JP2581416B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1045440A1 (en) * | 1999-04-14 | 2000-10-18 | STMicroelectronics S.r.l. | Process of manufacture of a non volatile memory with electric continuity of the common source lines |
| US6294431B1 (en) | 1999-04-14 | 2001-09-25 | Stmicroelectronics S.R.L. | Process of manufacture of a non-volatile memory with electric continuity of the common source lines |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2581416B2 (ja) | 1997-02-12 |
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