JPH07107630B2 - 画像表示装置 - Google Patents
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- JPH07107630B2 JPH07107630B2 JP59078320A JP7832084A JPH07107630B2 JP H07107630 B2 JPH07107630 B2 JP H07107630B2 JP 59078320 A JP59078320 A JP 59078320A JP 7832084 A JP7832084 A JP 7832084A JP H07107630 B2 JPH07107630 B2 JP H07107630B2
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Description
【発明の詳細な説明】 （発明の属する分野） 本発明は制御が容易で、かつ、高速読み書きが可能な高
機能の画像表示装置に関するものである。
機能の画像表示装置に関するものである。
（従来の技術） 第１図は従来の画像表示装置の構成を示すもので、１は
表示素子として液晶を用いたｍ×ｎ画素の平面表示パネ
ルであって、行選択線DR1〜DRmと列選択線DC1〜DCnが配
線されている。２は行選択回路であって行選択線DR1〜D
Rmの中の１本を選択し、３は列選択保持回路、４はＢビ
ットのデータバスである。列選択保持回路３はデータバ
ス４からのＢビットの表示パタン信号を列選択線DC1〜D
Cn中のＢ本に伝えると共にその信号を保持し、その信号
により列選択線DC1〜DCnを活性あるいは不活性にする。
表示パネル１は行選択線DR1〜DRmの中の１本DRiが行選
択回路２により選択されると、その行選択線DRiと列選
択線DC1〜DCmの交点の表示素子DSが、列選択線DC1〜DCm
の活性・非活性により信号を明・暗の形で表示する。５
は表示パネル１の画素数と同じｍ×ｎビットのフレーム
メモリであり、６は行選択回路、７は列選択回路で、フ
レームメモリ５の情報は行選択回路６、列選択回路７に
よりＢビットの情報ずつ読み書きが行なわれる。８は制
御回路、9,10,11,12は制御線であり、前記選択回路2,3,
6,7は制御回路８により制御線9,10,11,12を介して制御
され、13は外部入力バスである。
表示素子として液晶を用いたｍ×ｎ画素の平面表示パネ
ルであって、行選択線DR1〜DRmと列選択線DC1〜DCnが配
線されている。２は行選択回路であって行選択線DR1〜D
Rmの中の１本を選択し、３は列選択保持回路、４はＢビ
ットのデータバスである。列選択保持回路３はデータバ
ス４からのＢビットの表示パタン信号を列選択線DC1〜D
Cn中のＢ本に伝えると共にその信号を保持し、その信号
により列選択線DC1〜DCnを活性あるいは不活性にする。
表示パネル１は行選択線DR1〜DRmの中の１本DRiが行選
択回路２により選択されると、その行選択線DRiと列選
択線DC1〜DCmの交点の表示素子DSが、列選択線DC1〜DCm
の活性・非活性により信号を明・暗の形で表示する。５
は表示パネル１の画素数と同じｍ×ｎビットのフレーム
メモリであり、６は行選択回路、７は列選択回路で、フ
レームメモリ５の情報は行選択回路６、列選択回路７に
よりＢビットの情報ずつ読み書きが行なわれる。８は制
御回路、9,10,11,12は制御線であり、前記選択回路2,3,
6,7は制御回路８により制御線9,10,11,12を介して制御
され、13は外部入力バスである。
この表示装置における表示パネル１で表示する表示パタ
ン信号はフレームメモリ５に記憶されている。従って、
表示パネル１に表示パタンを表示させるためには、行選
択回路２により、行選択線DR1〜DRmを順次選択し、その
行に対応した表示パタン信号を、順次フレームメモリ５
より読み出しデータバス４を介して列選択保持回路３に
転送しなければならない。
ン信号はフレームメモリ５に記憶されている。従って、
表示パネル１に表示パタンを表示させるためには、行選
択回路２により、行選択線DR1〜DRmを順次選択し、その
行に対応した表示パタン信号を、順次フレームメモリ５
より読み出しデータバス４を介して列選択保持回路３に
転送しなければならない。
通常、表示パネル１に表示パタンがちらつき無く正常に
見えるためには、上記の様に、表示パネル１の１画面
（１フレーム）分を毎秒30回以上定常的に表示する（リ
フレッシュ）必要がある。
見えるためには、上記の様に、表示パネル１の１画面
（１フレーム）分を毎秒30回以上定常的に表示する（リ
フレッシュ）必要がある。
表示パネル１に新たな表示パタンを表示するには、外部
入力バス13から制御回路８を介してフレームメモリ５に
表示パタン信号を書き込む必要がある。しかし、上述し
た様に、表示パタネル１へフレームメモリ５からデータ
バス４を介して表示パタン信号を定常的に転送している
ため、外部入力バス13からの表示パタン情報を時分割で
フレームメモリ５に書込む必要があり、制御が複雑にな
るとともに、書込みに要する時間も大きいという欠点が
ある。
入力バス13から制御回路８を介してフレームメモリ５に
表示パタン信号を書き込む必要がある。しかし、上述し
た様に、表示パタネル１へフレームメモリ５からデータ
バス４を介して表示パタン信号を定常的に転送している
ため、外部入力バス13からの表示パタン情報を時分割で
フレームメモリ５に書込む必要があり、制御が複雑にな
るとともに、書込みに要する時間も大きいという欠点が
ある。
第２図は、近年、大面積表示パネルに採用されているア
クティブマトリックス回路を示すもので、20はMOSトラ
ンジスタ、21は表示素子である。上記の欠点はこの回路
を用いた場合にも適用される。即ち、MOSトランジスタ2
0はゲートＧに接続した行選択線DRiが選択されるとONと
なり、表示信号をドレインに接続された列選択線DCjを
介してソースＳに伝える。ソースＳは表示素子21に接続
されている。表示信号により表示素子21は明・暗を表示
する。ここで行選択線DRiを非選択にするとMOSトランジ
スタ20はOFFとなり、表示情報はソースＳに一時的に蓄
えられるが、蓄積時間が数mSと短いため上述と同様にリ
フレッシュが必要である。
クティブマトリックス回路を示すもので、20はMOSトラ
ンジスタ、21は表示素子である。上記の欠点はこの回路
を用いた場合にも適用される。即ち、MOSトランジスタ2
0はゲートＧに接続した行選択線DRiが選択されるとONと
なり、表示信号をドレインに接続された列選択線DCjを
介してソースＳに伝える。ソースＳは表示素子21に接続
されている。表示信号により表示素子21は明・暗を表示
する。ここで行選択線DRiを非選択にするとMOSトランジ
スタ20はOFFとなり、表示情報はソースＳに一時的に蓄
えられるが、蓄積時間が数mSと短いため上述と同様にリ
フレッシュが必要である。
（発明の目的） 本発明は、これらの欠点を除去するため、同一基板上に
形成された表示パネルで表示信号の検出・増幅および再
書込み動作が自動的に行われるとともに、表示素子であ
る液晶の劣化が防止できる画像表示装置を提供しようと
するものであり、以下図面について詳細に説明する。
形成された表示パネルで表示信号の検出・増幅および再
書込み動作が自動的に行われるとともに、表示素子であ
る液晶の劣化が防止できる画像表示装置を提供しようと
するものであり、以下図面について詳細に説明する。
（発明の構成および作用） 第３図（ａ）は本発明の一実施例の回路図、第３図
（ｂ）はタイミング図を示す。
（ｂ）はタイミング図を示す。
図中、Tr11A〜Trm1A及びTr11B〜Trm1BはMOSトランジス
タ、C11A〜Cm1A及びC11B〜Cm1Bは液晶表示素子（以下、
単に表示素子という）であり、表示素子は両端に電圧を
印加すれば活性、印加しなければ非活性となり、明・暗
を表示する。
タ、C11A〜Cm1A及びC11B〜Cm1Bは液晶表示素子（以下、
単に表示素子という）であり、表示素子は両端に電圧を
印加すれば活性、印加しなければ非活性となり、明・暗
を表示する。
MOSトランジスタTr11A,Tr11B〜Trm1A,Trm1Bのゲートに
はそれぞれ行選択線DR1A,DR1B〜DRmA,DrmBが、またドレ
インにはそれぞれ列選択線DC1A,DC1Bが接続されてい
る。表示素子C11A,C11B〜Cm1A,Cm1Bの一端はMOSトラン
ジスタTr11A,Tr11B〜Trm1A,Trm1Bのソースに、他端はタ
イミング線T1A,T1B〜TmA,TmBにそれぞれ接続されてい
る。ここで、MOSトランジスタTr11A及び表示素子C11Aで
画素セルS11Aを構成しており、この画素セルがｍ×ｎ×
２のマトリックスを形成している。また、30〜34はMOS
トランジスタでありフリップフロップを形成している。
上記フリップフロップは画素セルに記憶している情報を
読み出し再書込みを行なうセンスアンプであり、X,Yは
フリップフロップのクロスカップル端子である。MOSト
ランジスタ30,31のゲートにはタイミングパルスφ
Ａが、MOSトランジスタ34のゲートにはタイミングパル
スφＢが印加される。MOSトランジスタ30,31のドレイン
は電源VDDに接続され、MOSトランジスタ34のソースは接
地されている。37,38は比較電圧発生回路40−１から列
選択線DC1A,DC1Bに比較電圧Vrefを供給するためのMOSト
ランジスタであり、ゲートにはそれぞれタイミングパル
スφRB，φRAが印加される。39,40,41,42はMOSトランジ
スタであり、39,40のゲートにはタインミグパルスφＤ
が、41,42のゲートにはタイミングパルスφＤ′が印加
されている。MOSトランジスタ41,42は、再書込み時に信
号を反転せしめる反転回路の働きをする。MOSトランジ
スタ39,41のドレインはＸに、40,42のドレインはＹにそ
れぞれ接続している。またMOSトランジスタ39,42のソー
スは列選択線DC1Aに、40,41のソースは列選択線DC1Bに
それぞれ接続されている。43,44は外部からの書込み・
読出しを制御するためのMOSトランジスタであり、ゲー
トにはそれぞれタイミングパルスφCA，φCBが印加さ
れ、ドレインはそれぞれ入出力端子D1A,D1Bに、ソース
はそれぞれフリップフロップのクロスカップル端子X,Y
に接続されている。
はそれぞれ行選択線DR1A,DR1B〜DRmA,DrmBが、またドレ
インにはそれぞれ列選択線DC1A,DC1Bが接続されてい
る。表示素子C11A,C11B〜Cm1A,Cm1Bの一端はMOSトラン
ジスタTr11A,Tr11B〜Trm1A,Trm1Bのソースに、他端はタ
イミング線T1A,T1B〜TmA,TmBにそれぞれ接続されてい
る。ここで、MOSトランジスタTr11A及び表示素子C11Aで
画素セルS11Aを構成しており、この画素セルがｍ×ｎ×
２のマトリックスを形成している。また、30〜34はMOS
トランジスタでありフリップフロップを形成している。
上記フリップフロップは画素セルに記憶している情報を
読み出し再書込みを行なうセンスアンプであり、X,Yは
フリップフロップのクロスカップル端子である。MOSト
ランジスタ30,31のゲートにはタイミングパルスφ
Ａが、MOSトランジスタ34のゲートにはタイミングパル
スφＢが印加される。MOSトランジスタ30,31のドレイン
は電源VDDに接続され、MOSトランジスタ34のソースは接
地されている。37,38は比較電圧発生回路40−１から列
選択線DC1A,DC1Bに比較電圧Vrefを供給するためのMOSト
ランジスタであり、ゲートにはそれぞれタイミングパル
スφRB，φRAが印加される。39,40,41,42はMOSトランジ
スタであり、39,40のゲートにはタインミグパルスφＤ
が、41,42のゲートにはタイミングパルスφＤ′が印加
されている。MOSトランジスタ41,42は、再書込み時に信
号を反転せしめる反転回路の働きをする。MOSトランジ
スタ39,41のドレインはＸに、40,42のドレインはＹにそ
れぞれ接続している。またMOSトランジスタ39,42のソー
スは列選択線DC1Aに、40,41のソースは列選択線DC1Bに
それぞれ接続されている。43,44は外部からの書込み・
読出しを制御するためのMOSトランジスタであり、ゲー
トにはそれぞれタイミングパルスφCA，φCBが印加さ
れ、ドレインはそれぞれ入出力端子D1A,D1Bに、ソース
はそれぞれフリップフロップのクロスカップル端子X,Y
に接続されている。
次に本発明の動作を第３図（ａ）及び（ｂ）を用いて説
明する。なお、ここでT1〜T6は第３図（ｂ）の時間を示
し、また、MOSトランジスタは全てＮチャネルMOSトラン
ジスタとして説明する。また第３図（ｂ）において、明
・暗の書込みについては実戦を明、点線を暗で表示す
る。
明する。なお、ここでT1〜T6は第３図（ｂ）の時間を示
し、また、MOSトランジスタは全てＮチャネルMOSトラン
ジスタとして説明する。また第３図（ｂ）において、明
・暗の書込みについては実戦を明、点線を暗で表示す
る。
まず、外部から入出力端子D1Aを介して画素セルS11Aに
表示データを書込むには、タイミングパルスφＡ，
φＢ，φＤ′，φRB及びタイミング線T1Aを接地電圧
に、タイミングパルスφCA，φＤ及び行選択線DR1Aを高
電圧にする。この結果、入出力端子D1Aから入力される
表示信号はMOSトランジスタ43,39及びTr11Aを介して表
示素子C11Aに印加される（T1）。MOSトランジスタTr11A
と表示素子C11Aとの接続端子をXDAとすると、XDAの電圧
は明・暗の表示信号に対応しVPあるいは接地電圧にな
る。書込み終了後行選択線DR1Aを接地すると、表示信号
が接続端子XDAに一時的に記憶される（T2）。しかし、M
OSトランジスタTr11Aのリーク電流等により、接続端子X
DAの電圧はVPから低下し、数mS後に接地されてしまう。
そこで、定常的に表示信号を画素セルに記憶させておく
ためには、定期的に接続端子XDAに記憶している表示信
号を読み出し、センスアンプにより検出・増幅し、再び
書込む必要がある。その手順を以下に説明する。
表示データを書込むには、タイミングパルスφＡ，
φＢ，φＤ′，φRB及びタイミング線T1Aを接地電圧
に、タイミングパルスφCA，φＤ及び行選択線DR1Aを高
電圧にする。この結果、入出力端子D1Aから入力される
表示信号はMOSトランジスタ43,39及びTr11Aを介して表
示素子C11Aに印加される（T1）。MOSトランジスタTr11A
と表示素子C11Aとの接続端子をXDAとすると、XDAの電圧
は明・暗の表示信号に対応しVPあるいは接地電圧にな
る。書込み終了後行選択線DR1Aを接地すると、表示信号
が接続端子XDAに一時的に記憶される（T2）。しかし、M
OSトランジスタTr11Aのリーク電流等により、接続端子X
DAの電圧はVPから低下し、数mS後に接地されてしまう。
そこで、定常的に表示信号を画素セルに記憶させておく
ためには、定期的に接続端子XDAに記憶している表示信
号を読み出し、センスアンプにより検出・増幅し、再び
書込む必要がある。その手順を以下に説明する。
まず、タイミングパルスφCA、φCB、行選択線DR1A、DR
1B〜DRmA、DRmB、タイミングパルスφＤ′，φＢ，
φRB，φRAを接地電位にし、タイミングパルスφＤ，φ
Ａを高電圧にする。その結果、クロスカップル端子X,Y
及び列選択線DC1A,DC1BはVPCに充電される（T3）。次に
タイミングパルスφＡを接地電圧にした後、行選択線DR
1A及びタイミングパルスφRAを高電圧にする（T4）。こ
の時、列選択線DC1A及び接続点XDAがVPであればVPCの電
圧のままであるが、接続端子XDAが接地電圧であればVPC
−ΔＶの電圧に低下する。この時、列選択線DC1Bには比
較電圧発生回路40−１からMOSトランジスタ38を介して の電圧を供給する。この時タイミングパルスφＢを高電
圧にすると、接続端子XDAがVPであったならば、クロス
カップル端子のＸはVPCの電圧を保持し、Ｙは接地され
る。逆に接続端子XDAが接地電圧であったならばＸはVPC
−ΔＶの電圧から接地電圧に変化し、Ｙは の電圧を保持する。この時再びタイミングパルスφＡを
高電圧にすれば、ＸあるいはＹの一方の端子が再びVPC
に、他方は接地電圧になり、接続端子XDAに再びMOSトラ
ンジスタ39及びTr11Aを介して表示信号が書き込まれる
（T5）。即ち、接続端子XDAの電圧がVPからMOSトランジ
スタのリーク等で低下したとしても行選択線DR1Aを高電
圧にした時の列選択線DC1Aの電圧が より高く、かつ、その差をセンスアンプが検出増幅でき
るうちに、表示情報を検出・増幅し再書込を行えば、画
素セルに記憶した表示信号は定常的に記憶される。同様
に他の画素セルに記憶した表示信号もセンスアンプで検
出・増幅し、再書込みを行えば、フレームメモリ等を用
いリフレッシュする必要が無くなる。
1B〜DRmA、DRmB、タイミングパルスφＤ′，φＢ，
φRB，φRAを接地電位にし、タイミングパルスφＤ，φ
Ａを高電圧にする。その結果、クロスカップル端子X,Y
及び列選択線DC1A,DC1BはVPCに充電される（T3）。次に
タイミングパルスφＡを接地電圧にした後、行選択線DR
1A及びタイミングパルスφRAを高電圧にする（T4）。こ
の時、列選択線DC1A及び接続点XDAがVPであればVPCの電
圧のままであるが、接続端子XDAが接地電圧であればVPC
−ΔＶの電圧に低下する。この時、列選択線DC1Bには比
較電圧発生回路40−１からMOSトランジスタ38を介して の電圧を供給する。この時タイミングパルスφＢを高電
圧にすると、接続端子XDAがVPであったならば、クロス
カップル端子のＸはVPCの電圧を保持し、Ｙは接地され
る。逆に接続端子XDAが接地電圧であったならばＸはVPC
−ΔＶの電圧から接地電圧に変化し、Ｙは の電圧を保持する。この時再びタイミングパルスφＡを
高電圧にすれば、ＸあるいはＹの一方の端子が再びVPC
に、他方は接地電圧になり、接続端子XDAに再びMOSトラ
ンジスタ39及びTr11Aを介して表示信号が書き込まれる
（T5）。即ち、接続端子XDAの電圧がVPからMOSトランジ
スタのリーク等で低下したとしても行選択線DR1Aを高電
圧にした時の列選択線DC1Aの電圧が より高く、かつ、その差をセンスアンプが検出増幅でき
るうちに、表示情報を検出・増幅し再書込を行えば、画
素セルに記憶した表示信号は定常的に記憶される。同様
に他の画素セルに記憶した表示信号もセンスアンプで検
出・増幅し、再書込みを行えば、フレームメモリ等を用
いリフレッシュする必要が無くなる。
なお、表示素子である液晶は直流電圧を印加しておくと
特性が劣化する性質がある。そこで、本発明ではセンス
アンプが画素セルに再書込みを行う時に、タイミングパ
ルスφＤを接地、φ′Ｄを高電圧にし、再書込信号を反
転するとともにタインミグ線T1AをVPの電圧にする
（T6）。これにより、表示素子C11Aに印加されていた電
圧の極性が反転される。上記動作を周期的に行うことに
より、表示素子に印加される電圧は常に極性が反転さ
れ、劣化は生じない。
特性が劣化する性質がある。そこで、本発明ではセンス
アンプが画素セルに再書込みを行う時に、タイミングパ
ルスφＤを接地、φ′Ｄを高電圧にし、再書込信号を反
転するとともにタインミグ線T1AをVPの電圧にする
（T6）。これにより、表示素子C11Aに印加されていた電
圧の極性が反転される。上記動作を周期的に行うことに
より、表示素子に印加される電圧は常に極性が反転さ
れ、劣化は生じない。
なお、画素セルに記憶した表示信号を外部に読み出すに
は、センスアンプが画素セルに再書込を行う時にタイミ
ングパルスφCA，φCBを高電圧にすることにより、入出
力端子D1A,D1Bを介し出力する。
は、センスアンプが画素セルに再書込を行う時にタイミ
ングパルスφCA，φCBを高電圧にすることにより、入出
力端子D1A,D1Bを介し出力する。
第４図は本発明の他の実施例の構成を示すブロック図で
ある。50は第３図で示した様な記憶機能を有する画素セ
ルより構成される表示パネル、51,52は画素セルを選択
するための選択回路、53は制御回路である。外部入力線
54から表示信号が入力されると、制御回路53は制御線5
5,56を介して選択回路51,52より目的の画素セルを選択
し、データバス57を介して表示信号を画素セルに書込
む。しかし、その後は表示パネル内の画素セルは表示信
号を記憶しているため、制御回路は何ら制御を行う必要
も無く、また、リフレッシュのため、フレームメモリも
設ける必要が無い。
ある。50は第３図で示した様な記憶機能を有する画素セ
ルより構成される表示パネル、51,52は画素セルを選択
するための選択回路、53は制御回路である。外部入力線
54から表示信号が入力されると、制御回路53は制御線5
5,56を介して選択回路51,52より目的の画素セルを選択
し、データバス57を介して表示信号を画素セルに書込
む。しかし、その後は表示パネル内の画素セルは表示信
号を記憶しているため、制御回路は何ら制御を行う必要
も無く、また、リフレッシュのため、フレームメモリも
設ける必要が無い。
また本発明によれば、表示パネル内の画素セルに記憶し
た表示信号は外部に読み出すことが可能であるので、制
御回路により、特定領域の画素セルに記憶している表示
信号を読み出し、上記信号を他の領域の画素セルに書込
むことにより、図形の移動、複写を容易に行うことがで
きる。
た表示信号は外部に読み出すことが可能であるので、制
御回路により、特定領域の画素セルに記憶している表示
信号を読み出し、上記信号を他の領域の画素セルに書込
むことにより、図形の移動、複写を容易に行うことがで
きる。
なお、本発明による表示パネルを用いた場合でも、第１
図に示したようなフレームメモリを設置した構成も可能
である。この場合、制御回路は直接表示パネルに表示信
号を書込むか、一旦フレームメモリに書込んだ後、フレ
ームメモリから表示パネルに表示信号を転送するかで表
示を行う。いづれの場合でも、従来に比べ大幅に制御が
容易で、かつ高速に書込むことが可能である。
図に示したようなフレームメモリを設置した構成も可能
である。この場合、制御回路は直接表示パネルに表示信
号を書込むか、一旦フレームメモリに書込んだ後、フレ
ームメモリから表示パネルに表示信号を転送するかで表
示を行う。いづれの場合でも、従来に比べ大幅に制御が
容易で、かつ高速に書込むことが可能である。
また、本発明における画素セルに第５図で示したように
端子XDに容量CBをを付加しても動作は同様である。ただ
し、この場合は端子XDの容量が大きくなったので、セン
スアンプが画素セルの表示信号を検出する際の列選択線
DC1Aの電圧変化が大きくなるという利点がある。
端子XDに容量CBをを付加しても動作は同様である。ただ
し、この場合は端子XDの容量が大きくなったので、セン
スアンプが画素セルの表示信号を検出する際の列選択線
DC1Aの電圧変化が大きくなるという利点がある。
また、第３図の構成において、画素セルに外部から光を
照射することにより、画素セルに表示信号を書込むこと
が可能である。すなわち、第３図において画素セルS11A
の接続端子XDAの電圧がVPである場合、外部からMOSトラ
ンジスタTr11Aのソースに光を照射すると、少数キャリ
アの発生によるリークのため放電し、接続端子XDAの電
圧は低下し、最終的には接地される。これを利用し、タ
イミング線T1Aが接地の時光を照射すると接続端子XDAは
VPから接地となり、すなわち明から暗への書込みが行わ
れる。逆にタイミング線T1Aが電圧VPの時光を照射する
と接続端子XDAはVPから同様に接地されるが、この場合
は暗から明への書込みとなる。この様に、外部から直接
画素セルへの表示信号の書込みは、表示パネルが図形入
力装置にもなり非常に有益である。なお、この光等によ
る書込みの効率化を図るため、第６図に示すようにダイ
オードＤを接続端子XDに接続するのも有効である。この
場合はダイオードＤに光を照射すれば同様の動作を行
う。なお、上記説明では書込みに光を用いたが、少数キ
ャリアを発生できれば熱、電子線等を用いても同様な動
作が可能である。
照射することにより、画素セルに表示信号を書込むこと
が可能である。すなわち、第３図において画素セルS11A
の接続端子XDAの電圧がVPである場合、外部からMOSトラ
ンジスタTr11Aのソースに光を照射すると、少数キャリ
アの発生によるリークのため放電し、接続端子XDAの電
圧は低下し、最終的には接地される。これを利用し、タ
イミング線T1Aが接地の時光を照射すると接続端子XDAは
VPから接地となり、すなわち明から暗への書込みが行わ
れる。逆にタイミング線T1Aが電圧VPの時光を照射する
と接続端子XDAはVPから同様に接地されるが、この場合
は暗から明への書込みとなる。この様に、外部から直接
画素セルへの表示信号の書込みは、表示パネルが図形入
力装置にもなり非常に有益である。なお、この光等によ
る書込みの効率化を図るため、第６図に示すようにダイ
オードＤを接続端子XDに接続するのも有効である。この
場合はダイオードＤに光を照射すれば同様の動作を行
う。なお、上記説明では書込みに光を用いたが、少数キ
ャリアを発生できれば熱、電子線等を用いても同様な動
作が可能である。
（効果） 以上説明したように本発明は、表示パネルの列選択線対
応にセンスアンプを配置し、画素電極に保持されていた
表示信号を検出・増幅し、再び画素電極に再生した表示
信号を書き込むことにより、従来必要であったフレーム
メモリを省略することが可能であるとともに、リフレッ
シュ動作を制御する必要が無いため、非常に構成が簡単
化されるとともに制御が容易となる。また、表示信号が
表示パネルからそのまま読み書きできるため、簡単な制
御で図形の移動・複写が可能である。また、表示パネル
の列選択線対応に反転回路を配置し、再書込み時に表示
素子である液晶に印加される電圧の極性を反転すること
により、液晶の劣化を防止できる。また、表示パネルに
外部から光等の照射により表示信号の書込みが可能であ
るため、従来のアクティブマトリックスでは不可能であ
ったライトペンと同様な手軽な入力手段を供給できる。
さらに、表示パネル全面に入力したいパタンの光を照射
することにより、容易に２次元表示信号の入力が可能と
なる。
応にセンスアンプを配置し、画素電極に保持されていた
表示信号を検出・増幅し、再び画素電極に再生した表示
信号を書き込むことにより、従来必要であったフレーム
メモリを省略することが可能であるとともに、リフレッ
シュ動作を制御する必要が無いため、非常に構成が簡単
化されるとともに制御が容易となる。また、表示信号が
表示パネルからそのまま読み書きできるため、簡単な制
御で図形の移動・複写が可能である。また、表示パネル
の列選択線対応に反転回路を配置し、再書込み時に表示
素子である液晶に印加される電圧の極性を反転すること
により、液晶の劣化を防止できる。また、表示パネルに
外部から光等の照射により表示信号の書込みが可能であ
るため、従来のアクティブマトリックスでは不可能であ
ったライトペンと同様な手軽な入力手段を供給できる。
さらに、表示パネル全面に入力したいパタンの光を照射
することにより、容易に２次元表示信号の入力が可能と
なる。
第１図は従来の画像表示装置の構成を示す図、第２図は
従来のアクティブマトリックス回路を示す図、第３図
（ａ）は本発明の一実施例の回路図、第３図（ｂ）はタ
イミング図、第４図は本発明の他の実施例の構成を示す
ブロック図、第５図及び第６図は本発明に使用する画素
セルの実施例を示す図である。 １……表示パネル、2,6……行選択回路、3,7……列選択
回路、４……データバス、５……フレームメモリ、８…
…制御回路、９〜12……制御線、13……外部入力バス、
20,30〜34,37〜44……MOSトランジスタ、21……表示素
子、40−１〜40−ｎ……比較電圧発生回路、50……表示
パネル、51,52……選択回路、53……制御回路、54……
外部入力線、55,56……制御線、57……データバス、DR1
〜DRm……行選択線、DC1〜DCn……列選択線、DS……表
示素子、Tr11A,Tr11B〜Trm1A,Trm1B……MOSトランジス
タ、C11A,C11B〜Cm1A,Cm1B……表示素子、CB……容量、
Ｄ……ダイオード、D1A,D1B……入出力端子、DC1A,DC1B
……列選択線、DR1A,DR1B〜DRmA,DRmB……行選択線、S1
1A,S11B〜SmnA,SmnB……画素セル、T1A,T1B〜TmA,TmB…
…タイミング線、φＡ，φＢ，φCA，φCB，φＤ，
φＤ′，φRA，φRB……タイミングパルス、X,Y……ク
ロスカップル端子、XD,XDA……接続端子。
従来のアクティブマトリックス回路を示す図、第３図
（ａ）は本発明の一実施例の回路図、第３図（ｂ）はタ
イミング図、第４図は本発明の他の実施例の構成を示す
ブロック図、第５図及び第６図は本発明に使用する画素
セルの実施例を示す図である。 １……表示パネル、2,6……行選択回路、3,7……列選択
回路、４……データバス、５……フレームメモリ、８…
…制御回路、９〜12……制御線、13……外部入力バス、
20,30〜34,37〜44……MOSトランジスタ、21……表示素
子、40−１〜40−ｎ……比較電圧発生回路、50……表示
パネル、51,52……選択回路、53……制御回路、54……
外部入力線、55,56……制御線、57……データバス、DR1
〜DRm……行選択線、DC1〜DCn……列選択線、DS……表
示素子、Tr11A,Tr11B〜Trm1A,Trm1B……MOSトランジス
タ、C11A,C11B〜Cm1A,Cm1B……表示素子、CB……容量、
Ｄ……ダイオード、D1A,D1B……入出力端子、DC1A,DC1B
……列選択線、DR1A,DR1B〜DRmA,DRmB……行選択線、S1
1A,S11B〜SmnA,SmnB……画素セル、T1A,T1B〜TmA,TmB…
…タイミング線、φＡ，φＢ，φCA，φCB，φＤ，
φＤ′，φRA，φRB……タイミングパルス、X,Y……ク
ロスカップル端子、XD,XDA……接続端子。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 幸田 成人 東京都武蔵野市緑町３丁目９番11号 日本 電信電話公社武蔵野電気通信研究所内 (56)参考文献 特開 昭59−53892（ＪＰ，Ａ) 特開 昭57−164795（ＪＰ，Ａ) 特開 昭47−37394（ＪＰ，Ａ) 特開 昭56−85792（ＪＰ，Ａ)
Claims (2)
- 【請求項１】ガラス等の絶縁基板上に形成された半導体
層上または半導体基板上に互いに直交する行選択線と列
選択線がマトリクス状に形成され、前記行選択線と列選
択線の交点にスイッチング素子と画素電極が形成され、
前記画素電極上に液晶表示素子を介して設定された透明
電極を対向電極とした画像表示装置において、前記スイ
ッチング素子を介して前記列選択線に読み出された前記
画素電極に保持されていた表示信号を検出し・増幅し、
前記スイッチング素子を介して前記画素電極に再書込み
を行うセンスアンプ回路と、前記再書込み時にセンスア
ンプ回路で再生された信号を反転する反転回路とを、各
々前記列選択線対応に具備することを特徴とする画像表
示装置。 - 【請求項２】表示信号を前記画素電極に再書込む手段と
して光、熱、電子線等のエネルギを用いることを特徴と
する特許請求の範囲第（１）項記載の画像表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59078320A JPH07107630B2 (ja) | 1984-04-20 | 1984-04-20 | 画像表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59078320A JPH07107630B2 (ja) | 1984-04-20 | 1984-04-20 | 画像表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60222895A JPS60222895A (ja) | 1985-11-07 |
| JPH07107630B2 true JPH07107630B2 (ja) | 1995-11-15 |
Family
ID=13658651
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59078320A Expired - Fee Related JPH07107630B2 (ja) | 1984-04-20 | 1984-04-20 | 画像表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07107630B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07120144B2 (ja) * | 1985-11-11 | 1995-12-20 | 株式会社日立製作所 | アクテイブマトリクス形液晶表示装置 |
| US6801180B2 (en) | 2000-03-30 | 2004-10-05 | Seiko Epson Corporation | Display device |
| EP1207512A4 (en) * | 2000-03-30 | 2005-10-12 | Seiko Epson Corp | DISPLAY |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5685792A (en) * | 1979-12-14 | 1981-07-13 | Citizen Watch Co Ltd | Liquid crystal display unit |
| JPS57158894A (en) * | 1981-03-27 | 1982-09-30 | Fujitsu Ltd | Driving of plasma display unit |
| JPS57164795A (en) * | 1981-04-02 | 1982-10-09 | Nippon Telegraph & Telephone | Display element driving circuit |
| JPS5953892A (ja) * | 1982-09-21 | 1984-03-28 | セイコーエプソン株式会社 | アクティブマトリクス電気光学表示装置 |
-
1984
- 1984-04-20 JP JP59078320A patent/JPH07107630B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60222895A (ja) | 1985-11-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |