JPH07105658B2 - ビーム制御装置 - Google Patents
ビーム制御装置Info
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- JPH07105658B2 JPH07105658B2 JP20764889A JP20764889A JPH07105658B2 JP H07105658 B2 JPH07105658 B2 JP H07105658B2 JP 20764889 A JP20764889 A JP 20764889A JP 20764889 A JP20764889 A JP 20764889A JP H07105658 B2 JPH07105658 B2 JP H07105658B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明はアクティブ・フェーズドアレイ空中線の生成
ビームを制御するビーム制御装置に関し、特にその演算
を高速化できる、あるいは装置を小型化できるビーム制
御装置に関するものである。
ビームを制御するビーム制御装置に関し、特にその演算
を高速化できる、あるいは装置を小型化できるビーム制
御装置に関するものである。
第９図は例えばレーダーハンドブック（RADAR HANDBOOK
（Naval Research Laboratory））に記述されている従
来のアクティブ・フェーズドアレイのビーム制御装置を
示すブロック図であり、図において、101はTXS,TYS発生
回路であり、102はこのTXS,TYS発生回路101の演算結果
のTXSから行側の位相器のシフト量を演算する行演算用
乗算回路、103はTXS、TYS発生回路101の演算結果TYSか
ら列側の位相器のシフト量を演算する列演算用乗算回
路、104は行演算用乗算回路102が出力する位相量に応じ
てRFの位相を制御するＸ側位相器、105はＸ側位相器104
から出力されるRFを所要の電力まで増幅する増幅器、10
6は増幅器105からの信号を列側のＹ側位相器108へ分配
するシリアルフィーダ、107は素子アンテナである。
（Naval Research Laboratory））に記述されている従
来のアクティブ・フェーズドアレイのビーム制御装置を
示すブロック図であり、図において、101はTXS,TYS発生
回路であり、102はこのTXS,TYS発生回路101の演算結果
のTXSから行側の位相器のシフト量を演算する行演算用
乗算回路、103はTXS、TYS発生回路101の演算結果TYSか
ら列側の位相器のシフト量を演算する列演算用乗算回
路、104は行演算用乗算回路102が出力する位相量に応じ
てRFの位相を制御するＸ側位相器、105はＸ側位相器104
から出力されるRFを所要の電力まで増幅する増幅器、10
6は増幅器105からの信号を列側のＹ側位相器108へ分配
するシリアルフィーダ、107は素子アンテナである。
次に動作について説明する。
第10図にビームの空間合成の様子を示し、第11図に演算
の時間関係を示す。
の時間関係を示す。
第10図におけるX,Y平面において、Ｙ側へφだけオフセ
ットし、Ｚ軸からその軸に対してθだけオフセットした
方向へビームを出力するとした場合、第10図に示すmdx,
ndyで配列されたアレイ・マトリックスの各々の素子に
与える位相値は、mnth＝mTXS＋nTYSとなる。
ットし、Ｚ軸からその軸に対してθだけオフセットした
方向へビームを出力するとした場合、第10図に示すmdx,
ndyで配列されたアレイ・マトリックスの各々の素子に
与える位相値は、mnth＝mTXS＋nTYSとなる。
またTXSとTYSは送信波長をλとしたとき、各々 となる。
これらの演算の時間関係を第11図を使用しながら第９図
において説明すると、ビーム方向の指定方向θ、φはTX
S,TYS発生回路101に入力し、該TXS,TYS発生回路101で、 と とを演算したのち、TXSは行演算用乗算回路102へ出力す
る。行演算用乗算回路102では各々の行側の位置にある
Ｘ側位相器104の分だけTXSを倍（TXS、2TXS、3TXS…mTX
S）して各々の増幅器105へ出力する。
において説明すると、ビーム方向の指定方向θ、φはTX
S,TYS発生回路101に入力し、該TXS,TYS発生回路101で、 と とを演算したのち、TXSは行演算用乗算回路102へ出力す
る。行演算用乗算回路102では各々の行側の位置にある
Ｘ側位相器104の分だけTXSを倍（TXS、2TXS、3TXS…mTX
S）して各々の増幅器105へ出力する。
一方TXS、TYS発生回路101からのTYSは列演算用乗算回路
103へ出力し列演算用乗算回路103では、列側の位置にあ
るＹ側位相器108の分だけTYSを各々に該当する倍（TY
S、2TYS、3TYS…nTYS）を行い出力する。
103へ出力し列演算用乗算回路103では、列側の位置にあ
るＹ側位相器108の分だけTYSを各々に該当する倍（TY
S、2TYS、3TYS…nTYS）を行い出力する。
こうしてＸ側位相器104、Ｙ側位相器108の位相量が設定
されたあと、送信種信号がＸ側位相器104へ加えられ、
各々の所定の位相シフトを与えたのち増幅器105によっ
て所要の電力まで増幅され、シリアル・フィーダ106へ
送られる。
されたあと、送信種信号がＸ側位相器104へ加えられ、
各々の所定の位相シフトを与えたのち増幅器105によっ
て所要の電力まで増幅され、シリアル・フィーダ106へ
送られる。
シリアル・フィーダ106では増幅器105からのRF信号を列
側位相器108へ分配し、列側位相器108で列側の位置によ
る所定の位相シフトを与えられたのち、素子アンテナ10
7へ供給し空間へ放射される。この結果、各々の素子ア
ンテナから放射されたビームの等位相平面がビーム方向
に対して垂直となり、こうして空間において１つのビー
ムが合成されその合成ビームは指定された方向を向くこ
ととなる。また受信側も同様の原理で、同位相となる受
信信号が合成され、指定方向が受信できることとなる。
側位相器108へ分配し、列側位相器108で列側の位置によ
る所定の位相シフトを与えられたのち、素子アンテナ10
7へ供給し空間へ放射される。この結果、各々の素子ア
ンテナから放射されたビームの等位相平面がビーム方向
に対して垂直となり、こうして空間において１つのビー
ムが合成されその合成ビームは指定された方向を向くこ
ととなる。また受信側も同様の原理で、同位相となる受
信信号が合成され、指定方向が受信できることとなる。
従来のビーム制御装置は以上のように構成されているの
で、位相量（θ，φ）を与えてから送信信号が位相シフ
トされるまでのデッドタイム（第11図におけるt1＋t2）
が存在し、この間送信および受信ができない。また演算
を一元的に行うため、送信くり返し時間を早く（たとえ
ば100μｓ以下）にすることが困難であるなどの問題点
があった。
で、位相量（θ，φ）を与えてから送信信号が位相シフ
トされるまでのデッドタイム（第11図におけるt1＋t2）
が存在し、この間送信および受信ができない。また演算
を一元的に行うため、送信くり返し時間を早く（たとえ
ば100μｓ以下）にすることが困難であるなどの問題点
があった。
この発明は上記のような問題点を解消するためになされ
たもので、位相演算中のデッドタイムによる送信／受信
の不可能な時間をなくするとともに、各々の演算をパイ
プラインで実行する事によって送信くり返しの速い（た
とえば10μｓ以下）ビーム制御装置を得ることを目的と
する。
たもので、位相演算中のデッドタイムによる送信／受信
の不可能な時間をなくするとともに、各々の演算をパイ
プラインで実行する事によって送信くり返しの速い（た
とえば10μｓ以下）ビーム制御装置を得ることを目的と
する。
この発明に係るビーム制御装置は、演算結果を位相器へ
の出力時点で保持し、全データが揃った時点で同時に各
位相器へ出力を行うようにしたものである。
の出力時点で保持し、全データが揃った時点で同時に各
位相器へ出力を行うようにしたものである。
またこの発明に係るビーム制御装置は、演算結果を位相
器への出力時点で保持し、全データが揃った時点で同時
に各位相器への出力を行うようにするとともに、演算動
作をパイプライン方式でマルチに行なうようにしたもの
である。
器への出力時点で保持し、全データが揃った時点で同時
に各位相器への出力を行うようにするとともに、演算動
作をパイプライン方式でマルチに行なうようにしたもの
である。
この発明においては、演算結果を位相器への出力時点で
保持し、全データが揃った時点で同時に各位相器への出
力を行うようにしたから、位相演算中のデッドタイムに
よる送信／受信の不可能な時間をなくすことができる。
保持し、全データが揃った時点で同時に各位相器への出
力を行うようにしたから、位相演算中のデッドタイムに
よる送信／受信の不可能な時間をなくすことができる。
また、この発明においては、演算結果を位相器への出力
時点で保持し、全データが揃った時点で同時に各位相器
への出力を行うようにするとともに、演算動作をパイプ
ライン方式でマルチに行なうようにしたから送信くり返
しを速いものとすることができる。
時点で保持し、全データが揃った時点で同時に各位相器
への出力を行うようにするとともに、演算動作をパイプ
ライン方式でマルチに行なうようにしたから送信くり返
しを速いものとすることができる。
以下、この発明の一実施例を図について説明する。
第１図において、１は入力インターフェース回路、２は
入力インターフェース回路１から方位情報を取込み、か
つΔＸ演算器３、ΔＹ演算器４への時間管理をおこなっ
て出力するCPU回路、３はCPU回路２からの方位仰角情報
（AZ、EL）によって、Ｘ側単位位相量の演算 を行うΔＸ演算器、４はCPU回路２からの方位角仰角情
報（AZ,EL）によって、Ｙ側単位位相量の演算 を行うΔＹ演算器、５は座標＆演算コントローラ12から
のモジュール番号からmX座標を発生するmX座標発生器、
６は座標＆演算コントローラ12からのモジュール番号か
らnY座標を発生するnY座標発生器、７はΔＸ演算器３か
らのΔＸとmX座標発生器５からのｍを乗算するＸ乗算
器、８はΔＹ演算器４からのΔＹとnY座標発生器６から
のｎを乗算するＹ乗算器、９は座標＆演算コントローラ
12からのモジュール番号に応じて位相のオフセット値を
出力するプリセット・ジェネレータ、10はＸ乗算器７か
らのmX側位相値と、Ｙ乗算器８からのnX位相値と、プリ
セット・ジェネレータ９からの位相オフセット値（mD
φ）を加算する加算器、11は加算器10からのモジュール
毎の位相値結果を格納するFIFOメモリ、12はCPU回路２
からのスタート信号によってモジュール番号を順次発生
するとともに、加算器10からの演算結果をFIFOメモリへ
書込ませる様タイミング制御する座標＆演算コントロー
ラ、13は座標＆演算コントローラ12からの演算完了信号
によってFIFOの読出し制御をするとともに各々のモジュ
ール群へFIFO出力を分配するタイミングを発生する演算
出力コントローラ、14はFIFOメモリ11からの出力を各々
のモジュールへ分配するとともにシリアル・データへ変
換しモジュール間インターフェイスの信号線を少なくす
るモジュール制御データ出力回路、15はモジュール制御
データ出力回路14からの位相値に応じてRFの位相を制御
する送受信モジュールである。
入力インターフェース回路１から方位情報を取込み、か
つΔＸ演算器３、ΔＹ演算器４への時間管理をおこなっ
て出力するCPU回路、３はCPU回路２からの方位仰角情報
（AZ、EL）によって、Ｘ側単位位相量の演算 を行うΔＸ演算器、４はCPU回路２からの方位角仰角情
報（AZ,EL）によって、Ｙ側単位位相量の演算 を行うΔＹ演算器、５は座標＆演算コントローラ12から
のモジュール番号からmX座標を発生するmX座標発生器、
６は座標＆演算コントローラ12からのモジュール番号か
らnY座標を発生するnY座標発生器、７はΔＸ演算器３か
らのΔＸとmX座標発生器５からのｍを乗算するＸ乗算
器、８はΔＹ演算器４からのΔＹとnY座標発生器６から
のｎを乗算するＹ乗算器、９は座標＆演算コントローラ
12からのモジュール番号に応じて位相のオフセット値を
出力するプリセット・ジェネレータ、10はＸ乗算器７か
らのmX側位相値と、Ｙ乗算器８からのnX位相値と、プリ
セット・ジェネレータ９からの位相オフセット値（mD
φ）を加算する加算器、11は加算器10からのモジュール
毎の位相値結果を格納するFIFOメモリ、12はCPU回路２
からのスタート信号によってモジュール番号を順次発生
するとともに、加算器10からの演算結果をFIFOメモリへ
書込ませる様タイミング制御する座標＆演算コントロー
ラ、13は座標＆演算コントローラ12からの演算完了信号
によってFIFOの読出し制御をするとともに各々のモジュ
ール群へFIFO出力を分配するタイミングを発生する演算
出力コントローラ、14はFIFOメモリ11からの出力を各々
のモジュールへ分配するとともにシリアル・データへ変
換しモジュール間インターフェイスの信号線を少なくす
るモジュール制御データ出力回路、15はモジュール制御
データ出力回路14からの位相値に応じてRFの位相を制御
する送受信モジュールである。
次に動作について説明する。
第２図は第１図の各回路における動作のタイミング図で
ある。第１図において、入力インターフェイス回路１に
入力した方位角仰角等の信号は、CPU回路２へ入力する
送信トリガ信号の割込みによりCPUへ取込まれ、入力デ
ータのチェック等が行われたあと、ΔＸ演算器３、ΔＹ
演算器４へ出力しΔＸ演算器３では、 を演算したあと、Ｘ乗算器７へ入力される。またΔＹ演
算器４では、 を演算したあと、Ｙ乗算器８へ出力する。一方CPU回路
２は座標＆演算コントローラ12へも演算スタート・トリ
ガを出力する。この演算スタート・トリガによって、座
標＆演算コントローラ12は、第３図に示す様にモジュー
ル番号を発生し、mX座標発生器5,nY座標発生器6,及びプ
リセット・ジェネレータ９へ出力する。
ある。第１図において、入力インターフェイス回路１に
入力した方位角仰角等の信号は、CPU回路２へ入力する
送信トリガ信号の割込みによりCPUへ取込まれ、入力デ
ータのチェック等が行われたあと、ΔＸ演算器３、ΔＹ
演算器４へ出力しΔＸ演算器３では、 を演算したあと、Ｘ乗算器７へ入力される。またΔＹ演
算器４では、 を演算したあと、Ｙ乗算器８へ出力する。一方CPU回路
２は座標＆演算コントローラ12へも演算スタート・トリ
ガを出力する。この演算スタート・トリガによって、座
標＆演算コントローラ12は、第３図に示す様にモジュー
ル番号を発生し、mX座標発生器5,nY座標発生器6,及びプ
リセット・ジェネレータ９へ出力する。
mX座標発生器５では、モジュール番号に応じて横方向の
モジュール位置座標ｍを発生し、Ｘ乗算器７へ出力す
る。Ｘ乗算器７では、ΔＸ乗算器３からのΔＸとmX座標
発生器５からのｍを乗算し、ｍΔＸを加算器10へ出力す
る。一方nY座標発生器６では、モジュール番号に応じ
て、高さ方向のモジュール位置座標ｎを発生し、Ｙ乗算
器８へ出力する。
モジュール位置座標ｍを発生し、Ｘ乗算器７へ出力す
る。Ｘ乗算器７では、ΔＸ乗算器３からのΔＸとmX座標
発生器５からのｍを乗算し、ｍΔＸを加算器10へ出力す
る。一方nY座標発生器６では、モジュール番号に応じ
て、高さ方向のモジュール位置座標ｎを発生し、Ｙ乗算
器８へ出力する。
Ｙ乗算器８ではΔＹ乗算器４からのΔＹとnY座標発生器
６からのｎを乗算し、ｎΔＹを加算器10へ出力する。ま
たプリセット・ジェネレータ９はモジュール番号に応じ
て、モジュールごとに有する位相のずれを補正するため
のオフセット位相（nDφ）を加算器10へ出力する。加算
器10ではＸ乗算器７からのｍΔＸとＹ乗算器８からのｎ
ΔＹと、プリセット・ジェネレータ９からのmDφのすべ
てを加算し、モジュール番号ｍに対応した総合の位相値
φ＝ｍΔＸ＋ｎΔＹ＋mDφを出力する（送信と受信で位
相が異なる必要がある場合は、φTY＝ｍΔＸ＋ｎΔＹ＋
mDφTXとφRX＝ｍΔＸ＋ｎΔＹ＋mDφRXを出力する）。
この位相演算結果が出力されると、その出力はFIFO11に
出力され、座標＆演算コントローラ12からのFIFOライト
・パルスによって書込まれる。
６からのｎを乗算し、ｎΔＹを加算器10へ出力する。ま
たプリセット・ジェネレータ９はモジュール番号に応じ
て、モジュールごとに有する位相のずれを補正するため
のオフセット位相（nDφ）を加算器10へ出力する。加算
器10ではＸ乗算器７からのｍΔＸとＹ乗算器８からのｎ
ΔＹと、プリセット・ジェネレータ９からのmDφのすべ
てを加算し、モジュール番号ｍに対応した総合の位相値
φ＝ｍΔＸ＋ｎΔＹ＋mDφを出力する（送信と受信で位
相が異なる必要がある場合は、φTY＝ｍΔＸ＋ｎΔＹ＋
mDφTXとφRX＝ｍΔＸ＋ｎΔＹ＋mDφRXを出力する）。
この位相演算結果が出力されると、その出力はFIFO11に
出力され、座標＆演算コントローラ12からのFIFOライト
・パルスによって書込まれる。
こののち次のモジュール番号が、座標＆演算コントロー
ラ12によってmX座標発生器5,nY座標発生器6,及びプリセ
ット・ジェネレータ９へ出力し、第３図に示す様に次の
モジュールの位相演算が行われ、FIFO11に書込まれるこ
ととなる。
ラ12によってmX座標発生器5,nY座標発生器6,及びプリセ
ット・ジェネレータ９へ出力し、第３図に示す様に次の
モジュールの位相演算が行われ、FIFO11に書込まれるこ
ととなる。
こうしてFIFO11へ全モジュール分の位相値が書込まれた
あと、座標＆演算コントローラ12から演算終了信号が演
算出力コントローラ13へ出力する。演算出力コントロー
ラ13では、この信号と、送信トリガ（起動用として使用
のため同様の信号であれば何でもよい）信号によってFI
FO11からの読出しコントロールを開始する。FIFO11から
の読出しデータは該当モジュールを受持つモジュール制
御データ出力回路14へ順次出力する。モジュール制御デ
ータ14では、送受信モジュール15へ送るための信号のシ
リアル変換（インターフェイスの信号本数を少なくする
ため）等を行い、モジュール番号を付与して位相データ
を出力する（周波数データ等必要に応じ付与する）。送
信モジュール15では、送られて来たデータの中から自己
のモジュール番号に該当する位相データを取込みレジス
タへ記憶し、第２図で示す送受信モジュール位相器セッ
トパルスによって位相器へ出力し、以降のRF送信信号の
位相，及び受信信号の位相を指定量だけシフトすること
となる。
あと、座標＆演算コントローラ12から演算終了信号が演
算出力コントローラ13へ出力する。演算出力コントロー
ラ13では、この信号と、送信トリガ（起動用として使用
のため同様の信号であれば何でもよい）信号によってFI
FO11からの読出しコントロールを開始する。FIFO11から
の読出しデータは該当モジュールを受持つモジュール制
御データ出力回路14へ順次出力する。モジュール制御デ
ータ14では、送受信モジュール15へ送るための信号のシ
リアル変換（インターフェイスの信号本数を少なくする
ため）等を行い、モジュール番号を付与して位相データ
を出力する（周波数データ等必要に応じ付与する）。送
信モジュール15では、送られて来たデータの中から自己
のモジュール番号に該当する位相データを取込みレジス
タへ記憶し、第２図で示す送受信モジュール位相器セッ
トパルスによって位相器へ出力し、以降のRF送信信号の
位相，及び受信信号の位相を指定量だけシフトすること
となる。
この様にして各々のモジュールの位相を設定することに
よって、空間におけるビームの合成方向が指定した方位
角AZ,仰角ELとなる。
よって、空間におけるビームの合成方向が指定した方位
角AZ,仰角ELとなる。
第２図は処理時間の図を示し、送信トリガを基準に、第
１の動作として入力の方位角，仰角のとりこみ、第２の
動作としてΔX,ΔＹ演算及びmX,nY演算、第３の動作と
してFIFO読出し，モジュール出力の各ステージを送信ト
リガ毎に行うことによって、ビーム制御器の動作全体が
パイプライン演算処理を行っている。また、第４図は方
位，仰角の空間における概念を示す図である。
１の動作として入力の方位角，仰角のとりこみ、第２の
動作としてΔX,ΔＹ演算及びmX,nY演算、第３の動作と
してFIFO読出し，モジュール出力の各ステージを送信ト
リガ毎に行うことによって、ビーム制御器の動作全体が
パイプライン演算処理を行っている。また、第４図は方
位，仰角の空間における概念を示す図である。
ここで、上記実施例では、第２図で示すパイプライン演
算のうちで最も時間のかかるのがmX,nY演算（例えば500
0個の送受信モジュールを有する場合5000回ループさせ
る事となる）であるため、この部分をマルチ処理にすれ
ばより高速に演算できる（例えば、10段のマルチにする
と500回のループで演算が完了する）ことになる。
算のうちで最も時間のかかるのがmX,nY演算（例えば500
0個の送受信モジュールを有する場合5000回ループさせ
る事となる）であるため、この部分をマルチ処理にすれ
ばより高速に演算できる（例えば、10段のマルチにする
と500回のループで演算が完了する）ことになる。
この場合の２段のマルチ処理の実施例を第５図に示す。
図において、例えば２段のＡ部とＢ部でパラレル処理を
行い、演算時間を半分にしている。第１図の動作の相違
部分のみにつき説明すると、CPU2から起動されたマルチ
座標＆演算コントローラ21はモジュール番号をＡ部のmX
座標発生器5,nY座標発生器６、プリセット・ジェネレー
タ９へ出力し、Ａ部のモジュール番号に応じたモジュー
ル座標m,nとプリセットmDφとを出力する。また同時に
Ｂ部のmX座標発生器122、nY座標発生器123、プリセット
・ジェネレータ124からＢ部のモジュール座標に応じた
モジュール座標（ｍ＋α），（ｎ＋β）とプリセットmD
1φを出力する。この発生する座標は第６図を例にとる
と、Ａ部ではｍ＝1,2,3,4となり、Ｂ部ではｍ＝−1,−
2,−3,−４となる。
行い、演算時間を半分にしている。第１図の動作の相違
部分のみにつき説明すると、CPU2から起動されたマルチ
座標＆演算コントローラ21はモジュール番号をＡ部のmX
座標発生器5,nY座標発生器６、プリセット・ジェネレー
タ９へ出力し、Ａ部のモジュール番号に応じたモジュー
ル座標m,nとプリセットmDφとを出力する。また同時に
Ｂ部のmX座標発生器122、nY座標発生器123、プリセット
・ジェネレータ124からＢ部のモジュール座標に応じた
モジュール座標（ｍ＋α），（ｎ＋β）とプリセットmD
1φを出力する。この発生する座標は第６図を例にとる
と、Ａ部ではｍ＝1,2,3,4となり、Ｂ部ではｍ＝−1,−
2,−3,−４となる。
また、本発明の他の実施例として、小型化が必要な場合
で演算が遅くても良い場合において、第１図の３〜10,1
2をファームウェア化した場合の例を第７図に示す。ま
たその処理のCPU側の処理フローを第８図に示す。
で演算が遅くても良い場合において、第１図の３〜10,1
2をファームウェア化した場合の例を第７図に示す。ま
たその処理のCPU側の処理フローを第８図に示す。
第７図において、CPU回路130は第１図の3,4,5,6,7,8,9,
10,12をファームウェア化によって実現している。この
処理のフローを第８図に示す。
10,12をファームウェア化によって実現している。この
処理のフローを第８図に示す。
このようにしてファームウェア化された本実施例のビー
ム制御装置は、アレイアンテナ装置自体を安価で小型な
装置とする事ことができる。
ム制御装置は、アレイアンテナ装置自体を安価で小型な
装置とする事ことができる。
以上のようにこの発明によれば、演算結果を位相器への
出力時点で保持し、全データが揃った時点で同時に各位
相器への出力を行うようにしたから、位相演算中のデッ
ドタイムによる送信／受信の不可能な時間をなくすこと
ができる効果がある。また、ビーム制御器全体をパイプ
ライン処理で実行することによって実質上の演算時間を
短くできる様に構成したので、高速の位相演算ができる
効果があり、また演算をファームウェア化した装置にお
いては、小型でかつ安価な装置が得られる効果がある。
出力時点で保持し、全データが揃った時点で同時に各位
相器への出力を行うようにしたから、位相演算中のデッ
ドタイムによる送信／受信の不可能な時間をなくすこと
ができる効果がある。また、ビーム制御器全体をパイプ
ライン処理で実行することによって実質上の演算時間を
短くできる様に構成したので、高速の位相演算ができる
効果があり、また演算をファームウェア化した装置にお
いては、小型でかつ安価な装置が得られる効果がある。
第１図はこの発明の一実施例によるビーム制御装置を示
すブロック図、第２図はこの発明の動作時間関係図、第
３図は第１図の位相演算部の動作時間関係図、第４図は
空間における方位角，仰角の概念図、第５図はこの発明
の他の実施例（高速パラレル化）を示す図、第６図は第
５図のプラナアレイ面を示す一例を示す図、第７図はこ
の発明の他の実施例（ファームウェアによる小型化）を
示す図、第８図は第７図のファームウェアの動作フロー
図、第９図は従来のビーム制御回路を示すブロック図、
第10図は空間におけるθ，φの概念図、第11図は従来の
動作の時間関係図である。 １……インターフェイス回路、２……CPU回路、３……
ΔＸ演算器、４……ΔＹ演算器、５……mX座標発生器、
６……nY座標発生器、７……Ｘ乗算器、８……Ｙ乗算
器、９……プリセット・ジェネレータ、10……加算器、
11……FIFO、12……座標＆演算コントローラ、13……演
算出力コントローラ、14……モジュール制御データ出力
回路、15……送受信モジュール、20……マルチ座標＆演
算コントローラ、21……マルチ演算出力コントローラ、
22……mX座標発生器１、23……nY座標発生器１、24……
プリセット・ジェネレータ１、30……CPU回路１、31…
…演算出力コントローラ１、101……TXS,TYS発生回路、
102……行演算用乗算回路、103……列演算用乗算回路、
104……Ｘ側位相器、105……増幅器、106……シリアル
フィーダ、107……素子アンテナ、108……Ｙ側位相器。 なお図中同一符号は同一又は相当部分を示す。
すブロック図、第２図はこの発明の動作時間関係図、第
３図は第１図の位相演算部の動作時間関係図、第４図は
空間における方位角，仰角の概念図、第５図はこの発明
の他の実施例（高速パラレル化）を示す図、第６図は第
５図のプラナアレイ面を示す一例を示す図、第７図はこ
の発明の他の実施例（ファームウェアによる小型化）を
示す図、第８図は第７図のファームウェアの動作フロー
図、第９図は従来のビーム制御回路を示すブロック図、
第10図は空間におけるθ，φの概念図、第11図は従来の
動作の時間関係図である。 １……インターフェイス回路、２……CPU回路、３……
ΔＸ演算器、４……ΔＹ演算器、５……mX座標発生器、
６……nY座標発生器、７……Ｘ乗算器、８……Ｙ乗算
器、９……プリセット・ジェネレータ、10……加算器、
11……FIFO、12……座標＆演算コントローラ、13……演
算出力コントローラ、14……モジュール制御データ出力
回路、15……送受信モジュール、20……マルチ座標＆演
算コントローラ、21……マルチ演算出力コントローラ、
22……mX座標発生器１、23……nY座標発生器１、24……
プリセット・ジェネレータ１、30……CPU回路１、31…
…演算出力コントローラ１、101……TXS,TYS発生回路、
102……行演算用乗算回路、103……列演算用乗算回路、
104……Ｘ側位相器、105……増幅器、106……シリアル
フィーダ、107……素子アンテナ、108……Ｙ側位相器。 なお図中同一符号は同一又は相当部分を示す。
Claims (1)
- 【請求項１】複数のアクティブ・モジュールを有するア
クティブ・フェーズドアレイ空中線の生成ビームを制御
するビーム制御装置において、 ビームを２次元又は３次元走査するための方位、仰角情
報、周波数情報等の情報を入力する入力部と、 上記情報から上記複数のアクティブ・モジュールの各々
の位相値を順次演算する演算部と、 上記演算部より順次出力される演算結果を保持し、全て
のアクティブ・モジュールの位相値が揃った時点で各位
相値を各アクティブ・モジュールの位相器に対し出力す
る手段とを備えたことを特徴とするビーム制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20764889A JPH07105658B2 (ja) | 1989-08-08 | 1989-08-08 | ビーム制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20764889A JPH07105658B2 (ja) | 1989-08-08 | 1989-08-08 | ビーム制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0369202A JPH0369202A (ja) | 1991-03-25 |
| JPH07105658B2 true JPH07105658B2 (ja) | 1995-11-13 |
Family
ID=16543259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20764889A Expired - Fee Related JPH07105658B2 (ja) | 1989-08-08 | 1989-08-08 | ビーム制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07105658B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09107206A (ja) * | 1995-08-04 | 1997-04-22 | Ngk Spark Plug Co Ltd | 誘電体フィルタ及びその結合容量調整方法 |
| JP3315955B2 (ja) * | 1999-09-29 | 2002-08-19 | 松下電器産業株式会社 | 基地局装置及び無線通信方法 |
-
1989
- 1989-08-08 JP JP20764889A patent/JPH07105658B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0369202A (ja) | 1991-03-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |