JPH0369202A - ビーム制御装置 - Google Patents
ビーム制御装置Info
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- JPH0369202A JPH0369202A JP20764889A JP20764889A JPH0369202A JP H0369202 A JPH0369202 A JP H0369202A JP 20764889 A JP20764889 A JP 20764889A JP 20764889 A JP20764889 A JP 20764889A JP H0369202 A JPH0369202 A JP H0369202A
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- 238000010586 diagram Methods 0.000 description 14
- 230000000694 effects Effects 0.000 description 5
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Landscapes
- Variable-Direction Aerials And Aerial Arrays (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はアクティブ・フェーズドアレイ空中線の生成
ビームを制御するビーム制御装置に関し、特にその演算
を高速化できる、あるいは装置を小型化できるビーム制
御装置に関するものである。
ビームを制御するビーム制御装置に関し、特にその演算
を高速化できる、あるいは装置を小型化できるビーム制
御装置に関するものである。
第９図は例えばレーダーハンドブック（ＲＡＤＡＲＨＡ
ＮＤＢＯＯＫ（Ｎａｖａｌ Ｒｅ５ｅａｒｃｈ Ｌａｂ
ｏｒａｔｏｒｙ） ）に記述されている従来のアクティ
ブ・フェーズドアレイのビーム制御装置を示すブロック
図であり、図において、１０１はＴＸＳ、ＴＹＳ発生回
路であり、１０２はこのＴＸＳ、ＴＹＳ発生回路１０１
の演算結果のＴＸＳから行側の位相器のシフト量を演算
する行演算用乗算回路、１０３はＴＸＳ、ＴＹＳ発生回
路１０１の演算結果ＴＹＳから列側の位相器のシフト量
を演算する列演算用乗算回路、１０４は行演算用乗算回
路１０２が出力する位相量に応じてＲＦの位相を制御す
るＸ側位相器、１０５・はＸ側位相器１０４から出力さ
れるＲＦを所要の電力まで増幅する増幅器、１０６は増
幅器１０５からの信号を列側のＹ側位相器１０８へ分配
するシリアルフィーダ、１０７は素子アンテナである。
ＮＤＢＯＯＫ（Ｎａｖａｌ Ｒｅ５ｅａｒｃｈ Ｌａｂ
ｏｒａｔｏｒｙ） ）に記述されている従来のアクティ
ブ・フェーズドアレイのビーム制御装置を示すブロック
図であり、図において、１０１はＴＸＳ、ＴＹＳ発生回
路であり、１０２はこのＴＸＳ、ＴＹＳ発生回路１０１
の演算結果のＴＸＳから行側の位相器のシフト量を演算
する行演算用乗算回路、１０３はＴＸＳ、ＴＹＳ発生回
路１０１の演算結果ＴＹＳから列側の位相器のシフト量
を演算する列演算用乗算回路、１０４は行演算用乗算回
路１０２が出力する位相量に応じてＲＦの位相を制御す
るＸ側位相器、１０５・はＸ側位相器１０４から出力さ
れるＲＦを所要の電力まで増幅する増幅器、１０６は増
幅器１０５からの信号を列側のＹ側位相器１０８へ分配
するシリアルフィーダ、１０７は素子アンテナである。
次に動作について説明する。
第１０図にビームの空間合成の様子を示し、第１１図に
演算の時間関係を示す。
演算の時間関係を示す。
第１０図におけるＸ、 Ｙ平面において、Ｙ側へφだけ
オフセットし、Ｚ軸からその軸に対してθだけオフセッ
トした方向へビームを出力するとした場合、第１０図に
示すｍｄｘ、ｎｄｙで配列されたアレイ・マトリックス
の各々の素子に与える位相値は、ｍｎ”＝ｍＴＸＳ＋ｎ
ＴＹＳとなる。
オフセットし、Ｚ軸からその軸に対してθだけオフセッ
トした方向へビームを出力するとした場合、第１０図に
示すｍｄｘ、ｎｄｙで配列されたアレイ・マトリックス
の各々の素子に与える位相値は、ｍｎ”＝ｍＴＸＳ＋ｎ
ＴＹＳとなる。
またＴＸＳとＴＹＳは送信波長をλとしたとき、各々、
ス
となる。
これらの演算の時間関係を第１１図を使用しながら第９
図において説明すると、ビーム方向の指定方向θ、φは
ＴＸＳ、ＴＹＳ発生回路１０１に入力し、該ＴＸＳ、Ｔ
ＹＳ発生回路１０１で、とを演算したのち、ＴＸＳは行
演算用乗算回路１０２へ出力する。行演算用乗算回路１
０２では各々の行側の位置にあるＸ側位相器１０４の分
だけＴＸＳを倍（ＴＸＳ、２ＴＸＳ、３ＴＸＳ・ｍＴＸ
Ｓ）して各々の増幅器１０５へ出力する。
図において説明すると、ビーム方向の指定方向θ、φは
ＴＸＳ、ＴＹＳ発生回路１０１に入力し、該ＴＸＳ、Ｔ
ＹＳ発生回路１０１で、とを演算したのち、ＴＸＳは行
演算用乗算回路１０２へ出力する。行演算用乗算回路１
０２では各々の行側の位置にあるＸ側位相器１０４の分
だけＴＸＳを倍（ＴＸＳ、２ＴＸＳ、３ＴＸＳ・ｍＴＸ
Ｓ）して各々の増幅器１０５へ出力する。
一方ＴＸＳ、ＴＹＳ発生回路１０１からのＴＹＳは列演
算用乗算回路１０３へ出力し、列演算用乗算回路１０３
では、列側の位置にあるＹ側位相器１０８の分だけＴＹ
Ｓを各々に該当する倍（ＴＹＳ、２ＴＹＳ、３ＴＹＳ・
ｎＴＹｓ）を行い出力する。
算用乗算回路１０３へ出力し、列演算用乗算回路１０３
では、列側の位置にあるＹ側位相器１０８の分だけＴＹ
Ｓを各々に該当する倍（ＴＹＳ、２ＴＹＳ、３ＴＹＳ・
ｎＴＹｓ）を行い出力する。
こうしてＸ側位相器１０４、Ｙ側位相器１０８の位相量
が設定されたあと、送信種信号がＸ側位相器１０４へ加
えられ、各々の所定の位相シフトを与えたのち増幅器１
０５によって所要の電力まで増幅され、シリアル・フィ
ーダー０６へ送られる。
が設定されたあと、送信種信号がＸ側位相器１０４へ加
えられ、各々の所定の位相シフトを与えたのち増幅器１
０５によって所要の電力まで増幅され、シリアル・フィ
ーダー０６へ送られる。
シリアル・フィーダ１０６では増幅器１０５からのＲＦ
信号を列側位相器１０８へ分配し、列側位相器１０Ｂで
列側の位置による所定の位相シフトを与えられたのち、
素子アンテナ１０７へ供給し空間へ放射される。この結
果、各々の素子アンテナから放射されたビームの等位相
平面がビーム方向に対して垂直となり、こうして空間に
おいて１つのビームが台底されその台底ビームは指定さ
れた方向を向くこととなる。また受信側も同様の原理で
、同位相となる受信信号が台底され、指定方向が受信で
きることとなる。
信号を列側位相器１０８へ分配し、列側位相器１０Ｂで
列側の位置による所定の位相シフトを与えられたのち、
素子アンテナ１０７へ供給し空間へ放射される。この結
果、各々の素子アンテナから放射されたビームの等位相
平面がビーム方向に対して垂直となり、こうして空間に
おいて１つのビームが台底されその台底ビームは指定さ
れた方向を向くこととなる。また受信側も同様の原理で
、同位相となる受信信号が台底され、指定方向が受信で
きることとなる。
従来のビーム制御装置は以上のように構成されているの
で、位相量（θ、φ）を与えてから送信信号が位相シフ
トされるまでのデッドタイム（第１１図におけるｔｌ＋
ｔ２）が存在し、この間送信および受信ができない。ま
た演算を一元的に行うため、送信くり返し時間を早く（
たとえば１００μｓ以下）にすることが困難であるなど
の問題点があった。
で、位相量（θ、φ）を与えてから送信信号が位相シフ
トされるまでのデッドタイム（第１１図におけるｔｌ＋
ｔ２）が存在し、この間送信および受信ができない。ま
た演算を一元的に行うため、送信くり返し時間を早く（
たとえば１００μｓ以下）にすることが困難であるなど
の問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、位相演算中のデッドタイムによる送信／受信
の不可能な時間をなくするとともに、各々の演算をパイ
プラインで実行する事によって送信くり返しの速い（た
とえば１０ｕＳ以下）ビーム制御装置を得ることを目的
とする。
たもので、位相演算中のデッドタイムによる送信／受信
の不可能な時間をなくするとともに、各々の演算をパイ
プラインで実行する事によって送信くり返しの速い（た
とえば１０ｕＳ以下）ビーム制御装置を得ることを目的
とする。
この発明に係るビーム制御装置は、演算結果を位相器へ
の出力時点で保持し、全データが揃った時点で同時に各
位相器への出力を行うようにしたものである。
の出力時点で保持し、全データが揃った時点で同時に各
位相器への出力を行うようにしたものである。
またこの発明に係るビーム制御装置は、演算結果を位相
器への出力時点で保持し、全データが揃った時点で同時
に各位相器への出力を行うようにするとともに、演算動
作をパイプライン方式でマルチに行なうようにしたもの
である。
器への出力時点で保持し、全データが揃った時点で同時
に各位相器への出力を行うようにするとともに、演算動
作をパイプライン方式でマルチに行なうようにしたもの
である。
この発明においては、演算結果を位相器への出力時点で
保持し、全データが揃った時点で同時に各位相器への出
力を行うようにしたから、位相演真中のデッドタイムに
よる送信／受信の不可能な時間をなくすことができる。
保持し、全データが揃った時点で同時に各位相器への出
力を行うようにしたから、位相演真中のデッドタイムに
よる送信／受信の不可能な時間をなくすことができる。
また、この発明においては、演算結果を位相器への出力
時点で保持し、全データが揃った時点で同時に各位相器
への出力を行うようにするとともに、演算動作をパイプ
ライン方式でマルチ・に行なうようにしたから送信くり
返しを速いものとすることができる。
時点で保持し、全データが揃った時点で同時に各位相器
への出力を行うようにするとともに、演算動作をパイプ
ライン方式でマルチ・に行なうようにしたから送信くり
返しを速いものとすることができる。
以下、この発明の一実施例を図について説明する。
第１図において、１は入力インターフェイス回路、２は
入力インターフェイス回路１から方位情報を取込み、か
つΔＸ演算器３、ΔＹ演算器４への時間管理をおこなっ
て出力するＣＰＵ回路、３はＣＰＵ回路２からの方位仰
角情報（ＡＺＳＥＬ）５ｉｎＡＺ−ｃｏｓＥＬを行うΔ
Ｘ演算器、４はＣＰＵ回路２からの方位角仰角情報（Ａ
Ｚ、ＥＬ）にょ−ｙ−ｃ、Ｙ個単位（立相量。演算、、
＝３６０°６′λ ｓ ｉ ｎＥＬを行うΔＹ演算器、５は座標＆演算コン
トローラー２からのモジュール番号からｍＸ座標を発生
するｍＸ座標発生器、６は座標＆演算コントローラー２
からのモジュール番号からｎＹ座標を発生するｎＹ座標
発生器、７はΔＸ演算器３からのΔＸとｍＸ座標発生器
５からのｍを乗算するＸ乗算器、８はΔＹ演算器４から
のΔＹとｎＹ座標発生器６からのｎを乗算する７乗算器
、９は座標＆演算コントローラー２からのモジュール番
号に応じて位相のオフセット値を出力するプリセット・
ジェネレータ、１０はＸ乗算器７からのｍＸ側位相値と
、７乗算器８からのｎＸ位相値と、プリセット・ジェネ
レータ９からの位相オフセット値（ｍＤφ）を加算する
加算器、１１は加算器１０からのモジュール毎の位相値
結果を格納するＦＩＦＯメモリ、１２はＣＰＵ回路２か
らのスタート信号によってモジュール番号を順次発生す
るとともに、加算器１０からの演算結果をＰＩＦＯメモ
リへ書込ませる様タイミング制御する座標＆演算コント
ローラ、１３は座標＆演算コントローラ１２からの演算
完了信号によってＦＩＦＯの読出し制御をするとともに
各々のモジュール群へＦＩＦＯ出力を分配するタイミン
グを発生する演算出力コントロー２．１４はＦＩＦＯメ
モリ１１からの出力を各々のモジュールへ分配するとと
もにシリアル・データへ変換しモジュール間インターフ
ェイスの信号線を少なくするモジュール制御データ出力
回路、１５はモジュール制御データ出力回路１４からの
位相値に応じてＲＦの位相を制御する送受信モジュール
である。
入力インターフェイス回路１から方位情報を取込み、か
つΔＸ演算器３、ΔＹ演算器４への時間管理をおこなっ
て出力するＣＰＵ回路、３はＣＰＵ回路２からの方位仰
角情報（ＡＺＳＥＬ）５ｉｎＡＺ−ｃｏｓＥＬを行うΔ
Ｘ演算器、４はＣＰＵ回路２からの方位角仰角情報（Ａ
Ｚ、ＥＬ）にょ−ｙ−ｃ、Ｙ個単位（立相量。演算、、
＝３６０°６′λ ｓ ｉ ｎＥＬを行うΔＹ演算器、５は座標＆演算コン
トローラー２からのモジュール番号からｍＸ座標を発生
するｍＸ座標発生器、６は座標＆演算コントローラー２
からのモジュール番号からｎＹ座標を発生するｎＹ座標
発生器、７はΔＸ演算器３からのΔＸとｍＸ座標発生器
５からのｍを乗算するＸ乗算器、８はΔＹ演算器４から
のΔＹとｎＹ座標発生器６からのｎを乗算する７乗算器
、９は座標＆演算コントローラー２からのモジュール番
号に応じて位相のオフセット値を出力するプリセット・
ジェネレータ、１０はＸ乗算器７からのｍＸ側位相値と
、７乗算器８からのｎＸ位相値と、プリセット・ジェネ
レータ９からの位相オフセット値（ｍＤφ）を加算する
加算器、１１は加算器１０からのモジュール毎の位相値
結果を格納するＦＩＦＯメモリ、１２はＣＰＵ回路２か
らのスタート信号によってモジュール番号を順次発生す
るとともに、加算器１０からの演算結果をＰＩＦＯメモ
リへ書込ませる様タイミング制御する座標＆演算コント
ローラ、１３は座標＆演算コントローラ１２からの演算
完了信号によってＦＩＦＯの読出し制御をするとともに
各々のモジュール群へＦＩＦＯ出力を分配するタイミン
グを発生する演算出力コントロー２．１４はＦＩＦＯメ
モリ１１からの出力を各々のモジュールへ分配するとと
もにシリアル・データへ変換しモジュール間インターフ
ェイスの信号線を少なくするモジュール制御データ出力
回路、１５はモジュール制御データ出力回路１４からの
位相値に応じてＲＦの位相を制御する送受信モジュール
である。
次に動作について説明する。
第２図は第１図の各回路における動作のタイ逅ング図で
ある。第１図において、入力インターフェイス回路１に
入力した方位角仰角等の信号は、ＣＰＵ回路２へ入力す
る送信トリガ信号の割込みによりＣＰＵへ取込まれ、入
力データのチエツク等が行われたあと、ΔＸ演算器３、
ΔＹ演算器４３６０・ｄｘ へ出力しΔＸ演算器３では、ΔＸ＝ ｓｉｎＡＺ−ｃｏｓＥＬを演算したあと、Ｘ乗算器７へ
入力される。またΔＹ演算器４では、ΔＹ算器８へ出力
する。一方ＣＰＵ回路２は座標＆演算コントローラー２
へも演算スタート・トリガを出力する。この演算スター
ト・トリガによって、座標＆演算コントローラー２は、
第３図に示す様にモジュール番号を発生し、ｍＸ座標発
生器５゜ｎＹ座標発生器６．及びプリセット・ジェネレ
ータ９へ出力する。
ある。第１図において、入力インターフェイス回路１に
入力した方位角仰角等の信号は、ＣＰＵ回路２へ入力す
る送信トリガ信号の割込みによりＣＰＵへ取込まれ、入
力データのチエツク等が行われたあと、ΔＸ演算器３、
ΔＹ演算器４３６０・ｄｘ へ出力しΔＸ演算器３では、ΔＸ＝ ｓｉｎＡＺ−ｃｏｓＥＬを演算したあと、Ｘ乗算器７へ
入力される。またΔＹ演算器４では、ΔＹ算器８へ出力
する。一方ＣＰＵ回路２は座標＆演算コントローラー２
へも演算スタート・トリガを出力する。この演算スター
ト・トリガによって、座標＆演算コントローラー２は、
第３図に示す様にモジュール番号を発生し、ｍＸ座標発
生器５゜ｎＹ座標発生器６．及びプリセット・ジェネレ
ータ９へ出力する。
ｍＸ座標発生器５では、モジュール番号に応じて横方向
のモジュール位置座標ｍを発生し、Ｘ乗算器７へ出力す
る。Ｘ乗算器７では、ΔＸ乗算器３からのΔＸとｍＸ座
標発生器５からのｍを乗算し、ｍΔＸを加算器１０へ出
力する。一方ｎＹ座標発生器６では、モジュール番号に
応じて、高さ方向のモジュール位置座標ｎを発生し、７
乗算器８へ出力する。
のモジュール位置座標ｍを発生し、Ｘ乗算器７へ出力す
る。Ｘ乗算器７では、ΔＸ乗算器３からのΔＸとｍＸ座
標発生器５からのｍを乗算し、ｍΔＸを加算器１０へ出
力する。一方ｎＹ座標発生器６では、モジュール番号に
応じて、高さ方向のモジュール位置座標ｎを発生し、７
乗算器８へ出力する。
７乗算器８ではΔＹ乗算器４からのΔＹとｎＹ座標発生
器６からのｎを乗算し、ｎΔＹを加算器１０へ出力する
。またプリセット・ジェネレータ９はモジュール番号に
応じて、モジュールごとに有する位相のずれを補正する
ためのオフセット位相（ｎＤφ）を加算器１０へ出力す
る。加算器１０ではＸ乗算器７からのｍΔＸと７乗算器
８からのｎΔＹと、プリセット・ジェネレータ９からの
ｍＤφのすべてを加算し、モジュール番号ｍに対応した
総合の位相値φ＝ｍΔＸ＋ｎΔＹ＋ｍＤφを出力する（
送信と受信で位相が異なる必要がある場合は、φＴｙ＝
ｍΔＸ＋ｎΔＹ＋ｍＤφア。とφ、Ｘ＝ｍΔＸ＋ｎΔＹ
＋ｍＤφＲ８を出力する）。この位相演算結果が出力さ
れると、その出力はＦＩＦＯＩＩに出力され、座標＆演
算コントローラ１２からのＦＩＦＯライト・パルスによ
って書込まれる。
器６からのｎを乗算し、ｎΔＹを加算器１０へ出力する
。またプリセット・ジェネレータ９はモジュール番号に
応じて、モジュールごとに有する位相のずれを補正する
ためのオフセット位相（ｎＤφ）を加算器１０へ出力す
る。加算器１０ではＸ乗算器７からのｍΔＸと７乗算器
８からのｎΔＹと、プリセット・ジェネレータ９からの
ｍＤφのすべてを加算し、モジュール番号ｍに対応した
総合の位相値φ＝ｍΔＸ＋ｎΔＹ＋ｍＤφを出力する（
送信と受信で位相が異なる必要がある場合は、φＴｙ＝
ｍΔＸ＋ｎΔＹ＋ｍＤφア。とφ、Ｘ＝ｍΔＸ＋ｎΔＹ
＋ｍＤφＲ８を出力する）。この位相演算結果が出力さ
れると、その出力はＦＩＦＯＩＩに出力され、座標＆演
算コントローラ１２からのＦＩＦＯライト・パルスによ
って書込まれる。
こののち次のモジュール番号が、座標＆演算コントロー
ラ１２によってｍＸ座標発生器５．ｎＹ座標発生器６．
及びプリセット・ジェネレータ９へ出力し、第３図に示
す様に次のモジュールの位相演算が行われ、ＰＩＦＯＩ
Ｉに書込まれることとなる。
ラ１２によってｍＸ座標発生器５．ｎＹ座標発生器６．
及びプリセット・ジェネレータ９へ出力し、第３図に示
す様に次のモジュールの位相演算が行われ、ＰＩＦＯＩ
Ｉに書込まれることとなる。
こうしてＦＩＦＯＩＩへ全モジュール分の位相値が書込
まれたあと、座標＆演算コントローラ１２から演算終了
信号が演算出力コントローラ１３へ出力する。演算出力
コントローラ１３では、この信号と、送信トリガ（起動
用として使用のため同様の信号であれば何でもよい）信
号によってＦＩＦＯＩＩからの読出しコントロールを開
始する。
まれたあと、座標＆演算コントローラ１２から演算終了
信号が演算出力コントローラ１３へ出力する。演算出力
コントローラ１３では、この信号と、送信トリガ（起動
用として使用のため同様の信号であれば何でもよい）信
号によってＦＩＦＯＩＩからの読出しコントロールを開
始する。
ＦＩＦ○１１からの読出しデータは該当モジュールを受
持つモジュール制御データ出力回路１４へ順次出力する
。モジュール制御データ１４では、送受信モジュール１
５へ送るための信号のシリアル変換（インターフェイス
の信号本数を少なくするため）等を行い、モジュール番
号を付与して位相データを出力する（周波数データ等必
要に応じ付与する）。送信モジュール１５では、送られ
て来たデータの中から自己のモジュール番号に該当する
位相データを取込みレジスタへ記憶し、第２図で示す送
受信モジュール位相器セットパルスによって位相器へ出
力し、以降のＲＦ送信信号の位相、及び受信信号の位相
を指定量だけシフトすることとなる。
持つモジュール制御データ出力回路１４へ順次出力する
。モジュール制御データ１４では、送受信モジュール１
５へ送るための信号のシリアル変換（インターフェイス
の信号本数を少なくするため）等を行い、モジュール番
号を付与して位相データを出力する（周波数データ等必
要に応じ付与する）。送信モジュール１５では、送られ
て来たデータの中から自己のモジュール番号に該当する
位相データを取込みレジスタへ記憶し、第２図で示す送
受信モジュール位相器セットパルスによって位相器へ出
力し、以降のＲＦ送信信号の位相、及び受信信号の位相
を指定量だけシフトすることとなる。
この様にして各々のモジュールの位相を設定することに
よって、空間におけるビームの合成方向が指定した方位
角ＡＺ、仰角ＥＬとなる。
よって、空間におけるビームの合成方向が指定した方位
角ＡＺ、仰角ＥＬとなる。
第２図は処理時間の図を示し、送信トリガを基準に、第
１の動作として入力の方位角、仰角のとりこみ、第２の
動作としてΔＸ、ΔＹ演算及びｍＸ、ｎＹ演算、第３の
動作としてＦＩＦＯ続出し。
１の動作として入力の方位角、仰角のとりこみ、第２の
動作としてΔＸ、ΔＹ演算及びｍＸ、ｎＹ演算、第３の
動作としてＦＩＦＯ続出し。
モジュール出力の各ステージを送信トリガ毎に行うこと
によって、ビーム制御器の動作全体がパイプライン演算
処理を行っている。また、第４図は方位、仰角の空間に
おける概念を示す図である。
によって、ビーム制御器の動作全体がパイプライン演算
処理を行っている。また、第４図は方位、仰角の空間に
おける概念を示す図である。
ここで、上記実施例では、第２図で示すパイプライン演
算のうちで最も時間のかかるのがｍＸ。
算のうちで最も時間のかかるのがｍＸ。
ｎＹ演算（例えば５０００個の送受信モジュールを有す
る場合５０００回ループさせる事となる）であるため、
この部分をマルチ処理にすればより高速に演算できる（
例えば、１０段のマルチにすると５００回のループで演
算が完了する）ことになる。
る場合５０００回ループさせる事となる）であるため、
この部分をマルチ処理にすればより高速に演算できる（
例えば、１０段のマルチにすると５００回のループで演
算が完了する）ことになる。
この場合の２段のマルチ処理の実施例を第５図に示す。
図において、例えば２段のＡ部とＢ部でパラレル処理を
行い、演算時間を半分にしている。第１図の動作の相違
部分のみにつき説明すると、ＣＰＵ２から起動されたマ
ルチ座標＆演算コントローラ２１はモジュール番号をＡ
部のｍＸ座標発生器５、ｎＹ座標発生器６、プリセット
・ジェネレータ９へ出力し、Ａ部のモジュール番号に応
じたモジュール座標ｍ、ｎとプリセットｍＤφとを出力
する。また同時にＢ部のｍＸ座標発生器１２２、ｎＹ座
標発生器１２３、プリセット・ジェネレータ１２４から
Ｂ部のモジュール座標に応じたモジュール座標（ｍ＋α
）、 （ｎ＋β）とプリセットｍＤ１φを出力する。こ
の発生する座標は第６図を例にとると、Ａ部ではｍ＝１
．２，３．４となり、Ｂ部ではｒｒｒ＝−′１．−２．
−３．−４となる。
行い、演算時間を半分にしている。第１図の動作の相違
部分のみにつき説明すると、ＣＰＵ２から起動されたマ
ルチ座標＆演算コントローラ２１はモジュール番号をＡ
部のｍＸ座標発生器５、ｎＹ座標発生器６、プリセット
・ジェネレータ９へ出力し、Ａ部のモジュール番号に応
じたモジュール座標ｍ、ｎとプリセットｍＤφとを出力
する。また同時にＢ部のｍＸ座標発生器１２２、ｎＹ座
標発生器１２３、プリセット・ジェネレータ１２４から
Ｂ部のモジュール座標に応じたモジュール座標（ｍ＋α
）、 （ｎ＋β）とプリセットｍＤ１φを出力する。こ
の発生する座標は第６図を例にとると、Ａ部ではｍ＝１
．２，３．４となり、Ｂ部ではｒｒｒ＝−′１．−２．
−３．−４となる。
また、本発明の他の実施例として、小型化が必要な場合
で演算が遅くても良い場合において、第１図の３〜１０
．１２をファームウェア化した場合の例を第７図に示す
。またその処理のＣＰＵ側の処理フローを第８図に示す
。
で演算が遅くても良い場合において、第１図の３〜１０
．１２をファームウェア化した場合の例を第７図に示す
。またその処理のＣＰＵ側の処理フローを第８図に示す
。
第７図において、ＣＰＵ回路１３０は第１図の３．４，
５，６，７，８，９，１０．１２をファームウェア化に
よって実現している。この処理のフローを第８図に示す
。
５，６，７，８，９，１０．１２をファームウェア化に
よって実現している。この処理のフローを第８図に示す
。
このようにしてファームウェア化された本実施例のビー
ム制御装置は、アレイアンテナ装置自体を安価で小型な
装置とする事ことかできる。
ム制御装置は、アレイアンテナ装置自体を安価で小型な
装置とする事ことかできる。
以上のようにこの発明によれば、演算結果を位相器への
出力時点で保持し、全データが揃った時点で同時に各位
相器への出力を行うようにしたから、位相演算中のデッ
ドタイムによる送信／受信の不可能な時間をなくすこと
ができる効果がある。
出力時点で保持し、全データが揃った時点で同時に各位
相器への出力を行うようにしたから、位相演算中のデッ
ドタイムによる送信／受信の不可能な時間をなくすこと
ができる効果がある。
また、ビーム制御器全体をパイプライン処理で実行する
ことによって実質上の演算時間を短くできる様に構成し
たので、高速の位相演算ができる効果があり、また演算
をファームウェア化した装置においては、小型でかつ安
価な装置が得られる効果がある。
ことによって実質上の演算時間を短くできる様に構成し
たので、高速の位相演算ができる効果があり、また演算
をファームウェア化した装置においては、小型でかつ安
価な装置が得られる効果がある。
第１図はこの発明の一実施例によるビーム制御装置を示
すブロック図、第２図はこの発明の動作時間関係図、第
３図は第１図の位相演算部の動作時間関係図、第４図は
空間における方位角、仰角の概念図、第５図はこの発明
の他の実施例（高速パラレル化）を示す図、第６図は第
５図のプラナアレイ面を示す一例を示す図、第７図はこ
の発明の他の実施例（ファームウェアによる小型化）を
示す図、第８図は第７図のファームウェアの動作フロー
図、第９図は従来のビーム制御回路を示すブロック図、
第１０図は空間におけるθ、φの概念図、第１１図は従
来の動作の時間関係図である。 １・・・インターフェイス回路、２・・・ＣＰＵ回路、
３・・・ΔＸ演算器、４・・・ΔＹ演算器、５・・・ｍ
Ｘ座標発生器、６・・・ｎＹ座標発生器、７・・・Ｘ乗
算器、８・・・７乗算器、９・・・プリセット・ジェネ
レータ、１０・・・加算器、１１・・・ＦＩＦＯ１１２
・・・座標＆演算コントローラ、１３・・・演算出力コ
ントローラ、１４・・・モジュール制御データ出力回路
、１５・・・送受信モジュール、２０・・・マルチ座標
＆演算コントローラ、２１・・・マルチ演算出力コント
ローラ、２２・・・ｍＸ座標発生器１．２３・・・ｎＹ
座標発生器１．２４・・・プリセット・ジェネレータ１
．３０・・・ＣＰＵ＠路１．３１・・・演算出力コント
ローラ１．１０１・・・ＴＸＳ、ＴＹＳ発生回路、１０
２・・・行演算用乗算回路、１０３・・・列演算用乗算
回路、１０４・・・Ｘ側位相器、１０５・・・増幅器、
１０６・・・シリアルフィーダ、１０７・・・素子アン
テナ、１０Ｂ・・・Ｙ側位相器。 なお図中同一符号は同−又は相当部分を示す。
すブロック図、第２図はこの発明の動作時間関係図、第
３図は第１図の位相演算部の動作時間関係図、第４図は
空間における方位角、仰角の概念図、第５図はこの発明
の他の実施例（高速パラレル化）を示す図、第６図は第
５図のプラナアレイ面を示す一例を示す図、第７図はこ
の発明の他の実施例（ファームウェアによる小型化）を
示す図、第８図は第７図のファームウェアの動作フロー
図、第９図は従来のビーム制御回路を示すブロック図、
第１０図は空間におけるθ、φの概念図、第１１図は従
来の動作の時間関係図である。 １・・・インターフェイス回路、２・・・ＣＰＵ回路、
３・・・ΔＸ演算器、４・・・ΔＹ演算器、５・・・ｍ
Ｘ座標発生器、６・・・ｎＹ座標発生器、７・・・Ｘ乗
算器、８・・・７乗算器、９・・・プリセット・ジェネ
レータ、１０・・・加算器、１１・・・ＦＩＦＯ１１２
・・・座標＆演算コントローラ、１３・・・演算出力コ
ントローラ、１４・・・モジュール制御データ出力回路
、１５・・・送受信モジュール、２０・・・マルチ座標
＆演算コントローラ、２１・・・マルチ演算出力コント
ローラ、２２・・・ｍＸ座標発生器１．２３・・・ｎＹ
座標発生器１．２４・・・プリセット・ジェネレータ１
．３０・・・ＣＰＵ＠路１．３１・・・演算出力コント
ローラ１．１０１・・・ＴＸＳ、ＴＹＳ発生回路、１０
２・・・行演算用乗算回路、１０３・・・列演算用乗算
回路、１０４・・・Ｘ側位相器、１０５・・・増幅器、
１０６・・・シリアルフィーダ、１０７・・・素子アン
テナ、１０Ｂ・・・Ｙ側位相器。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）アクティブ・フェーズドアレイ空中線の生成ビー
ムを制御するビーム制御装置において、ビームを２次元
又は３次元走査するための方位、仰角情報、周波数情報
等の情報を入力する入力部と、 上記情報から各々のアクティブ・モジュールの位相値を
演算する演算部と、 上記演算結果を各位相器への出力時点で保持する手段と
を備えたことを特徴とするビーム制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20764889A JPH07105658B2 (ja) | 1989-08-08 | 1989-08-08 | ビーム制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20764889A JPH07105658B2 (ja) | 1989-08-08 | 1989-08-08 | ビーム制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0369202A true JPH0369202A (ja) | 1991-03-25 |
| JPH07105658B2 JPH07105658B2 (ja) | 1995-11-13 |
Family
ID=16543259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20764889A Expired - Fee Related JPH07105658B2 (ja) | 1989-08-08 | 1989-08-08 | ビーム制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07105658B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5926078A (en) * | 1995-08-04 | 1999-07-20 | Ngk Spark Plug Co., Ltd. | Dielectric filter including various means of adjusting the coupling between resonators |
| WO2001024406A1 (fr) * | 1999-09-29 | 2001-04-05 | Matsushita Electric Industrial Co., Ltd. | Systeme de station de base et procede de radiocommunications |
-
1989
- 1989-08-08 JP JP20764889A patent/JPH07105658B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5926078A (en) * | 1995-08-04 | 1999-07-20 | Ngk Spark Plug Co., Ltd. | Dielectric filter including various means of adjusting the coupling between resonators |
| WO2001024406A1 (fr) * | 1999-09-29 | 2001-04-05 | Matsushita Electric Industrial Co., Ltd. | Systeme de station de base et procede de radiocommunications |
| US6799025B1 (en) | 1999-09-29 | 2004-09-28 | Matsushita Electric Industrial Co., Ltd. | Base station system, and wireless communication method |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07105658B2 (ja) | 1995-11-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |