JPH0697686B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0697686B2 JPH0697686B2 JP60277213A JP27721385A JPH0697686B2 JP H0697686 B2 JPH0697686 B2 JP H0697686B2 JP 60277213 A JP60277213 A JP 60277213A JP 27721385 A JP27721385 A JP 27721385A JP H0697686 B2 JPH0697686 B2 JP H0697686B2
- Authority
- JP
- Japan
- Prior art keywords
- prom
- external terminal
- writing
- program
- inspecting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特にPROMチップ
を内蔵する半導体装置の製造方法に関する。
を内蔵する半導体装置の製造方法に関する。
従来、PROMチップを内蔵する半導体装置の製造方法で
は、ウェーハ状態でPROM素子の特性検査を行った後、個
別チップに切断し、この個別チップ（PROMチップ）のマ
ウント、PROMチップ，内蔵用諸回路及び外部端子間のボ
ンディング、及びこれらに対する外装後に、外部端子よ
りPROMライターを用いてプログラムの書込み及び書込み
内容のチェックを実施している。
は、ウェーハ状態でPROM素子の特性検査を行った後、個
別チップに切断し、この個別チップ（PROMチップ）のマ
ウント、PROMチップ，内蔵用諸回路及び外部端子間のボ
ンディング、及びこれらに対する外装後に、外部端子よ
りPROMライターを用いてプログラムの書込み及び書込み
内容のチェックを実施している。
上述した従来の半導体装置の製造方法では、PROM素子単
独での特性チェックの他に、外装後、外部端子より所定
のプログラムの書込み及び書込み内容のチェックをする
必要があった。さらに、プログラム内容は外部端子より
読出せるため秘密保持が困難であるという問題があっ
た。
独での特性チェックの他に、外装後、外部端子より所定
のプログラムの書込み及び書込み内容のチェックをする
必要があった。さらに、プログラム内容は外部端子より
読出せるため秘密保持が困難であるという問題があっ
た。
本発明の目的は、プログラムの書込みとチェックを外装
前に行うことにより製造工数を低減し、かつ外装後に外
部端子からプログラム内容を読出せないようにしてプロ
グラムの機密保持を図ったPROMチップを内蔵する半導体
装置の製造方法を提供することにある。
前に行うことにより製造工数を低減し、かつ外装後に外
部端子からプログラム内容を読出せないようにしてプロ
グラムの機密保持を図ったPROMチップを内蔵する半導体
装置の製造方法を提供することにある。
本発明の半導体装置の製造方法は、半導体ウェーハに複
数のメモリセルを含む複数のPROM素子を形成する工程
と、前記PROM素子の書込み用，読出し用を含む複数の電
極引出しパッドそれぞれにプローブピンを立てて接触，
接続し特性検査する工程と、この工程で良品となったPR
OM素子に対し前記プローブピンを立てたままで、電気的
にプログラムを書込み、続いてこの書込み内容の良否を
検査する工程と、続いて前記半導体ウェーハを前記PROM
素子ごとに個別チップに切断する工程と、前記書込み内
容の良否を検査する工程で良品となった個別チップの電
極引出し用パッドと外部端子とは非接続状態で内蔵用諸
回路との接続、及び前記内蔵用諸回路と前記外部端子と
の接続を行いパッケージングする工程とを含んで構成さ
れる。
数のメモリセルを含む複数のPROM素子を形成する工程
と、前記PROM素子の書込み用，読出し用を含む複数の電
極引出しパッドそれぞれにプローブピンを立てて接触，
接続し特性検査する工程と、この工程で良品となったPR
OM素子に対し前記プローブピンを立てたままで、電気的
にプログラムを書込み、続いてこの書込み内容の良否を
検査する工程と、続いて前記半導体ウェーハを前記PROM
素子ごとに個別チップに切断する工程と、前記書込み内
容の良否を検査する工程で良品となった個別チップの電
極引出し用パッドと外部端子とは非接続状態で内蔵用諸
回路との接続、及び前記内蔵用諸回路と前記外部端子と
の接続を行いパッケージングする工程とを含んで構成さ
れる。
次に、本発明の実施例について図面を参照して説明をす
る。
る。
第１図は本発明の一実施例の書込みチェック工程におけ
るプローブピンを立てたウェーハ斜視図である。
るプローブピンを立てたウェーハ斜視図である。
ウェーハ１に後工程の切断で個別チップとなるPROM素子
２を複数個形成する。次に、PROM素子２の電極パッド３
にプローブピン４を立てて接触，接続し、特性検査を行
う。この結果、特性良品のPROM素子２に対しては、プロ
ーブピン４を立てたまま、プログラムの書込みを行い、
その書込み後に書込み内容のチェックを行う。しかる
後、ウェーハ１を切断して複数個のPROM素子２の個別チ
ップ（PROMチップ）にし、良品のPROMチップの電極パッ
ド３と外部端子とは非接続状態で内蔵用諸回路との接
続、及びこの内蔵用諸回路と外部端子との接続を行い、
これらをパッケージングする。
２を複数個形成する。次に、PROM素子２の電極パッド３
にプローブピン４を立てて接触，接続し、特性検査を行
う。この結果、特性良品のPROM素子２に対しては、プロ
ーブピン４を立てたまま、プログラムの書込みを行い、
その書込み後に書込み内容のチェックを行う。しかる
後、ウェーハ１を切断して複数個のPROM素子２の個別チ
ップ（PROMチップ）にし、良品のPROMチップの電極パッ
ド３と外部端子とは非接続状態で内蔵用諸回路との接
続、及びこの内蔵用諸回路と外部端子との接続を行い、
これらをパッケージングする。
このようにすれば、特性検査後に良品PROM素子に対して
プローブピン４を立てたままでプログラムの書込み及び
書込み内容のチェックを引続いて行うことができるの
で、大幅に工数を低減することができる。また、外装
（パッケージング）後に外部端子からPROMチップに対す
るプログラムの書込みを行わないから、書込み用及び読
出し用の外部端子が不要となり、PROMチップの電極パッ
ドと外部端子との間は非接続状態となっていて外部端子
からプログラム内容を読出すことができなくなるので、
プログラムの秘密保持が可能となる。
プローブピン４を立てたままでプログラムの書込み及び
書込み内容のチェックを引続いて行うことができるの
で、大幅に工数を低減することができる。また、外装
（パッケージング）後に外部端子からPROMチップに対す
るプログラムの書込みを行わないから、書込み用及び読
出し用の外部端子が不要となり、PROMチップの電極パッ
ドと外部端子との間は非接続状態となっていて外部端子
からプログラム内容を読出すことができなくなるので、
プログラムの秘密保持が可能となる。
以上説明したように、本発明は、個別チップに切離す前
のウェーハ状態のときに各PROM素子の特性検査，プログ
ラムの書込み，書込み内容のチェックをプローブピンを
立てたまま行うようにしたので、製造工数低減が可能と
なり、かつPROMチップの電極パッドと外部端子との間は
非接続状態で外装しているので、外装後には外部端子か
らPROMチップのプログラム内容を読出すことができなく
なり、その秘密を保持することのできる効果がある。
のウェーハ状態のときに各PROM素子の特性検査，プログ
ラムの書込み，書込み内容のチェックをプローブピンを
立てたまま行うようにしたので、製造工数低減が可能と
なり、かつPROMチップの電極パッドと外部端子との間は
非接続状態で外装しているので、外装後には外部端子か
らPROMチップのプログラム内容を読出すことができなく
なり、その秘密を保持することのできる効果がある。
第１図は本発明の一実施例の書込みチェック工程におけ
るプローブピンを立てたウェーハの斜視図である。 １…ウェーハ、２…PROM素子、３…電極パッド、４…プ
ローブピン。
るプローブピンを立てたウェーハの斜視図である。 １…ウェーハ、２…PROM素子、３…電極パッド、４…プ
ローブピン。
Claims (1)
- 【請求項１】半導体ウェーハに複数のメモリセルを含む
複数のPROM素子を形成する工程と、前記PROM素子の書込
み用，読出し用を含む複数の電極引出しパッドそれぞれ
にプローブピンを立てて接触，接続し特性検査する工程
と、この工程で良品となったPROM素子に対し前記プロー
ブピンを立てたままで、電気的にプログラムを書込み、
続いてこの書込み内容の良否を検査する工程と、続いて
前記半導体ウェーハを前記PROM素子ごとに個別チップに
切断する工程と、前記書込み内容の良否を検査する工程
で良品となった個別チップの電極引出し用パッドと外部
端子とは非接続状態で内蔵用諸回路との接続、及び前記
内蔵用諸回路と前記外部端子との接続を行いパッケージ
ングする工程とを含むことを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60277213A JPH0697686B2 (ja) | 1985-12-09 | 1985-12-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60277213A JPH0697686B2 (ja) | 1985-12-09 | 1985-12-09 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62136070A JPS62136070A (ja) | 1987-06-19 |
| JPH0697686B2 true JPH0697686B2 (ja) | 1994-11-30 |
Family
ID=17580385
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60277213A Expired - Lifetime JPH0697686B2 (ja) | 1985-12-09 | 1985-12-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0697686B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2879296A1 (fr) * | 2004-12-14 | 2006-06-16 | St Microelectronics Sa | Invalidation d'un circuit integre |
-
1985
- 1985-12-09 JP JP60277213A patent/JPH0697686B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62136070A (ja) | 1987-06-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7806324B1 (en) | Methods of making and using memory card with enhanced testability | |
| US5479105A (en) | Known-good die testing apparatus | |
| US5918107A (en) | Method and system for fabricating and testing assemblies containing wire bonded semiconductor dice | |
| US20030137041A1 (en) | Vertically stacked memory chips in FBGA packages | |
| US20040038512A1 (en) | Method for implementing selected functionality on an integrated circuit device | |
| US6708319B2 (en) | Manufacturing method of semiconductor integrated circuit device | |
| US20020153538A1 (en) | Integrated circuit element, printed circuit board and electronic device having input/output terminals for testing and operation | |
| JPH02211648A (ja) | 半導体装置 | |
| JPH0697686B2 (ja) | 半導体装置の製造方法 | |
| JP2865456B2 (ja) | 半導体記憶装置の試験方法 | |
| JP2011211113A (ja) | 半導体装置の製造方法 | |
| JP2000286315A (ja) | 半導体チップのパッド配置方法 | |
| JPH06169058A (ja) | 半導体装置 | |
| JPH09152449A (ja) | 露出された共通パッドを有するマルチチップパッケージ | |
| JPS5937866Y2 (ja) | 半導体ｉｃメモリ | |
| JP2898396B2 (ja) | メモリ・アレイ | |
| JP4056252B2 (ja) | 半導体装置の製造方法 | |
| CN113921514A (zh) | 一种测试晶圆、芯片形成方法和芯片测试方法 | |
| JP2665075B2 (ja) | 集積回路チェックパターンおよびそのチェック方法 | |
| JP2000068441A (ja) | 半導体装置 | |
| JPH04373131A (ja) | 高密度実装用ｉｃペレット | |
| TW562929B (en) | Wafer level board/card assembly method and equipment thereof | |
| TW533573B (en) | Layout method for probe card | |
| JP2003078072A (ja) | 半導体装置の製造方法 | |
| US20030183908A1 (en) | Semiconductor device and method of manufacturing the same |