JPH0696003A - 入出力切り換え回路 - Google Patents

Abstract

(57)【要約】 【目的】 データの入力と出力を兼用するＩ／Ｏ端子の
機能の切り換えを特別な端子を設けることなく実現す
る。 【構成】 Ｉ／Ｏ端子１０３に入力したシリアルデータ
をシフトレジスタ１１３によってパラレルに変換し、こ
のパラレル変換されたデータ中に含まれる入出力モード
指定コードをデコーダ１１７によって解読する。解読さ
れたコードをカウンタ１２１の出力によってラッチする
ことによってトライステートバッファ１１５の状態を制
御する。もし、ラッチ回路１１９によってラッチされた
コードが、データ入力モードであれば、トライステート
バッファ１１５は、データ転送禁止状態になり、よって
Ｉ／Ｏ端子１０３は入力端子として機能する。上記以外
の場合は、トライステートバッファ１１５はデータ転送
許可状態になり、よってＩ／Ｏ端子１０３は、出力端子
として機能する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データの入力および出
力を行う入出力兼用端子（Ｉ／Ｏ端子）の機能を切り換
える入出力切り換え回路に関するものである。

【０００２】

【従来の技術】従来、この種の技術として図２に示すも
のがあった。図２は、従来の入出力切り換え回路を示す
図であり、以下これを説明する。

【０００３】図２の上部に示したように、クロック端子
１０１、Ｉ／Ｏ端子（入出力端子）１０３、Ｉ／Ｏ切り
換え端子（入出力切り換え端子）１０５、チップイネー
ブル端子１０７の各端子を境にして右側がＩＣ内部であ
り、左側がＩＣ外部である。

【０００４】マイクロコントローラ１０９は、上記各端
子に接続され、ＩＣ内部の回路を制御している。

【０００５】一方、ＩＣ内部には、シフトレジスタ１１
３、データ処理ブロック１１１、トライステートバッフ
ァ１１５がある。そして、各回路は、図示したように接
続されている。

【０００６】次に、図２に示した回路の動作を説明す
る。

【０００７】（データ入力時）Ｉ／Ｏ切り換え端子１０
５にＬｏｗレベルの信号を与えることにより、トライス
テートバッファ１１５の出力は、オープンとなり（出力
禁止状態）、同時にデータ処理ブロック１１１はデータ
が入力されるモードであると判断する。

【０００８】マイクロコントローラ１０９よりＩ／Ｏ端
子１０３に与えられたデータは、クロック端子１０１に
与えられたクロック信号をシフトクロックとして、順次
シフトレジスタ１１３に与えられる。データ処理ブロッ
ク１１１は、クロック端子１０１に与えられたクロック
信号のパルス数から判断して、シフトレジスタ１１３に
与えられたシリアルなデータのパラレル変換されたデー
タを取り込む。チップイネーブル端子１０７は、チップ
イネーブル信号を入力する端子であり、このＩＣを選択
するために必要な端子である。尚、本例の場合、このチ
ップイネーブル信号は、データ処理ブロック１１１に入
力されたデータを有効にするか無効にするかを決めるた
めに用いられる。

【０００９】以上のように、データを入力する場合に
は、トライステートバッファ１１５の出力は、オープン
であるため、データ処理ブロック中のデータは、Ｉ／Ｄ
端子１０３に転送されない。つまり、Ｉ／Ｏ端子１０３
は、入力端子として機能する。

【００１０】（データ出力時）Ｉ／Ｏ切り換え端子１０
５にＨｉｇｈレベルの信号を与えることにより、トライ
ステートバッファ１１５は、出力可能状態になり、同時
にデータ処理ブロック１１１は、データを出力するモー
ドであると判断する。データ処理ブロック１１１内のデ
ータは、クロック信号に同期して、トライステートバッ
ファ１１５を介してＩ／Ｏ端子１０３に転送される。尚
チップイネーブル信号は、Ｉ／Ｏ切り換え端子に与えら
れた出力モード指定を有効にするか無効にするかを決め
るために用いられる。

【００１１】

【発明が解決しようとする課題】しかしながら、図２に
示した回路は、外部からデータを入力する場合と内部の
データを出力する場合とを切り換えるために、Ｉ／Ｏ切
り換え端子が必要とされる。

【００１２】従って、ＩＣをパッケージする際に端子数
が増加してしまうため、パッケージを小型化することが
できないという問題点があった。

【００１３】

【課題を解決するための手段】そこで、本発明は前記課
題を解決するために、入出力回路に入出力兼用端子に入
力されたデータをクロック信号に同期して順次取り込
み、該データを一時保持するレジスタと、前記レジスタ
に順次取り込まれたデータの数だけ前記クロック信号を
カウントした後カウント信号を出力するカウンタと、前
記レジスタから出力されたデータ中に含まれる入出力命
令を解読し、第１および第２命令信号を出力するデコー
ダと、前記カウント信号に応答して前記第１および第２
命令信号をラッチし、該第１および第２命令信号に各々
対応する第３および第４命令信号を出力するラッチ回路
と、前記第３命令信号に応答して前記レジスタに保持さ
れたデータを入力するデータ処理回路と、前記データ処
理回路と前記入出力兼用端子間に接続され、前記第４命
令信号に応答して前記データ処理ブロックで処理された
データを前記入出力兼用端子に転送可能にし、前記第３
命令信号に応答して転送不可能にするバッファ回路とを
設けたものである。

【００１４】

【作用】本発明によれば、ＩＣ外部から与えられたデー
タを読み込むことにより、自動的にＩ／Ｏ端子の機能を
切り換えることができる。

【００１５】

【実施例】図１は、本発明の一実施例を示す回路図であ
り、以下図１を用いて本発明を説明する。尚、図２と同
一のものには、同一符号を付与してある。

【００１６】マイクロコントローラ１０９は、クロック
信号を出力する端子１２３とデータの入出力を行う端子
１２５とチップイネーブル信号を出力する端子１２７を
持っている。そして、端子１２３から出力したクロック
信号は、クロック端子１０１を介して、データ処理ブロ
ック１１１、Ｌｂｉｔのシフトレジスタ１１３、Ｌｂｉ
ｔのカウンタ１２１に供給される。

【００１７】端子１２５から出力したデータは、Ｉ／Ｏ
端子１０３を介してシフトレジスタ１１３に与えられ
る。また、データ処理ブロック１１１で処理されたデー
タは、トライステートバッファ１１５およびＩ／Ｏ端子
１０３を介してマイクロコントローラ１０９の端子１２
５に与えられる。

【００１８】端子１２７から出力したチップイネーブル
信号は、チップイネーブル端子１０７を介して、カウン
タ１２１、ラッチ回路１１９、データ処理ブロック１１
１に与えられる。シフトレジスタ１１３は、Ｉ／Ｏ端子
１０３に与えられたシリアルデータをクロック信号に同
期して順次読み込み、このデータをデコーダ１１７およ
びデータ処理ブロック１１１にパラレルに出力する。デ
コーダ１１７は、シフトレジスタ１１３から出力された
パラレルデータ中に存在する入出力指定コードを解読
し、その解読結果をラッチ回路１１９に出力する。ラッ
チ回路１１９は、カウンタ１２１から出力するカウント
出力に応答してトライステートバッファ１１５およびデ
ータ処理ブロック１１１の端子１３３にラッチ出力を出
力する。

【００１９】トライステートバッファ１１５は、ラッチ
回路１１９から出力されたラッチ出力に応答して、デー
タ処理ブロック１１１の端子１３１とＩ／Ｏ端子１０３
間でのデータの転送を制御する。

【００２０】カウンタ１２１は、シフトレジスタ１１３
に入力されるデータの数だけクロック信号をカウントし
た後ラッチ回路１１９およびデータ処理ブロック１１１
の端子１３５にカウント出力を出力する。

【００２１】次に、図１に示す回路の動作を図３に示す
タイムチャートを用いて説明する。まず、マイクロコン
トローラ１０９の端子１２７をＬｏｗレベルにして、チ
ップイネーブル端子１０７をＬｏｗレベルにする。カウ
ンタ１２１とラッチ回路１１９は、チップイネーブル端
子１０７のＬｏｗレベルに応答して初期状態にリセット
される。（各出力がＬｏｗレベルになる。）そして、ト
ライステートバッファ１１５は、ラッチ回路１１９の出
力がＬｏｗレベルになったことに応答して、出力がオー
プンになり、端子１３１からＩ／Ｏ端子１０３へのデー
タの転送を禁止する。（区間Ａ） 次に、チップイネーブル信号をＨｉｇｈレベルにしてチ
ップイネーブル端子１０７をＨｉｇｈレベルにする。チ
ップイネーブル端子１０７がＨｉｇｈレベルになると、
データ処理ブロック１１１は、マイクロコントローラ１
０９がこのＩＣをセレクトしたと判断する。それと同時
にカウンタ１２１とラッチ回路１１９のリセットが解除
される。

【００２２】その後、Ｌｂｉｔのシフトレジスタは、Ｉ
／Ｏ端子１０３にシリアルに入力したＬｂｉｔのデータ
をクロック信号が立ち上がる毎に順次読み込む。カウン
タ１２１は、このクロック信号をクロック信号が立ち上
がる毎にカウントし始める。このカウンタ１２１は、Ｌ
ｂｉｔのカウンタであるため、クロック信号をＬ回カウ
ントした後Ｈｉｇｈレベルのカウント出力を出力する。
即ち、カウンタ１２１は、シフトレジスタ１１３に読み
込まれるデータの数をカウントし、シフトレジスタ１１
３中にデータがＬｂｉｔ読み込まれた時点でＨｉｇｈレ
ベルを出力するものである。尚、このカウンタ１２１
は、改めてリセットされない限り再びカウント出力を出
力しない。（区間Ｂ） 次に、シフトレジスタ１１３は、Ｌｂｉｔのシリアルデ
ータの読み込みを終了すると、このシリアルデータをパ
ラレルに出力する。

【００２３】デコーダ１１７は、このＬｂｉｔのパラレ
ルデータを入力し、このＬｂｉｔのパラレルデータ中に
存在する特定のＮビット（但し、Ｌ≧Ｎ）からなる入出
力モード指定コードを解読する。そして、この解読結果
は、ラッチ回路１１９に出力される。

【００２４】カウンタ１２１は、クロック信号をＬ回カ
ウントした後カウント出力をラッチ回路１１９およびデ
ータ処理ブロック１１１に出力する。

【００２５】ラッチ回路１１９は、このカウント出力を
受けて、入出力モード指定コードの解読結果をラッチ
し、解読結果に基づく入出力モードを指定する信号をト
ライステートバッファ１１５およびデータ処理ブロック
１１１に出力する。

【００２６】ここで仮に、Ｎｂｉｔからなる入出力モー
ド指定コードがデータの出力を示すコードであるとする
と（出力モードを示すコード）ラッチ回路１１９の出力
は、Ｈｉｇｈレベルになる。

【００２７】データ処理ブロック１１１は、端子１３３
と端子１３５がともにＨｉｇｈレベルになったことを受
けて、データ処理ブロック１１１内部で処理されたデー
タを外部に出力すべきであると判断し、データを端子１
３１から出力する。

【００２８】トライステートバッファ１１５は、ラッチ
回路１１９の出力がＨｉｇｈレベルになったことに応答
して、データ転送許可状態になるので、端子１３１から
出力したデータは、Ｉ／Ｏ端子１０３に転送される。
（区間Ｃ） 次に、チップイネーブル信号をＬｏｗレベルにして、チ
ップイネーブル端子１０７をＬｏｗレベルにすると、カ
ウンタ１２１とラッチ回路１１９は、リセットされる。
そして、トライステートバッファ１１５の出力はオープ
ンとなり、データ転送禁止状態になる。これにより、マ
イクロコントローラ１０９とのデータのやりとりを行う
ＩＣ内部の回路は、再びデータ入力モードになる。（区
間Ｄ） 次に、Ｎｂｉｔからなる入出力モード指定コードが入力
を示すコードである場合の動作を図４に示すタイムチャ
ートを用いて説明する。

【００２９】図４の区間（Ｅ）〜（Ｆ）での動作は、図
３の区間（Ａ）〜（Ｂ）での動作と全く同じである。

【００３０】区間（Ｇ）において、Ｎｂｉｔからなる入
出力モード指定コードがデータの入力を示すコードであ
るとすると、ラッチ回路１１９の出力は、Ｌｏｗレベル
（入力モードを示すコード）を維持する。

【００３１】端子１３５にカウント出力が与えられた
時、端子１３３がＬｏｗレベルであるため、データ処理
ブロック１１１は、シフトレジスタ１１３に読み込まれ
たデータを入力すべきであると判断し、データを端子１
３９より入力する。

【００３２】この時、トライステートバッファ１１５
は、ラッチ回路１１９の出力がＬｏｗレベルであるた
め、データ転送禁止状態になっている。（区間Ｇ） 次に、チップイネーブル信号をＬｏｗレベルにしてチッ
プイネーブル端子１０７をＬｏｗレベルにすると、カウ
ンタ１２１とラッチ回路１１９は、改めてリセットされ
る。そして、トライステートバッファ１１５の出力は、
オープンを維持するため、マイクロコントローラ１０９
とのデータのやりとりを行うＩＣ内部の回路は、マイク
ロコントローラ１０９からデータ出力モード指定がある
まで入力モードを維持する。（区間Ｈ） 以上のように、Ｉ／Ｏ端子１０３に与えられるＬｂｉｔ
のデータ中に含まれる入出力モード指定コードを解読す
ることにより、ＩＣ内部の回路を入力モードまたは出力
モードにすることができる。即ち、Ｉ／Ｏ端子１０３の
機能を切り換えることができる。

【００３３】次に、Ｌｂｉｔのデータ中に含まれる入出
力モード指定コードおよびこのコードの解読方法につい
て説明する。

【００３４】例えば、シフトレジスタ１１３のｂｉｔＬ
＝８ｂｉｔとして話を進める。まず、８ｂｉｔのデータ
がシリアルにシフトレジスタ１１３に入力する。シフト
レジスタ１１３は、データが８ｂｉｔ入力し終わった時
点で、このデータをパラレルに出力する。このパラレル
データのうち、８番目にシフトレジスタ１１３に入力し
たデータに、入出力モード指定のコードを付与する。例
えば、この８番目に入力したデータが“１”の時、デー
タ入力モードであるとする。もし、デコーダ１１７が、
データ入力モードであることを解読した場合、ラッチ回
路１１９は、Ｌｏｗレベルを出力し、トライステートバ
ッファ１１５をデータ転送禁止状態にする。そして、シ
フトレジスタ１１３の出力を受け入れる。（データとし
て使用される７ｂｉｔを受け入れる。）この時、８ｂｉ
ｔのデータのうち１ｂｉｔは入出力モード指定コードと
して使用されるので、データ処理ブロック１１１で実際
にデータとして使用されるのは８ｂｉｔ−１ｂｉｔ＝７
ｂｉｔである。

【００３５】８番目に入力したデータが“０”であった
場合、デコーダ１１７は、データ出力モードであること
を解読する。そして、ラッチ回路１１９は、Ｈｉｇｈレ
ベルを出力しトライステートバッファ１１５をデータ転
送許可状態にする。従って、データ処理ブロック１１１
中のデータは、Ｉ／Ｏ端子１０３に転送される。この
時、シフトレジスタ１１３から出力したデータはデータ
処理ブロック１１１に受け入れられない。

【００３６】以上のような入出力モード指定コードは、
１ｂｉｔのものに限定されるものではなく多ｂｉｔのも
のであっても良い。

【００３７】

【発明の効果】以上詳細に説明したように、本発明によ
れば、外部から与えられるデータ中に、入出力モード指
定コードを含ませ、このコードが示すモードを解読する
ことによってＩ／Ｏ端子の機能を自動的に切り換えるこ
とができる。

【００３８】従って、Ｉ／Ｏ端子の機能を切り換えるた
めの特別な端子が必要なくなるのでパッケージを小型化
することができる。

【００３９】また、使用する信号線が最小限の３本で済
むため、ＩＣに接続される外部装置側においては、ケー
ブルとコネクタの本数を削減することができるため経済
的である。

【図面の簡単な説明】

【図１】本発明の一実施例を示す回路図

【図２】従来の入出力切り換え回路を示す図

【図３】本発明の動作を説明するタイムチャート

【図４】本発明の動作を説明するタイムチャート

【符号の説明】

１０１ クロック端子 １０３ Ｉ／Ｏ端子 １１１ データ処理ブロック １１３ シフトレジスタ １１５ トライステートバッファ １１７ デコーダ １１９ ラッチ回路 １２１ カウンタ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 入出力兼用端子に入力されたデータをク
   ロック信号に同期して順次取り込み、該データを一時保
   持するレジスタと、 前記レジスタに順次取り込まれたデータの数だけ前記ク
   ロック信号をカウントした後カウント信号を出力するカ
   ウンタと、 前記レジスタから出力されたデータ中に含まれる入出力
   命令を解読し、第１および第２命令信号を出力するデコ
   ーダと、 前記カウント信号に応答して前記第１および第２命令信
   号をラッチし、該第１および第２命令信号に各々対応す
   る第３および第４命令信号を出力するラッチ回路と、 前記第３命令信号に応答して前記レジスタに保持された
   データを入力するデータ処理回路と、 前記データ処理回路と前記入出力兼用端子間に接続さ
   れ、前記第４命令信号に応答して前記データ処理ブロッ
   クで処理されたデータを前記入出力兼用端子に転送可能
   にし、前記第３命令信号に応答して転送不可能にするバ
   ッファ回路とを有することを特徴とする入出力切り換え
   回路。