JPH0695962A - 並列アクセスバスをもつプロセッサ - Google Patents
並列アクセスバスをもつプロセッサInfo
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- JPH0695962A JPH0695962A JP4240339A JP24033992A JPH0695962A JP H0695962 A JPH0695962 A JP H0695962A JP 4240339 A JP4240339 A JP 4240339A JP 24033992 A JP24033992 A JP 24033992A JP H0695962 A JPH0695962 A JP H0695962A
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- data
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
- G06F12/0815—Cache consistency protocols
- G06F12/0831—Cache consistency protocols using a bus scheme, e.g. with bus monitoring or watching means
-
- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
- G06F12/0811—Multiuser, multiprocessor or multiprocessing cache systems with multilevel cache hierarchies
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1668—Details of memory controller
- G06F13/1673—Details of memory controller using buffers
Abstract
(57)【要約】
【目的】 プロセッサ１０１のコピーバックのキャッシ
ュメモリ１０２のブロック交換を高速に行なう。 【構成】 リードアドレスとライトアドレスをプロセッ
サから外部に伝達する第１時間相１１１−１１２と、ラ
イトデータをプロセッサから外部に伝達する第２時間相
１１３と、リードデータを外部からプロセッサに伝達す
る第３時間相１１４とからなるバスサイクルを設ける。
プロセッサの外部にストアバッファ１０４を設け、リー
ドデータの待ち期間（主記憶１０５のアクセス時間）の
間に１０４にブロックライト１１２、１１３を行なう。
ュメモリ１０２のブロック交換を高速に行なう。 【構成】 リードアドレスとライトアドレスをプロセッ
サから外部に伝達する第１時間相１１１−１１２と、ラ
イトデータをプロセッサから外部に伝達する第２時間相
１１３と、リードデータを外部からプロセッサに伝達す
る第３時間相１１４とからなるバスサイクルを設ける。
プロセッサの外部にストアバッファ１０４を設け、リー
ドデータの待ち期間（主記憶１０５のアクセス時間）の
間に１０４にブロックライト１１２、１１３を行なう。
Description
【０００１】
【産業上の利用分野】本発明はプロセッサに関し、特に
マイクロプロセッサＬＳＩのうち、コピーバック式のキ
ャッシュメモリを有するマイクロプロセッサＬＳＩおよ
び周辺回路に関する。
マイクロプロセッサＬＳＩのうち、コピーバック式のキ
ャッシュメモリを有するマイクロプロセッサＬＳＩおよ
び周辺回路に関する。
【０００２】
【従来の技術】従来のマイクロプロセッサＬＳＩのうち
コピーバックのキャッシュメモリを有するものの例がモ
トローラ社「ＭＣ６８０４０， ３２ビットマイクロプ
ロセッサ・ユーザーズ・マニュアル」（ＭＣ６８０４
０， ３２-bit MicroprocessorUser's Manual, Motoro
la Inc., 1989)に記載されている。なお、以下にマイク
ロプロセッサを単にプロセッサと称する。この「ＭＣ６
８０４０ユーザーズ・マニュアル」でプロセッサの外部
バスの信号一覧が頁5-1から頁5-3(pp.5-1 to 5.3)に示
されている。またそのバスサイクルの記述が頁8-13から
頁8-28、8.3.1節から8.3.4節(pp.8-13 to 8.28, from
8.3.1 Byte, Word, and Long-word Read Cycles to 8.
3.4 Line Write Transfer)になされている。コピーバッ
クのキャッシュメモリでキャッシュメモリに書き込みが
行なわれた時、そのブロックは"更新"とよばれる状態に
なる。更新状態の時はその最新のデータは主記憶には存
在せず、キャッシュに最新のデータが存在する。そのた
め交換の際に追い出されるブロックが更新状態である場
合にはプロセッサはキャッシュから主記憶へのブロック
書き込みが必要となる。この「MC68040ユーザーズ・マ
ニュアル」ではキャッシュメモリへのデータの登録のた
めにブロックリードサイクル(Figure 8-11)が、またキ
ャッシュメモリから主記憶へのデータの書き込みのため
にブロックライトサイクル(Figure 8-17)が設けられて
いる。従来のプロセッサMC68040でのキャッシュのブロ
ック交換のタイミング例を図２に示す。なおキャッシュ
メモリの交換の際に追い出されるブロックが更新状態で
ある場合が示されている。201はクロック信号である。2
02はプロセッサバスであるアドレス信号である。203は
プロセッサバスであるデータ信号である。204はブロッ
クライトアドレスを示す。204の期間ライトアドレスが
プロセッサから外部に伝達される。また205の期間ライ
トデータがプロセッサから外部に伝達される。206はブ
ロックリードアドレスである。206はブロックリードア
ドレスである。206の期間リードアドレスがプロセッサ
から外部に伝達される。また、207の期間リードデータ
が外部からプロセッサに伝達される。
コピーバックのキャッシュメモリを有するものの例がモ
トローラ社「ＭＣ６８０４０， ３２ビットマイクロプ
ロセッサ・ユーザーズ・マニュアル」（ＭＣ６８０４
０， ３２-bit MicroprocessorUser's Manual, Motoro
la Inc., 1989)に記載されている。なお、以下にマイク
ロプロセッサを単にプロセッサと称する。この「ＭＣ６
８０４０ユーザーズ・マニュアル」でプロセッサの外部
バスの信号一覧が頁5-1から頁5-3(pp.5-1 to 5.3)に示
されている。またそのバスサイクルの記述が頁8-13から
頁8-28、8.3.1節から8.3.4節(pp.8-13 to 8.28, from
8.3.1 Byte, Word, and Long-word Read Cycles to 8.
3.4 Line Write Transfer)になされている。コピーバッ
クのキャッシュメモリでキャッシュメモリに書き込みが
行なわれた時、そのブロックは"更新"とよばれる状態に
なる。更新状態の時はその最新のデータは主記憶には存
在せず、キャッシュに最新のデータが存在する。そのた
め交換の際に追い出されるブロックが更新状態である場
合にはプロセッサはキャッシュから主記憶へのブロック
書き込みが必要となる。この「MC68040ユーザーズ・マ
ニュアル」ではキャッシュメモリへのデータの登録のた
めにブロックリードサイクル(Figure 8-11)が、またキ
ャッシュメモリから主記憶へのデータの書き込みのため
にブロックライトサイクル(Figure 8-17)が設けられて
いる。従来のプロセッサMC68040でのキャッシュのブロ
ック交換のタイミング例を図２に示す。なおキャッシュ
メモリの交換の際に追い出されるブロックが更新状態で
ある場合が示されている。201はクロック信号である。2
02はプロセッサバスであるアドレス信号である。203は
プロセッサバスであるデータ信号である。204はブロッ
クライトアドレスを示す。204の期間ライトアドレスが
プロセッサから外部に伝達される。また205の期間ライ
トデータがプロセッサから外部に伝達される。206はブ
ロックリードアドレスである。206はブロックリードア
ドレスである。206の期間リードアドレスがプロセッサ
から外部に伝達される。また、207の期間リードデータ
が外部からプロセッサに伝達される。
【０００３】
【発明が解決しようとする課題】従来のプロセッサＬＳ
Ｉを用いてシステムを設計すると問題となるのは、コピ
ーバック式のキャッシュメモリでは、例えばキャッシュ
のライトミス時に、キャッシュメモリの交換の際に追い
出されるブロックが更新状態である時のバスサイクル期
間として、（主記憶のブロックライト時間）＋（主記憶
のブロックリード時間）を要することである。数値例を
下記に、挙げる。なお、ここではワードとはプロセッサ
の外部バスのデータ幅を示す単位であるとする。キャッ
シュブロック長が４ワード，主記憶読み出し時の第１ワ
ードのアクセス時間が１０クロック，主記憶読み出し時
の第２ワード以降のアクセス時間間隔がワードあたり１
クロック，主記憶書き込み時の第１ワードのアクセス時
間が２クロック，主記憶書き込み時の第２ワード以降の
アクセス時間間隔がワードあたり１クロック，ブロック
ライトとブロックリードの間に挿入されるスペースが０
クロックと仮定する。追い出されるブロックが更新状態
でない時に要するバスサイクル期間Ｋ１は、 Ｋ１＝１０＋（４−１）＊１＝１３クロック となる。
Ｉを用いてシステムを設計すると問題となるのは、コピ
ーバック式のキャッシュメモリでは、例えばキャッシュ
のライトミス時に、キャッシュメモリの交換の際に追い
出されるブロックが更新状態である時のバスサイクル期
間として、（主記憶のブロックライト時間）＋（主記憶
のブロックリード時間）を要することである。数値例を
下記に、挙げる。なお、ここではワードとはプロセッサ
の外部バスのデータ幅を示す単位であるとする。キャッ
シュブロック長が４ワード，主記憶読み出し時の第１ワ
ードのアクセス時間が１０クロック，主記憶読み出し時
の第２ワード以降のアクセス時間間隔がワードあたり１
クロック，主記憶書き込み時の第１ワードのアクセス時
間が２クロック，主記憶書き込み時の第２ワード以降の
アクセス時間間隔がワードあたり１クロック，ブロック
ライトとブロックリードの間に挿入されるスペースが０
クロックと仮定する。追い出されるブロックが更新状態
でない時に要するバスサイクル期間Ｋ１は、 Ｋ１＝１０＋（４−１）＊１＝１３クロック となる。
【０００４】追い出されるブロックが更新状態である時
に要するバスサイクル期間Ｋ２は、 Ｋ２＝２＋（４−１）＊１＋１０＋（４−１）＊１＝１
８クロック となる。この数値例で示すように、一般に主記憶のアク
セス速度はプロセッサのクロックサイクル時間より大き
く、主記憶のリードアクセスにはウェイトがかかる。
に要するバスサイクル期間Ｋ２は、 Ｋ２＝２＋（４−１）＊１＋１０＋（４−１）＊１＝１
８クロック となる。この数値例で示すように、一般に主記憶のアク
セス速度はプロセッサのクロックサイクル時間より大き
く、主記憶のリードアクセスにはウェイトがかかる。
【０００５】従って本発明の目的とするところは、プロ
セッサと、キャッシュメモリと、主記憶とを有するデー
タ処理システムで、キャッシュメモリの交換の際に追い
出されるブロックが更新状態である時の、バスサイクル
期間（Ｋ２）を小さくおさえ、処理速度の向上に役立て
ることである。
セッサと、キャッシュメモリと、主記憶とを有するデー
タ処理システムで、キャッシュメモリの交換の際に追い
出されるブロックが更新状態である時の、バスサイクル
期間（Ｋ２）を小さくおさえ、処理速度の向上に役立て
ることである。
【０００６】
【課題を解決するための手段】本発明では、キャッシュ
メモリを内蔵し、該キャッシュメモリと外部の主記憶の
間で外部バスを介してデータのブロック交換を実行する
プロセッサであって、上記外部バスにストアバッファを
有するコントローラを接続し、上記プロセッサからリー
ドアドレスとライトアドレスを上記外部バスを介して上
記コントローラに伝達し、上記主記憶からのブロックリ
ードを開始する第１時間相と、上記ライトアドレスに対
応するライトデータを上記プロセッサから上記コントロ
ーラの上記ストアバッファに伝達する第２時間相と、上
記リードアドレスに対応するリードデータを上記コント
ローラの上記ストアバッファから上記プロセッサの上記
キャッシュに伝達する第３時間相とからなる外部バスサ
イクルを持つことを特徴とする。主記憶のリードアクセ
スはリードアドレスを外部回路に伝達されれば開始でき
るので、上記バスサイクルを利用することによって１回
のブロック交換時のブロックリードとブロックライトが
原理的に並列処理して行なえる。尚、並列処理の方法は
いくつかの方法がある。１つの好適な方法は複数個のバ
ンクに別れた主記憶の一部のバンクにリード処理をし、
一部のバンクにライト処理をすることである。別の好適
な方法はブロックリードを主記憶に行なう間、ブロック
ライトをストアバッファに行ない、ブロックリードの後
にブロックライトをストアバッファから主記憶に行なう
ことである。上記２番目の方法を用いた場合は主記憶の
データ幅をより小さく抑さえられるという利点がある。
メモリを内蔵し、該キャッシュメモリと外部の主記憶の
間で外部バスを介してデータのブロック交換を実行する
プロセッサであって、上記外部バスにストアバッファを
有するコントローラを接続し、上記プロセッサからリー
ドアドレスとライトアドレスを上記外部バスを介して上
記コントローラに伝達し、上記主記憶からのブロックリ
ードを開始する第１時間相と、上記ライトアドレスに対
応するライトデータを上記プロセッサから上記コントロ
ーラの上記ストアバッファに伝達する第２時間相と、上
記リードアドレスに対応するリードデータを上記コント
ローラの上記ストアバッファから上記プロセッサの上記
キャッシュに伝達する第３時間相とからなる外部バスサ
イクルを持つことを特徴とする。主記憶のリードアクセ
スはリードアドレスを外部回路に伝達されれば開始でき
るので、上記バスサイクルを利用することによって１回
のブロック交換時のブロックリードとブロックライトが
原理的に並列処理して行なえる。尚、並列処理の方法は
いくつかの方法がある。１つの好適な方法は複数個のバ
ンクに別れた主記憶の一部のバンクにリード処理をし、
一部のバンクにライト処理をすることである。別の好適
な方法はブロックリードを主記憶に行なう間、ブロック
ライトをストアバッファに行ない、ブロックリードの後
にブロックライトをストアバッファから主記憶に行なう
ことである。上記２番目の方法を用いた場合は主記憶の
データ幅をより小さく抑さえられるという利点がある。
【０００７】
【作用】上記バスサイクルを利用することによって１回
のブロック交換時のブロックリードとブロックライトが
並列処理して行なえるので、バスサイクル期間は従来の
方法より小さくおさえられる。それにより処理速度の向
上が達成される。
のブロック交換時のブロックリードとブロックライトが
並列処理して行なえるので、バスサイクル期間は従来の
方法より小さくおさえられる。それにより処理速度の向
上が達成される。
【０００８】
【実施例】本発明を用いた情報処理装置の例を図１に示
す。１０１はプロセッサＬＳＩで、１０２はプロセッサ
１０１が内蔵するキャッシュメモリで、キャッシュメモ
リ１０２のブロック長は１６バイトである。１０３は外
部回路のコントローラで、１０４はコントローラ１０３
が内蔵するストアバッファである。１０５は主記憶で、
複数のＤＲＡＭ ＬＳＩによって構成されている。
す。１０１はプロセッサＬＳＩで、１０２はプロセッサ
１０１が内蔵するキャッシュメモリで、キャッシュメモ
リ１０２のブロック長は１６バイトである。１０３は外
部回路のコントローラで、１０４はコントローラ１０３
が内蔵するストアバッファである。１０５は主記憶で、
複数のＤＲＡＭ ＬＳＩによって構成されている。
【０００９】コントローラ１０３はプロセッサ１０１の
要求により動作し、主記憶１０５のデータ転送を制御す
る。プロセッサ１０１とコントローラ１０３はプロセッ
サバス１０６で接続されている。尚、プロセッサバス１
０６は３２ビット（４バイト）幅のバスであり、アドレ
ス／データの共用バスである。従って、キャッシュメモ
リ１０２のブロック転送はプロセッサバス１０６上での
４（＝１６／４）回のデータ転送を必要とする。また、
コントローラ１０３と主記憶１０５とはアドレスバス１
０７とデータバス１０８とで接続されている。プロセッ
サ１０１でキャッシュ１０２にミスが発生し、かつキャ
ッシュ１０２から追い出されるブロックが更新状態の時
はプロセッサ１０１はキャッシュ１０２のブロックを主
記憶１０５と交換するように制御する。その時プロセッ
サバス１０６にて行なわれるデータ転送のタイミングが
１１０に示されている。尚、タイミング図１１０内で１
１５はクロック信号である。タイミング図１１０で期間
１１１にてリードアドレスがプロセッサ１０１からコン
トローラ１０３に転送されている。またコントローラ１
０３は転送されたリードアドレスを用いて主記憶１０５
のブロックリードアクセスを開始する。期間１１２にて
ライトアドレスがプロセッサ１０１からコントローラ１
０３に転送されている。期間１１１，１１２が前述した
第１時間相に相当する。期間１１３にてライトデータが
プロセッサ１０１からコントローラ１０３に転送されて
いる。このデータはキャッシュメモリ１０２に存在して
いた更新状態のデータである。コントローラ１０３はス
トアバッファ１０４を内蔵するのでライトデータは主記
憶１０５に即時には至らず、ストアバッファ１０４に書
き込まれる。一方、主記憶１０５ではブロックリードア
クセスが行なわれているが、ストアバッファ１０４の存
在によりブロックリードと時間的に並列にライトデータ
の転送を行なえる。期間１１３が前述した第２時間相に
相当する。期間１１４にてリードデータがコントローラ
１０３からプロセッサ１０１に転送されキャッシュメモ
リ１０２に書き込まれる。期間１１４が前述した第３時
間相に相当する。期間１１４の後にストアバッファ１０
４に格納されたライトデータが主記憶１０５に書き込ま
れるが、その時はプロセッサバス１０６のバスサイクル
はすでに完了しているのでプロセッサ１０１は別の内部
処理を行なうことが可能である。
要求により動作し、主記憶１０５のデータ転送を制御す
る。プロセッサ１０１とコントローラ１０３はプロセッ
サバス１０６で接続されている。尚、プロセッサバス１
０６は３２ビット（４バイト）幅のバスであり、アドレ
ス／データの共用バスである。従って、キャッシュメモ
リ１０２のブロック転送はプロセッサバス１０６上での
４（＝１６／４）回のデータ転送を必要とする。また、
コントローラ１０３と主記憶１０５とはアドレスバス１
０７とデータバス１０８とで接続されている。プロセッ
サ１０１でキャッシュ１０２にミスが発生し、かつキャ
ッシュ１０２から追い出されるブロックが更新状態の時
はプロセッサ１０１はキャッシュ１０２のブロックを主
記憶１０５と交換するように制御する。その時プロセッ
サバス１０６にて行なわれるデータ転送のタイミングが
１１０に示されている。尚、タイミング図１１０内で１
１５はクロック信号である。タイミング図１１０で期間
１１１にてリードアドレスがプロセッサ１０１からコン
トローラ１０３に転送されている。またコントローラ１
０３は転送されたリードアドレスを用いて主記憶１０５
のブロックリードアクセスを開始する。期間１１２にて
ライトアドレスがプロセッサ１０１からコントローラ１
０３に転送されている。期間１１１，１１２が前述した
第１時間相に相当する。期間１１３にてライトデータが
プロセッサ１０１からコントローラ１０３に転送されて
いる。このデータはキャッシュメモリ１０２に存在して
いた更新状態のデータである。コントローラ１０３はス
トアバッファ１０４を内蔵するのでライトデータは主記
憶１０５に即時には至らず、ストアバッファ１０４に書
き込まれる。一方、主記憶１０５ではブロックリードア
クセスが行なわれているが、ストアバッファ１０４の存
在によりブロックリードと時間的に並列にライトデータ
の転送を行なえる。期間１１３が前述した第２時間相に
相当する。期間１１４にてリードデータがコントローラ
１０３からプロセッサ１０１に転送されキャッシュメモ
リ１０２に書き込まれる。期間１１４が前述した第３時
間相に相当する。期間１１４の後にストアバッファ１０
４に格納されたライトデータが主記憶１０５に書き込ま
れるが、その時はプロセッサバス１０６のバスサイクル
はすでに完了しているのでプロセッサ１０１は別の内部
処理を行なうことが可能である。
【００１０】プロセッサ１０１とコントローラ１０３の
内部構成をより詳細に示したものが、図３である。図３
に示すように、プロセッサ１０１の内部にはリードアド
レスレジスタ３０１と、ライトアドレスレジスタ３０２
と、キャッシュメモリ１０２のデータメモリ３０３と、
キャッシュメモリ１０２のデータレジスタ３０４と、ス
イッチ３０７とが存在している。ミス時にミスアドレス
が３０１に、ライトアドレスが３０２に転送される。ラ
イトアドレスはミスアドレスのタグ部をキャッシュメモ
リ１０２から読み出したタグにて置き換えることによっ
て作成できる。期間１１１，１１２のあいだ、スイッチ
１０７は上側の端子を接続しており、レジスタ３０１，
３０２の値がプロセッサ内アドレスバス３１１を経由し
て、プロセッサバス１０６に伝えられる。期間１１３，
１１４のあいだ、スイッチ３０７は下側の端子を接続
しており、データメモリ３０３はデータレジスタ３０
４、プロセッサ内データバス３１２、プロセッサバス１
０６を経由してコントローラ１０３とデータの授受を行
う。図３に示すように、コントローラ１０３の内部には
リードアドレスレジスタ３０５と、ライトアドレスレジ
スタ３０６と、スイッチ３０８とが存在している。期間
１１１にてリードアドレスをリードアドレスレジスタ３
０５にとりこむ。レジスタ３０５の値が主記憶用アドレ
スバス１０７を経由して、主記憶１０５に伝えられる。
期間１１２にてライトアドレスをライトアドレスレジス
タ３０６にとりこむ。期間１１３にライトデータがスト
アバッファ１０４に書き込まれる。期間１１４にて、ス
イッチ３０８は上側の端子を接続し、主記憶１０５から
読みだされたデータがデータバス１０８経由で、プロセ
ッサバス１０６に伝えられる。期間１１４の後に、レジ
スタ３０６の値が主記憶用アドレスバス１０７を経由し
て、主記憶１０５に伝えられる。スイッチ３０８は下側
の端子を接続し、ストアバッファ１０４内にあるデータ
が、データバス１０８経由で主記憶１０５に伝えられ
る。
内部構成をより詳細に示したものが、図３である。図３
に示すように、プロセッサ１０１の内部にはリードアド
レスレジスタ３０１と、ライトアドレスレジスタ３０２
と、キャッシュメモリ１０２のデータメモリ３０３と、
キャッシュメモリ１０２のデータレジスタ３０４と、ス
イッチ３０７とが存在している。ミス時にミスアドレス
が３０１に、ライトアドレスが３０２に転送される。ラ
イトアドレスはミスアドレスのタグ部をキャッシュメモ
リ１０２から読み出したタグにて置き換えることによっ
て作成できる。期間１１１，１１２のあいだ、スイッチ
１０７は上側の端子を接続しており、レジスタ３０１，
３０２の値がプロセッサ内アドレスバス３１１を経由し
て、プロセッサバス１０６に伝えられる。期間１１３，
１１４のあいだ、スイッチ３０７は下側の端子を接続
しており、データメモリ３０３はデータレジスタ３０
４、プロセッサ内データバス３１２、プロセッサバス１
０６を経由してコントローラ１０３とデータの授受を行
う。図３に示すように、コントローラ１０３の内部には
リードアドレスレジスタ３０５と、ライトアドレスレジ
スタ３０６と、スイッチ３０８とが存在している。期間
１１１にてリードアドレスをリードアドレスレジスタ３
０５にとりこむ。レジスタ３０５の値が主記憶用アドレ
スバス１０７を経由して、主記憶１０５に伝えられる。
期間１１２にてライトアドレスをライトアドレスレジス
タ３０６にとりこむ。期間１１３にライトデータがスト
アバッファ１０４に書き込まれる。期間１１４にて、ス
イッチ３０８は上側の端子を接続し、主記憶１０５から
読みだされたデータがデータバス１０８経由で、プロセ
ッサバス１０６に伝えられる。期間１１４の後に、レジ
スタ３０６の値が主記憶用アドレスバス１０７を経由し
て、主記憶１０５に伝えられる。スイッチ３０８は下側
の端子を接続し、ストアバッファ１０４内にあるデータ
が、データバス１０８経由で主記憶１０５に伝えられ
る。
【００１１】２階層キャッシュメモリをもつプロセッサ
に本発明を適用した例を図４に示す。図４ではプロセッ
サの内部に１次キャッシュ４０２が、外部に２次キャッ
シュ４１１、４１２が存在していることと、プロセッサ
バス４０６、４０７がアドレス／データで分離している
ことが図１の装置と異なる。４０１−４０５は１０１−
１０５とそれぞれ同様のもので構成されている。ただし
１次キャッシュ４０２はライトスルーである。４０６は
プロセッサアドレスバス、４０７はプロセッサデータバ
ス、４０８は主記憶アドレスバス、４０９は主記憶デー
タバスである。４１１は２次キャッシュのタグメモリ、
４１１２は２次キャッシュのデータメモリである。２次
キャッシュはコピーバックで制御される。４１１，４１
２のアドレスはアドレスバス４１３から供給される。
に本発明を適用した例を図４に示す。図４ではプロセッ
サの内部に１次キャッシュ４０２が、外部に２次キャッ
シュ４１１、４１２が存在していることと、プロセッサ
バス４０６、４０７がアドレス／データで分離している
ことが図１の装置と異なる。４０１−４０５は１０１−
１０５とそれぞれ同様のもので構成されている。ただし
１次キャッシュ４０２はライトスルーである。４０６は
プロセッサアドレスバス、４０７はプロセッサデータバ
ス、４０８は主記憶アドレスバス、４０９は主記憶デー
タバスである。４１１は２次キャッシュのタグメモリ、
４１１２は２次キャッシュのデータメモリである。２次
キャッシュはコピーバックで制御される。４１１，４１
２のアドレスはアドレスバス４１３から供給される。
【００１２】図５は、図４のプロセッサバス４０６での
ブロック交換のタイミング図である。尚、５０１はクロ
ック信号である。プロセッサのリードアクセスが１次キ
ャッシュ４０２、２次キャッシュ４１１，４１２の両方
にミスした場合を想定して以下説明する。ブロックライ
トのタグは２次キャッシュのタグメモリ４１１から読み
だされタグメモリ用バス４１４を経由して、期間５０２
にプロセッサアドレスバス４０６に出力される。ブロッ
クライトのデータは２次キャッシュのデータメモリ４１
２から読みだされデータメモリ用バス４１５を経由し
て、期間５０４にプロセッサデータバス４０８に出力さ
れる。期間５０５に主記憶４０５からのリードデータが
プロセッサバス４０６に転送され、そのデータが１次キ
ャッシュ４０２と、２次キャッシュのデータメモリ４１
２との両方に格納される。第１時間相が期間５０２，５
０３から期間５０４を除いた期間に相当し、第２時間相
が期間５０４に相当し、第３時間相が期間５０５に相当
する。
ブロック交換のタイミング図である。尚、５０１はクロ
ック信号である。プロセッサのリードアクセスが１次キ
ャッシュ４０２、２次キャッシュ４１１，４１２の両方
にミスした場合を想定して以下説明する。ブロックライ
トのタグは２次キャッシュのタグメモリ４１１から読み
だされタグメモリ用バス４１４を経由して、期間５０２
にプロセッサアドレスバス４０６に出力される。ブロッ
クライトのデータは２次キャッシュのデータメモリ４１
２から読みだされデータメモリ用バス４１５を経由し
て、期間５０４にプロセッサデータバス４０８に出力さ
れる。期間５０５に主記憶４０５からのリードデータが
プロセッサバス４０６に転送され、そのデータが１次キ
ャッシュ４０２と、２次キャッシュのデータメモリ４１
２との両方に格納される。第１時間相が期間５０２，５
０３から期間５０４を除いた期間に相当し、第２時間相
が期間５０４に相当し、第３時間相が期間５０５に相当
する。
【００１３】本発明の他の変形実施例について述べる。
上記実施例では第１時間相の中でキャッシュリードアド
レス、ライトアドレスの順でプロセッサから外部に伝達
しているが、キャッシュライトアドレス、リードアドレ
スの順でプロセッサから外部に伝達しても本発明の目的
とする効果はほぼ同様に得られる。
上記実施例では第１時間相の中でキャッシュリードアド
レス、ライトアドレスの順でプロセッサから外部に伝達
しているが、キャッシュライトアドレス、リードアドレ
スの順でプロセッサから外部に伝達しても本発明の目的
とする効果はほぼ同様に得られる。
【００１４】上述のように外部バスサイクルを利用する
ことによって１回のブロック交換時のブロックリードと
ブロックライトが並列処理して行なえる。具体的に数値
例で示す。先に示した数値例と同じ条件に対して追い出
されるブロックが更新状態でない時のバスサイクル期間
Ｋ１は、 Ｋ１＝１０＋（４−１）＊１＝１３クロック であり従来例と同一である。また追い出されるブロック
が更新状態である時のバスサイクル期間Ｋ２は、 Ｋ２＝１０＋（４−１）＊１＝１３クロック であり、従来例のＫ２＝１８クロックに比べて改善され
ている。
ことによって１回のブロック交換時のブロックリードと
ブロックライトが並列処理して行なえる。具体的に数値
例で示す。先に示した数値例と同じ条件に対して追い出
されるブロックが更新状態でない時のバスサイクル期間
Ｋ１は、 Ｋ１＝１０＋（４−１）＊１＝１３クロック であり従来例と同一である。また追い出されるブロック
が更新状態である時のバスサイクル期間Ｋ２は、 Ｋ２＝１０＋（４−１）＊１＝１３クロック であり、従来例のＫ２＝１８クロックに比べて改善され
ている。
【００１５】
【発明の効果】本発明により、より少ないサイクル数で
キャッシュと主記憶との間のブロックの交換が達成で
き、処理速度の向上に役立つものである。
キャッシュと主記憶との間のブロックの交換が達成で
き、処理速度の向上に役立つものである。
【図１】本発明の実施例によるデータ処理システムの構
成とキャッシュのブロック交換時のバスのタイミングを
示す図である。
成とキャッシュのブロック交換時のバスのタイミングを
示す図である。
【図２】従来の情報処理装置のキャッシュのブロック交
換時のバスのタイミングを示す図である。
換時のバスのタイミングを示す図である。
【図３】本発明の実施例によるプロセッサ１０１とコン
トローラ１０３の内部構成を示す図である。
トローラ１０３の内部構成を示す図である。
【図４】本発明の他の実施例によるデータ処理システム
の構成を示す図である。
の構成を示す図である。
【図５】図４の実施例の装置のキャッシュのブロック交
換時のバスのタイミングを示す図である。
換時のバスのタイミングを示す図である。
１０１−プロセッサ、１０２−キャッシュメモリ、１０
３−外部回路のコントローラ、１０４−ストアバッフ
ァ、１０５−主記憶、１０６−プロセッサバス、１０７
−主記憶のアドレスバス、１０８−主記憶のデータバ
ス、１１０−キャッシュブロック交換時のバスのタイミ
ング図、１１１−リードアドレス転送期間、１１２−ラ
イトアドレス転送期間、１１３−ライトデータ転送期
間、１１４−リードデータ転送期間、１１５−クロック
信号 ２０１−クロック信号、２０２−プロセッサアドレスバ
ス、２０３−プロセッサデータバス、２０４−ライトア
ドレス、２０５−ライトデータ転送期間、２０６−リー
ドアドレス、２０７−リードデータ転送期間、３０１、
３０５−リードアドレスレジスタ、３０２、３０６−ラ
イトアドレスレジスタ、３０３−キャッシュメモリ１０
２のデータメモリ、３０４−キャッシュメモリ１０２の
データレジスタ、３０７、３０８−スイッチ、３１１−
プロセッサ内アドレスバス、３１２−プロセッサ内デー
タバス、３１３−コントローラ内データバス ４０１−プロセッサ、４０２−１次キャッシュメモリ、
４０３−メモリコントローラ、４０４−ストアバッフ
ァ、４０５−主記憶、４０６−プロセッサアドレスバ
ス、４０７−プロセッサデータバス、４０８−主記憶の
アドレスバス、４０９−主記憶のデータバス、４１１−
２次キャッシュメモリタグ部、４１２−２次キャッシュ
メモリデータ部、４１３−２次キャッシュアドレスバ
ス、４１４−２次キャッシュタグ部データバス、４１５
−２次キャッシュデータ部データバス、５０１−クロッ
ク信号、５０２−リードアドレス、５０３−ライトアド
レス、５０４−ライトデータ転送期間、５０５−リード
データ転送期間
３−外部回路のコントローラ、１０４−ストアバッフ
ァ、１０５−主記憶、１０６−プロセッサバス、１０７
−主記憶のアドレスバス、１０８−主記憶のデータバ
ス、１１０−キャッシュブロック交換時のバスのタイミ
ング図、１１１−リードアドレス転送期間、１１２−ラ
イトアドレス転送期間、１１３−ライトデータ転送期
間、１１４−リードデータ転送期間、１１５−クロック
信号 ２０１−クロック信号、２０２−プロセッサアドレスバ
ス、２０３−プロセッサデータバス、２０４−ライトア
ドレス、２０５−ライトデータ転送期間、２０６−リー
ドアドレス、２０７−リードデータ転送期間、３０１、
３０５−リードアドレスレジスタ、３０２、３０６−ラ
イトアドレスレジスタ、３０３−キャッシュメモリ１０
２のデータメモリ、３０４−キャッシュメモリ１０２の
データレジスタ、３０７、３０８−スイッチ、３１１−
プロセッサ内アドレスバス、３１２−プロセッサ内デー
タバス、３１３−コントローラ内データバス ４０１−プロセッサ、４０２−１次キャッシュメモリ、
４０３−メモリコントローラ、４０４−ストアバッフ
ァ、４０５−主記憶、４０６−プロセッサアドレスバ
ス、４０７−プロセッサデータバス、４０８−主記憶の
アドレスバス、４０９−主記憶のデータバス、４１１−
２次キャッシュメモリタグ部、４１２−２次キャッシュ
メモリデータ部、４１３−２次キャッシュアドレスバ
ス、４１４−２次キャッシュタグ部データバス、４１５
−２次キャッシュデータ部データバス、５０１−クロッ
ク信号、５０２−リードアドレス、５０３−ライトアド
レス、５０４−ライトデータ転送期間、５０５−リード
データ転送期間
Claims (2)
- 【請求項１】キャッシュメモリを内蔵し、該キャッシュ
メモリと外部の主記憶の間で外部バスを介してデータの
ブロック交換を実行するプロセッサであって、 上記外部バスにストアバッファを有するコントローラを
接続し、 上記プロセッサからリードアドレスとライトアドレスを
上記外部バスを介して上記コントローラに伝達し、上記
主記憶からのブロックリードを開始する第１時間相と、 上記ライトアドレスに対応するライトデータを上記プロ
セッサから上記コントローラの上記ストアバッファに伝
達する第２時間相と、 上記リードアドレスに対応するリードデータを上記コン
トローラの上記ストアバッファから上記プロセッサの上
記キャッシュに伝達する第３時間相とからなる外部バス
サイクルを持つことを特徴とするプロセッサ。 - 【請求項２】上記プロセッサはマイクロプロセッサＬＳ
Ｉであることを特徴とする請求項１に記載のプロセッ
サ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4240339A JPH0695962A (ja) | 1992-09-09 | 1992-09-09 | 並列アクセスバスをもつプロセッサ |
| KR1019930017939A KR940007686A (ko) | 1992-09-09 | 1993-09-07 | 캐시(Cache) 메모리를 가지는 프로세서(Processor) |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4240339A JPH0695962A (ja) | 1992-09-09 | 1992-09-09 | 並列アクセスバスをもつプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0695962A true JPH0695962A (ja) | 1994-04-08 |
Family
ID=17058019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4240339A Pending JPH0695962A (ja) | 1992-09-09 | 1992-09-09 | 並列アクセスバスをもつプロセッサ |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH0695962A (ja) |
| KR (1) | KR940007686A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08249274A (ja) * | 1995-03-15 | 1996-09-27 | Kofu Nippon Denki Kk | データ転送装置 |
| US7159067B2 (en) | 1999-02-18 | 2007-01-02 | Hitachi, Ltd. | Information processing apparatus using index and TAG addresses for cache |
| JP2010266871A (ja) * | 1994-06-02 | 2010-11-25 | Accelerix Ltd | Ｉｃ（集積回路） |
| JP2012128644A (ja) * | 2010-12-15 | 2012-07-05 | Toshiba Corp | メモリシステム |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010237739A (ja) * | 2009-03-30 | 2010-10-21 | Fujitsu Ltd | キャッシュ制御装置，情報処理装置およびキャッシュ制御プログラム |
-
1992
- 1992-09-09 JP JP4240339A patent/JPH0695962A/ja active Pending
-
1993
- 1993-09-07 KR KR1019930017939A patent/KR940007686A/ko not_active Application Discontinuation
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010266871A (ja) * | 1994-06-02 | 2010-11-25 | Accelerix Ltd | Ｉｃ（集積回路） |
| USRE44589E1 (en) | 1994-06-02 | 2013-11-12 | Mosaid Technologies Incorporated | Single chip frame buffer and graphics accelerator |
| JPH08249274A (ja) * | 1995-03-15 | 1996-09-27 | Kofu Nippon Denki Kk | データ転送装置 |
| US7159067B2 (en) | 1999-02-18 | 2007-01-02 | Hitachi, Ltd. | Information processing apparatus using index and TAG addresses for cache |
| JP2012128644A (ja) * | 2010-12-15 | 2012-07-05 | Toshiba Corp | メモリシステム |
| US8832333B2 (en) | 2010-12-15 | 2014-09-09 | Kabushiki Kaisha Toshiba | Memory system and data transfer method |
Also Published As
| Publication number | Publication date |
|---|---|
| KR940007686A (ko) | 1994-04-27 |
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