JPH0695828B2 - Boost circuit - Google Patents
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- JPH0695828B2 JPH0695828B2 JP27950685A JP27950685A JPH0695828B2 JP H0695828 B2 JPH0695828 B2 JP H0695828B2 JP 27950685 A JP27950685 A JP 27950685A JP 27950685 A JP27950685 A JP 27950685A JP H0695828 B2 JPH0695828 B2 JP H0695828B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、MOS型トランジスタを用いた昇圧回路に関す
るものである。Description: TECHNICAL FIELD The present invention relates to a booster circuit using a MOS transistor.
従来の技術 従来の昇圧回路は、たとえば第２図の昇圧回路構成のも
のが知られている。この回路は、ドレイン電極とゲート
電極とを共に第１の回路動作用定電圧源端子３に接続
し、ソース電極を出力部４に接続したMOS型トランジス
タQ5と、ドレイン出力部４に、ゲート電極を入力部５に
それぞれ接続し、ソース電極を接地したMOS型トランジ
スタQ6と、ドレイン電極とゲート電極とを共に結合容量
C2を介してパルス源２に接続し、ソース電極を出力部４
に接続したMOS型トランジスタQ7と、ドレイン電極を第
２の回路動作用定電圧源端子６に接続し、ゲート電極を
出力部４に接続し、ソース電極を前記MOS型トランジス
タQ7のドレイン電極およびゲート電極に接続したMOS型
トランジスタQ8とによって構成されている。この昇圧回
路によると、入力部５に対し、MOS型トランジスタQ6を
オフ状態にする信号を印加した場合、出力部４の電圧
は、第１の回路動作用電圧源の電圧をVD2としたとき、
電圧VD2からMOS型トランジスタQ5のしきい値VTおよび基
板バイアス効果電圧ΔVTを差し引いた値、すなわち、V
D2−（VT＋ΔVT）なる関係式で表わされるものとなる。2. Description of the Related Art As a conventional booster circuit, for example, the booster circuit configuration shown in FIG. 2 is known. In this circuit, the drain electrode and the gate electrode are both connected to the first constant voltage source terminal 3 for circuit operation, the source electrode is connected to the output section 4, and the MOS transistor Q5 and the drain output section 4 are connected to the gate electrode. Is connected to the input section 5 respectively, and the MOS-type transistor Q6 whose source electrode is grounded and the drain electrode and the gate electrode are coupled together.
Connect to the pulse source 2 via C2, and connect the source electrode to the output section 4
Connected to the MOS transistor Q7, the drain electrode is connected to the second constant voltage source terminal 6 for circuit operation, the gate electrode is connected to the output section 4, the source electrode is the drain electrode and the gate of the MOS transistor Q7. It is composed of a MOS transistor Q8 connected to the electrode. According to this booster circuit, when a signal for turning off the MOS transistor Q6 is applied to the input unit 5, the voltage of the output unit 4 is the voltage when the voltage of the first circuit operating voltage source is V D2. ,
The value obtained by subtracting the threshold V T of the MOS transistor Q5 and the substrate bias effect voltage ΔV T from the voltage V D2 , that is, V
D2 - the one represented by (V T + ΔV T) relational expression.
ここで半導体集積回路内で製造されるMOS型トランジス
タは各特性がほぼ等しいことから、第２図中の各MOS型
トランジスタのしきい値電圧VTはそれぞれ等しいとし、
基板バイアス効果電圧ΔVTに関しても同様とする。Since the MOS type transistors manufactured in the semiconductor integrated circuit have almost the same characteristics, it is assumed that the threshold voltage V T of each MOS type transistor in FIG.
The same applies to the substrate bias effect voltage ΔV T.
このとき、MOS型トランジスタQ8はオン状態となり、そ
のソース電極の電圧V2は、MOS型トランジスタQ8を介し
てVD2−（VT＋ΔVT）−（VT＋ΔVT）、すなわち、VD2−
２（VT＋ΔVT）まで充電される。つぎに、パルス源２を
振幅VPでハイレベルにすると、結合容量C2を介してMOS
型トランジスタQ8のソース電圧V2は上昇し、VD2−２（V
T＋ΔVT）＋VPとなる。このときMOS型トランジスタQ7は
オン状態になり、出力部４は、MOS型トランジスタQ7の
ゲート電圧V2より、そのしきい値電圧VTと基板バイアス
効果電圧ΔVTだけ低いVD2−３（VT＋ΔVT）＋VPとな
る。つづいて、パルス源２をロウレベルにすると結合容
量C2を介してMOS型トランジスタQ8のソース電圧V2は低
下し、MOS型トランジスタQ7はオフ状態になる。ここでM
OS型トランジスタQ8のゲート電圧VOUT2は、VD2＋VP−３
（VT＋ΔVT）であるので、パルス源２をロウレベルに下
げた瞬間、結合容量C2を介して一度低下したMOS型トラ
ンジスタQ8のソース電圧V2は、第２の回路動作用定電圧
源VM2からMOS型トランジスタQ8を介して充電され、VD2
＋VP−４（VT＋ΔVT）まで上昇する。したがってパルス
源２からの１サイクルのクロックパルス入力によって出
力電圧VOUT2はVP−２（VT＋ΔVT）だけ昇圧されること
になる。さらに、パルス源２からクロックパルスが入力
されることによって出力部４の昇圧が繰り返され、ｎサ
イクル目のクロックがハイレベル時の出力部およびMOS
型トランジスタQ8のソース電圧V2はそれぞれ、VD2＋ｎ
｛VP−２（VT＋ΔVT）｝−（VT＋ΔVT），VD2＋ｎ｛VP
−２（VT＋ΔVT）｝となる。At this time, the MOS type transistor Q8 is turned on, and the voltage V 2 of its source electrode is V D2 − (V T + ΔV T ) − (V T + ΔV T ) via the MOS type transistor Q8, that is, V D2 −
It is charged up to 2 (V T + ΔV T ). Next, when the pulse source 2 is set to the high level with the amplitude V P , the MOS is connected via the coupling capacitance C2.
Source transistor V8 source voltage V 2 rises to V D2 -2 (V
It becomes T + ΔV T ) + V P. At this time, the MOS transistor Q7 is turned on, and the output unit 4 outputs V D2 -3 (V) which is lower than the gate voltage V 2 of the MOS transistor Q7 by the threshold voltage V T and the substrate bias effect voltage ΔV T. It becomes T + ΔV T ) + V P. Then, when the pulse source 2 is set to the low level, the source voltage V 2 of the MOS transistor Q8 drops via the coupling capacitance C2, and the MOS transistor Q7 is turned off. Where M
The gate voltage V OUT2 of the OS type transistor Q8 is V D2 + V P -3
Since it is (V T + ΔV T ), the source voltage V 2 of the MOS transistor Q8, which has once dropped via the coupling capacitance C2, is the second circuit operating constant voltage source V 2 at the moment when the pulse source 2 is lowered to the low level. Charged from M2 through MOS transistor Q8, V D2
It rises to + V P -4 (V T + ΔV T ). Therefore, the output voltage V OUT2 is boosted by V P -2 (V T + ΔV T ) by the one-cycle clock pulse input from the pulse source 2. Further, the boosting of the output section 4 is repeated by inputting the clock pulse from the pulse source 2, and the output section and the MOS when the clock of the nth cycle is at the high level.
Type transistor Q8 has source voltage V 2 of V D2 + n
{V P -2 (V T + ΔV T )}-(V T + ΔV T ), V D2 + n {V P
-2 (V T + ΔV T )}.
ここで第２の回路動作用定電圧をVM2とすると、出力部
４が次々と昇圧されVOUT2VM2＋（VT＋ΔVT）となった
時、MOS型トランジスタQ8はオン状態となり電流はMOS型
トランジスタQ8のソース電極から第２の回路動作用定電
圧源へ流れ込む。このとき、結合容量C2を介してパルス
入力されてもMOS型トランジスタQ8のソース電圧V2はV
OUT2＋（VT＋ΔVT）以上には上昇せず、この状態で昇圧
動作は飽和に達する。したがって、入力部５にMOS型ト
ランジスタQ6をオフ状態にする信号を印加することによ
って出力部４にはVM2＋（VT＋ΔVT）の電圧が出力され
る。Assuming that the second circuit operation constant voltage is V M2 , when the output unit 4 is boosted to V OUT2 V M2 + (V T + ΔV T ), the MOS transistor Q8 is turned on and the current is The current flows from the source electrode of the MOS transistor Q8 to the second constant voltage source for circuit operation. At this time, even if a pulse is input via the coupling capacitance C 2 , the source voltage V 2 of the MOS transistor Q8 is V
It does not rise above OUT2 + (V T + ΔV T ), and boost operation reaches saturation in this state. Therefore, a voltage of V M2 + (V T + ΔV T ) is output to the output unit 4 by applying a signal for turning off the MOS transistor Q6 to the input unit 5.
つぎに、入力部５にMOS型トランジスタQ6をオン状態に
する信号を印加した場合、出力部４はMOS型トランジス
タQ6を介して接地電圧になりMOS型トランジスタQ8はオ
フ状態になる。Next, when a signal for turning on the MOS type transistor Q6 is applied to the input section 5, the output section 4 becomes the ground voltage via the MOS type transistor Q6 and the MOS type transistor Q8 is turned off.
発明が解決しようとする問題点 前述したように第２図示の回路構成において入力部５に
MOS型トランジスタQ6をオン状態にする電圧を印加した
場合、出力部４は接地電圧となり、MOS型トランジスタQ
8はオフ状態になる。このときMOS型トランジスタQ8のソ
ース電圧V2はフローティング状態にあり、MOS型トラン
ジスタQ7のしきい値電圧VT以下の任意の電圧にある。こ
こでパルス源２を振幅VPでハイレベルにすると、MOS型
トランジスタQ8のソース電圧V2は結合容量C2を介して上
昇するが、その電圧V2がMOS型トランジスタQ7のしきい
値電圧VT以上になると、このMOS型トランジスタQ7はオ
ン状態になるのでMOS型トランジスタQ8のソース電圧V2
はしきい値電圧VTになる。つづいてパルス源２を振幅VP
でロウレベルにすると、MOS型トランジスタQ8のソース
電圧V2は、結合容量C2を介して低下し、VP＞VTの場合ソ
ース電圧V2は負の電圧にまで低下させられる。いま、Ｐ
型基板上のＮチャネルMOS型トランジスタを考えた場
合、MOS型トランジスタQ8のソース電圧V2が負電圧にな
ると、同MOS型トランジスタQ8のソース電極とＰ型基板
との間は順方向の電位関係になり、基板からソース電極
へ電流が流れ込むことになる。このことは、基板電圧を
変動させる原因となり、同一基板上につくられている他
の回路の誤動作をまねく要因となる。また、ウェル構造
で製造される半導体回路の場合、基板から電極へ電流が
流れ込むことは、ラッチアップ現象を引き起こし、正常
な回路動作をそこなうばかりか、素子破壊の原因にもな
る。Problems to be Solved by the Invention As described above, in the circuit configuration shown in FIG.
When a voltage that turns on the MOS transistor Q6 is applied, the output section 4 becomes the ground voltage, and the MOS transistor Q6
8 goes off. At this time, the source voltage V 2 of the MOS transistor Q8 is in a floating state and is at an arbitrary voltage equal to or lower than the threshold voltage V T of the MOS transistor Q7. When the pulse source 2 is set to the high level with the amplitude V P , the source voltage V 2 of the MOS transistor Q8 rises through the coupling capacitance C2, but the voltage V 2 is the threshold voltage V of the MOS transistor Q7. When the voltage exceeds T , the MOS transistor Q7 is turned on. Therefore, the source voltage V 2 of the MOS transistor Q8 is
Becomes the threshold voltage V T. Then, set the pulse source 2 to amplitude V P
Then, the source voltage V 2 of the MOS transistor Q8 drops via the coupling capacitance C2, and when V P > V T , the source voltage V 2 drops to a negative voltage. P now
Considering an N-channel MOS type transistor on the type substrate, when the source voltage V 2 of the MOS type transistor Q8 becomes a negative voltage, the forward potential relationship between the source electrode of the MOS type transistor Q8 and the P type substrate. Then, current flows from the substrate to the source electrode. This causes the substrate voltage to fluctuate, and causes a malfunction of other circuits formed on the same substrate. Further, in the case of a semiconductor circuit manufactured with a well structure, current flowing from the substrate to the electrode causes a latch-up phenomenon, which not only impairs normal circuit operation but also causes element breakdown.
本発明は、前記従来の昇圧回路の問題点を解決するもの
で、基板電圧の変動を引き起こす要因のない、安定に機
能する昇圧回路の提供を目的とするものである。The present invention solves the problems of the conventional booster circuit, and an object of the present invention is to provide a booster circuit that functions stably without causing a variation in the substrate voltage.
問題点を解決するための手段 本発明は、ドレイン電極とゲート電極を共に第１の回路
動作用定電圧源に接続し、ソース電極を結合容量を介し
てパルス源に接続した第１のMOS型トランジスタと、ド
レイン電極とゲート電極を共に前記第１のMOS型トラン
ジスタのソース電極に接続し、ソース電極を出力部に接
続した第２のMOS型トランジスタと、ドレイン電極を出
力部に、ゲート電極を入力部にそれぞれ接続し、ソース
電極を接地した第３のMOS型トランジスタと、ドレイン
電極を第２の回路動作用定電圧源に接続し、ゲート電極
を出力部に接続し、ソース電極を前記第１のMOS型トラ
ンジスタのソース電極に接続した第４のMOS型トランジ
スタとを備えた昇圧回路である。Means for Solving the Problems The present invention relates to a first MOS type in which both a drain electrode and a gate electrode are connected to a first circuit operation constant voltage source, and a source electrode is connected to a pulse source via a coupling capacitance. A transistor, a second MOS transistor in which both the drain electrode and the gate electrode are connected to the source electrode of the first MOS type transistor, and the source electrode is connected to the output section, and the drain electrode is the output section and the gate electrode is the A third MOS transistor connected to each of the input sections and having a source electrode grounded, a drain electrode connected to a second constant voltage source for circuit operation, a gate electrode connected to the output section, and a source electrode connected to the first electrode. And a fourth MOS-type transistor connected to the source electrode of the first MOS-type transistor.
作用 この昇圧回路によると昇圧回路を構成しているMOS型ト
ランジスタのいずれの電極電圧も回路動作中に、半導体
集積回路の基板電位よりも低くなることがない。したが
って、MOS型トランジスタのいずれかの電極電圧が基板
電位よりも低くなることに起因とし、同一基板上に構成
された論理回路の誤差動を招くような基板電位の変動を
排除でき、安定に動作する昇圧回路が得られる。Action According to this booster circuit, any electrode voltage of the MOS type transistors forming the booster circuit does not become lower than the substrate potential of the semiconductor integrated circuit during the circuit operation. Therefore, it is possible to eliminate the fluctuation of the substrate potential that causes the error of the logic circuit configured on the same substrate due to the voltage of one of the electrodes of the MOS transistor becoming lower than the substrate potential, and to operate stably. A booster circuit for
実施例 第１図は、本発明の一実施例における昇圧回路の回路構
成図を示すものである。Embodiment FIG. 1 shows a circuit configuration diagram of a booster circuit in an embodiment of the present invention.
ドレイン電極とゲート電極を共に第１の回路動作用定電
圧源端子３に接続し、ソース電極を結合容量C1を介して
パルス源１に接続したMOS型トランジスタQ1と、ドレイ
ン電極とゲート電極を共に前記MOS型トランジスタQ1の
ソース電極に接続し、ソース電極を出力部41に接続した
MOS型トランジスタQ2と、ドレイン電極を出力部41に、
ゲート電極を入力部51にそれぞれ接続し、ソース電極を
接地したMOS型トランジスタQ3と、ドレイン電極を第２
の回路動作用定電圧源端子61に接続し、ゲート電極を出
力部41に接続し、ソース電極を前記MOS型トランジスタQ
1のソース電極に接続したMOS型トランジスタQ4によって
構成されている。この回路の動作を説明するに、入力部
51にMOS型トランジスタQ3をオフ状態にする信号を印加
した場合、第１の回路動作用定電圧源をVD1とすると、M
OS型トランジスタQ4のソース電圧V1および出力部41の電
圧VOUT1はそれぞれVD1−（VT＋ΔVT），VD1−２（VT＋
ΔVT）となる。したがってMOS型トランジスタQ4のソー
ス電圧V1はMOS型トランジスタQ4のゲート電圧VOUT1より
も高く、このトランジスタはオフ状態になる。つぎに、
パルス源１を振幅VPでハイレベルにすると結合容量C1を
介してMOS型トランジスタQ4のソース電圧V1は、VD1−
（VT＋ΔVT）＋VPまで上昇し、このときMOS型トランジ
スタQ1はオフ状態になる。またMOS型トランジスタQ2は
オン状態になり、出力部41の電圧VOUT1はMOS型トランジ
スタQ2のしきい値電圧VTと基板バイアス効果電圧ΔVTを
差し引いたVD1−２（VT＋ΔVT）＋VPとなる。つづいて
パルス源１をロウレベルにすると結合容量C1を介してMO
S型トランジスタQ4のソース電位V1は低下し、MOS型トラ
ンジスタQ2はオフ状態になる。ここでMOS型トランジス
タQ4のゲート電圧VOUT1はVD1−２（VT＋ΔVT）＋VPなの
で、パルス源１をロウレベルにした瞬間に結合容量C1を
介して低下したMOS型トランジスタQ4のソース電圧V
1は、MOS型トランジスタQ4を介して第２の回路動作用定
電圧源VM1によってVD1−３（VT＋ΔVT）＋VPまで充電さ
れる。さらにパルス源１からクロックパルスが入力され
ることによってMOS型トランジスタQ4のソース電圧V1お
よび出力部41の電圧VOUT1の昇圧が繰り返され、ｎサイ
クル目のクロックがハイレベルの時、ソース電圧V1およ
び出力部41の電圧VOUT1はそれぞれVD1＋ｎ｛VP−２（VT
＋ΔVT）｝＋（VT＋ΔVT），VD1＋ｎ｛VP−２（VT＋ΔV
T）｝となる。ここで第２の回路動作用定電圧をVM1とす
ると、出力部41が次々と昇圧されVOUT1VM1＋（VT＋Δ
VT）となった時、MOS型トランジスタQ4はオン状態にな
り結合容量C1を介してパルス入力されてもMOS型トラン
ジスタQ4のソース電圧V1はそれ以上上昇せず、この状態
で昇圧動作は飽和に達する。したがって入力部51にMOS
型トランジスタQ4をオフ状態にする信号を印加すること
によって出力部41にはVM1＋（VT＋ΔVT）の電圧が出力
される。Both the drain electrode and the gate electrode are connected to the first circuit operation constant voltage source terminal 3, and the source electrode is connected to the pulse source 1 through the coupling capacitance C1. The source electrode of the MOS transistor Q1 was connected, and the source electrode was connected to the output section 41.
The MOS type transistor Q2 and the drain electrode in the output section 41,
The gate electrode is connected to the input section 51, the source electrode is grounded, and the MOS-type transistor Q3 is connected to the second drain electrode.
Connected to the circuit operation constant voltage source terminal 61, the gate electrode is connected to the output section 41, and the source electrode is connected to the MOS transistor Q.
It is constituted by a MOS transistor Q4 connected to the source electrode of 1. To explain the operation of this circuit, input section
When a signal for turning off the MOS transistor Q3 is applied to 51, if the first circuit operation constant voltage source is V D1 , M
The source voltage V 1 of the OS transistor Q4 and the voltage V OUT1 of the output section 41 are respectively V D1 − (V T + ΔV T ), V D1 −2 (V T +
ΔV T ). Therefore, the source voltage V 1 of the MOS transistor Q 4 is higher than the gate voltage V OUT1 of the MOS transistor Q 4 , and this transistor is turned off. Next,
When the pulse source 1 is set to the high level with the amplitude V P , the source voltage V 1 of the MOS transistor Q4 is V D1 − via the coupling capacitance C1.
(V T + ΔV T ) + V P , at which time the MOS transistor Q1 is turned off. Further, the MOS transistor Q2 is turned on, and the voltage V OUT1 of the output section 41 is V D1 -2 (V T + ΔV T ) obtained by subtracting the threshold voltage V T of the MOS transistor Q2 and the substrate bias effect voltage ΔV T. It becomes + V P. Subsequently, when the pulse source 1 is set to low level, MO is generated via the coupling capacitance C1.
The source potential V 1 of the S-type transistor Q 4 drops, and the MOS type transistor Q 2 is turned off. Since the gate voltage V OUT1 of the MOS transistor Q4 is V D1 -2 (V T + ΔV T ) + V P here, the source voltage of the MOS transistor Q4 decreased via the coupling capacitance C1 at the moment when the pulse source 1 is set to the low level. V
1 is charged to V D1 -3 (V T + ΔV T ) + V P by the second constant voltage source V M1 for circuit operation via the MOS transistor Q4. When the clock pulse is further input from the pulse source 1, the source voltage V 1 of the MOS transistor Q 4 and the voltage V OUT1 of the output section 41 are repeatedly boosted, and when the clock of the nth cycle is at the high level, the source voltage V 1 1 and the voltage V OUT1 of the output section 41 are V D1 + n {V P -2 (V T
+ ΔV T )} + (V T + ΔV T ), V D1 + n {V P -2 (V T + ΔV
T )}. Assuming that the second circuit operation constant voltage is V M1 , the output unit 41 is boosted one after another and V OUT1 V M1 + (V T + Δ
V T ), the MOS transistor Q4 is turned on, and the source voltage V 1 of the MOS transistor Q4 does not rise even if a pulse is input via the coupling capacitance C1. Reach saturation. Therefore, the input section 51
The voltage of V M1 + (V T + ΔV T ) is output to the output unit 41 by applying a signal for turning off the transistor Q4.
つぎに、入力部51にMOS型トランジスタQ3をオン状態に
する信号を印加した場合、出力部41はMOS型トランジス
タQ3を介して接地電圧となる。このときMOS型トランジ
スタQ4のソース電圧V1は、MOS型トランジスタQ1とMOS型
トランジスタQ2のそれぞれのオン抵抗の比で決まる一定
の電圧に固定される。したがって、このとき結合容量C1
を介してパルス源１からクロックパルスが入力されても
MOS型トランジスタQ4のソース電圧V1は変動しない。ま
た、この昇圧回路を構成しているMOS型トランジスタの
いずれの電極電圧も一定の電圧に固定され、基板電圧よ
りも低くなることはない。Next, when a signal for turning on the MOS transistor Q3 is applied to the input unit 51, the output unit 41 becomes the ground voltage via the MOS transistor Q3. At this time, the source voltage V 1 of the MOS transistor Q4 is fixed to a constant voltage determined by the ratio of the ON resistances of the MOS transistor Q1 and the MOS transistor Q2. Therefore, at this time, the coupling capacitance C1
Even if a clock pulse is input from the pulse source 1 via
The source voltage V 1 of the MOS transistor Q4 does not change. Further, the electrode voltage of any of the MOS transistors forming this booster circuit is fixed to a constant voltage and never becomes lower than the substrate voltage.
発明の効果 以上説明したように、本発明の昇圧回路によると昇圧回
路を構成しているMOS型トランジスタのいずれの電極電
圧も回路動作中に基板電圧よりも低くなることがなく、
したがって基板電圧の変動がなく安定に動作する昇圧回
路が得られる。As described above, according to the booster circuit of the present invention, any electrode voltage of the MOS type transistors forming the booster circuit does not become lower than the substrate voltage during the circuit operation,
Therefore, it is possible to obtain a booster circuit that operates stably without fluctuations in the substrate voltage.
第１図は、本発明の一実施例の昇圧回路を示す回路図、
第２図は従来例の昇圧回路の回路図である。 3,31……第１の回路動作用電圧源端子、6,61……第２の
回路動作用定電圧源端子、1,2……クロックパルス源、C
1,C2……結合容量、Q1〜Q8……エンハンスメントMOS型
トランジスタ、5,51……入力部、4,41……出力部。FIG. 1 is a circuit diagram showing a booster circuit according to an embodiment of the present invention,
FIG. 2 is a circuit diagram of a conventional booster circuit. 3,31 …… First circuit operation voltage source terminal, 6,61 …… Second circuit operation constant voltage source terminal, 1,2 …… Clock pulse source, C
1, C2 …… Coupling capacitance, Q1 to Q8 …… Enhancement MOS type transistor, 5,51 …… Input section, 4,41 …… Output section.
Claims (1)
路動作用定電圧源に接続し、ソース電極を結合容量を介
してパルス源に接続した第１のMOS型トランジスタと、
ドレイン電極とゲート電極を共に前記第１のMOS型トラ
ンジスタのソース電極に接続し、ソース電極を出力部に
接続した第２のMOS型トランジスタと、ドレイン電極を
前記出力部に、ゲート電極を入力部にそれぞれ接続し、
ソース電極を接地した第３のMOS型トランジスタと、ド
レイン電極を第２の回路動作用定電圧源に接続し、ゲー
ト電極を前記出力部に接続し、ソース電極を前記第１の
MOS型トランジスタのソース電極に接続した第４のMOS型
トランジスタとを備えたことを特徴とする昇圧回路。1. A first MOS transistor in which both a drain electrode and a gate electrode are connected to a first constant voltage source for circuit operation, and a source electrode is connected to a pulse source through a coupling capacitor,
A second MOS transistor in which both the drain electrode and the gate electrode are connected to the source electrode of the first MOS transistor, and the source electrode is connected to the output section; and the drain electrode is the output section and the gate electrode is the input section. Respectively connected to
A third MOS transistor having a source electrode grounded, a drain electrode connected to a second constant voltage source for circuit operation, a gate electrode connected to the output portion, and a source electrode connected to the first electrode.
A booster circuit comprising: a fourth MOS transistor connected to the source electrode of the MOS transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27950685A JPH0695828B2 (en) | 1985-12-12 | 1985-12-12 | Boost circuit |
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| JP27950685A JPH0695828B2 (en) | 1985-12-12 | 1985-12-12 | Boost circuit |
Publications (2)
| Publication Number | Publication Date |
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| JPS62138060A JPS62138060A (en) | 1987-06-20 |
| JPH0695828B2 true JPH0695828B2 (en) | 1994-11-24 |
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| JP27950685A Expired - Fee Related JPH0695828B2 (en) | 1985-12-12 | 1985-12-12 | Boost circuit |
Country Status (1)
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| JP (1) | JPH0695828B2 (en) |
Families Citing this family (1)
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|---|---|---|---|---|
| JPH02276466A (en) * | 1988-12-26 | 1990-11-13 | Matsushita Electric Ind Co Ltd | Booster circuit |
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1985
- 1985-12-12 JP JP27950685A patent/JPH0695828B2/en not_active Expired - Fee Related
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| JPS62138060A (en) | 1987-06-20 |
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