KR900000486B1

KR900000486B1 - Cmos time delay circuit

Info

Publication number: KR900000486B1
Application number: KR1019870006724A
Authority: KR
Inventors: 최진환; 도재영; 임병규
Original assignee: 삼성전자 주식회사; 강진구
Priority date: 1987-06-30
Filing date: 1987-06-30
Publication date: 1990-01-30
Also published as: KR890001284A

Abstract

The circuit for obtaining the time delay of output signal (Vo) at rising edge or falling edge selectively by applying certain input signal (Vi) to a PMOS transistor (1) and NMOS transistor (2) simutaneously includes a PMOS transistor (1) receiving input power through source, a source grounded NMOS transistor (2), and a depletion transistor (3) having time delay in the rising edge and falling edge, and a second delay circuit for constant time delay regardless of the input voltage variation.

Description

Seamos time delay circuit

제1도는 종래의 씨모오스 시간 지연회로.1 is a conventional CMOS time delay circuit.

제2도는 종래 시간 지연회로의 Vcc 변화에 따른 지연시간의 변화.2 is a change of delay time according to Vcc change of a conventional time delay circuit.

제3a-b도는 본 발명에 따른 상승에지에서 시간 지연이 있는 시간 지연회로와 파형도.Figure 3a-b is a time delay circuit and waveform diagram with a time delay at the rising edge according to the present invention.

제4a-b도는 본 발명에 따른 하강에지에서 시간 지연이 있는 시간 지연회로와 파형도.Figure 4a-b is a time delay circuit and waveform diagram with a time delay in the falling edge according to the present invention.

제5a-b도는 Vcc 변화에 따라 지연시간이 달라지는 지연회로.5a-b is a delay circuit in which a delay time varies according to Vcc change.

제5c도는 Vcc 변화에 따라 지연시간의 변화가 없는 시간 지연회로.5c is a time delay circuit in which there is no change in delay time in response to a Vcc change.

제6도는 제5a도와 제5c도의 Vcc 변화에 따른 지연시간의 변화.6 is a change in delay time according to Vcc change of FIGS. 5a and 5c.

제7a-b도는 짧은 펄스를 발생하는 본 발명에 따른 실시예.7a-b show an embodiment according to the invention for generating a short pulse.

본 발명은 씨모오스 시간 지연회로에 관한 것으로, 특히 상승에지 또는 하강에지에서 선택적으로 시간지연을 얻을 수 있고 전원공급 전압의 변화에 무관한 시간지연을 얻을 수 있는 씨모오스 시간 지연회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a CMOS time delay circuit, and more particularly to a CMOS time delay circuit capable of selectively obtaining a time delay at a rising edge or a falling edge and obtaining a time delay independent of a change in the power supply voltage.

최근의 모오스 집적회로에 있어서는 엔모오스와 피모오스가 결합된 형태인 씨모오스(Complementary MOS)의 사용이 점차 증가되고 있는 추세에 있다.In recent MOS integrated circuits, the use of MOS (complexmentary MOS), which is a combination of enmoose and pimoose, has been increasing.

특히 소자의 집적도가 커짐에 따라 파워(Power)소모가 적고 노이즈 마진이 크며 출력스윙이 넓은 씨모오스 기술이 공정상의 복잡성에도 불구하고 엔모오스 기술에 비해 광범위하게 쓰이고 있다.In particular, as the integration of devices increases, CMOS technology, which consumes less power, has a large noise margin, and has a wide output swing, is used more widely than EnMOS technology despite the complexity of the process.

상기와 같이 씨모오스 집적회로를 설계하는데 있어서는 많은 경우의 고의적인 천이 시간지연을 필요로 하게 된다.As described above, in designing a CMOS integrated circuit, a deliberate transition time delay in many cases is required.

종래의 시간지연 회로는 제1도에 도시한 바와 같이 씨모오스 인버어터에 보통 1pF 이상의 캐패시터만을 달아서 시간지연을 얻었었다.In the conventional time delay circuit, as shown in FIG. 1, the time delay is obtained by attaching only a capacitor of 1 pF or more to the CMOS inverter.

그러나 상기와 같은 지연회로에서는 상승에지 또는 하강에지에서 동등한 시간지연이 일어나기 때문에 선택적으로 시간지연을 얻기 위한 에지컨트롤이 어려우며 또한 종래회로의 시간지연은 전원공급 전압 Vcc가 제2도에 도시한 바와 같이 매우 민감하게 변화하는 문제점이 있었다.However, in the delay circuit as described above, since the same time delay occurs at the rising edge or the falling edge, it is difficult to selectively control the time delay. Also, the time delay of the conventional circuit has a power supply voltage Vcc as shown in FIG. There was a problem of changing very sensitively.

따라서 본 발명의 목적은 상승에지 또는 하강에지에서 선택적으로 시간을 얻을 수 있는 씨모오스 시간지연 회로를 제공함에 있다.Accordingly, an object of the present invention is to provide a CMOS time delay circuit that can selectively obtain time at the rising edge or falling edge.

또 다른 본 발명의 목적은 전원 공급전압 Vcc의 변화에 무관한 씨모오스 시간 지연회로를 제공함에 목적이 있다.Another object of the present invention is to provide a CMOS time delay circuit independent of the change in the power supply voltage Vcc.

이하 본 발명을 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

제3a-b도는 상승에지에서 시간지연을 얻기 위한 시간지연회로와 파형도이다.3a-b are time delay circuits and waveform diagrams for obtaining time delays at rising edges.

제3a도에 도시한 바와 같이 입력 Vi를 피모오스 트랜지스터(1)와 엔모오스 트랜지스터(2)의 게이트에 입력하고 피모오스 트랜지스터(1)와 엔모오스 트랜지스터(2)의 드레인 사이에 게이트와 소오스 단자를 한데묶은 디플리션소자(3)를 접속하며 상기 엔모오스 트랜지스터(2)와 병렬로 캐패시터(4)를 접속하고 엔모오스 트랜지스터(2)와 캐패시터(4)의 노오드점(5)으로부터 V₀를 출력한다.As shown in Fig. 3A, the input Vi is input to the gates of the PMOS transistor 1 and the NMOS transistor 2, and the gate and the source terminal are connected between the drain of the PMOS transistor 1 and the NMOS transistor 2; Connect the depletion elements 3 together and connect the capacitors 4 in parallel with the NMOS transistors 2 and V from the node 5 of the NMOS transistors 2 and the capacitors 4. Output ₀

상기와 같은 회로에서 입력 Vi이 ＂하이＂상태에서 ＂로우＂상태로 바뀌게 되면 피모오스 트랜지스터(1)는 온되고 엔모오스 트랜지스터(2)는 오프가 된다.In the above circuit, when the input Vi is changed from the “high” state to the “low” state, the PMOS transistor 1 is turned on and the enMOS transistor 2 is turned off.

이때 전원공급 전압(Vcc)은 피모오스 트랜지스터(1)를 통해 디플리션소자(3)의 저항성분과 캐패시터(4)에 의해 RC시정수 만큼 즉 t1시간만큼 동안 캐패시터(4)를 ＂하이＂상태로 차지하여 t1시간만큼 시간지연이 있은 뒤 ＂하이＂상태로 출력된다. 한편 입력 Vi 이 ＂로우＂에서 ＂하이＂상태로 변화할때는 피모오스 트랜지스터(1)는 오프, 엔모오스 트랜지스터(2)는 온되어 캐패시터(4)에 차지되어 있는 ＂하이＂상태의 전하가 쉽게 엔모오스 트랜지스터(2)를 통해 빠지므로 출력 V₀은 시간지연없이 ＂로우＂상태로 출력한다.At this time, the power supply voltage Vcc is held in a high state by the resistance component of the depletion element 3 and the capacitor 4 through the PMOS transistor 1 and the capacitor 4 for the RC time constant, that is, for t1 hour. After a time delay of t1 hours, the signal is output in the “high” state. On the other hand, when the input Vi changes from a low state to a high state, the PMOS transistor 1 is turned off and the NMOS transistor 2 is turned on, so that the charge in the high state that is occupied by the capacitor 4 is easily lost. Since it is pulled out through the MOS transistor 2, the output V ₀ is output in a low state without delay.

제4a-b도는 하강에지에서 시간지연을 얻기 위한 시간지연회로와 파형도이다.4A-B are time delay circuits and waveform diagrams for obtaining time delays at the falling edges.

제4a도에 도시한 바와 같이 입력 Vi를 피모오스 트랜지스터(1)와 엔모오스 트랜지스터(2)의 게이트에 입력하고 피모오스 트랜지스터(1)와 엔모오스 트랜지스터(2)의 드레인 사이에 게이트와 소오스단자를 한데묶은 디플리션소자(3)를 접속하며 피모오스 트랜지스터(1)의 드레인과 접지사이에 캐패시터(4)를 접속하고 상기 피오모스 트랜지스터(1)와 캐패시터(4)의 노오드점(6)으로부터 V₀를 출력한다. 상기와 같은 회로에서 입력 Vi 이 ＂하이＂상태에서＂로우＂상태로 바뀌게 되면 피모오스 트랜지스터(1)는 온되고 엔모오스 트랜지스터(2)는 ＂오프＂가 된다. 이때 전원공급 전압 Vcc은 피모오스 트랜지스터(1)를 통해 캐패시터(4)를 차지하므로 시간지연 없이 ＂하이＂상태로 출력하게 된다. 한편 입력이 ＂로우＂상태에서 ＂하이＂상태로 변화할 때 피모오스 트랜지스터(1)는 오프, 엔모오스 트랜지스터(2)는 온되게 되는데 ＂하이＂상태로 차지된 캐패시터(4)는 디플리션소자(3)와 엔모오스 트랜지스터(2)를 통해서 방전을 하게 되는데 디플리션소자(3)의 저항성분 때문에 RC시정수만큼 즉 t2시간만큼 시간지연이 되어 ＂로우＂상태로 출력을 하게 된다.As shown in FIG. 4A, the input Vi is input to the gates of the PMOS transistor 1 and the NMOS transistor 2, and the gate and the source terminal are connected between the drain of the PMOS transistor 1 and the NMOS transistor 2, as shown in FIG. Connects the depletion element 3 which is tied together, and connects the capacitor 4 between the drain of the PMOS transistor 1 and the ground, and the node 6 of the PMOS transistor 1 and the capacitor 4. Outputs V ₀ . In the circuit as described above, when the input Vi is changed from the high state to the low state, the PMOS transistor 1 is turned on and the enMOS transistor 2 is turned off. At this time, since the power supply voltage Vcc occupies the capacitor 4 through the PMOS transistor 1, the power supply voltage Vcc is output in a “high” state without time delay. On the other hand, when the input changes from the low state to the high state, the PMOS transistor 1 is turned off and the enMOS transistor 2 is turned on. The capacitor 4 occupied in the high state is depleted. The discharge is performed through the element 3 and the enMOS transistor 2, but due to the resistance component of the depletion element 3, the time is delayed by the RC time constant, that is, t2 hours, and output in the low state.

따라서 제3도와 제4도에서와 같이 선택적으로 시간지연을 얻을 수 있게되며 이때 디플리션소자(3)는 출력 캐패시터(4)의 차아징 전류를 작은 값으로 한정해 줌으로써 문턱전압 VT만큼의 다운이 없이 작은 면적에서 시간지연을 쉽게 얻을 수 있다.Therefore, as shown in FIG. 3 and FIG. 4, the time delay can be selectively obtained. In this case, the depletion element 3 limits the charging current of the output capacitor 4 to a small value so that the threshold voltage VT can be lowered. Time delay can be easily obtained in a small area without

또한 디플리션소자(3)는 제조공정시 이온의 도우즈 컨트롤러에 의해 드레인 포화전류 IDSS (Drain Saturation Current)를 조절할 수 있으므로 정확한 지연시간 조정이 가능하다. 그러나 상기 제3도 및 제4도의 회로에서는 Vcc 변화에 의한 지연시간의 변화를 해결할 수 있다.In addition, since the depletion element 3 can adjust the drain saturation current IDSS (Drain Saturation Current) by the dose controller of ions in the manufacturing process, accurate delay time can be adjusted. However, in the circuits of FIGS. 3 and 4, the change in delay time caused by the Vcc change can be solved.

제5a도와 같이 제3도의 시간 지연회로(10)는 제3a도와 같으며, 상기 시간 지연회로(10)의 출력단에 통상의 2트랜지스터를 갖는 씨모오스 인버어터를 접속하면 제5b도와 같이 입력 Vi에 따라 시간 지연회로(10)의 a와 같이 출력을 하며 씨모오스 인버어터는 V₀와 같이 출력을 한다.As shown in FIG. 5A, the time delay circuit 10 of FIG. 3 is the same as that of FIG. 3A, and when a CMOS inverter having two transistors is connected to the output terminal of the time delay circuit 10, it is connected to the input Vi as shown in FIG. Therefore, the output is shown as a of the time delay circuit 10, and the CMOS inverter outputs as V ₀ .

상기 제5a도는 회로의 경우에 있어서 전원공급 전압 Vcc을 5V 피모오스 트랜지스터(11)의 문턱전압이 0.9V, 엔모오스 트랜지스터(12)의 문턱전압이 0.7V라 가정하면, 입력 Vi가 ＂하이＂상태에서 ＂로우＂상태로 변할때 시간지연 회로의 출력 a는 소정의 지연시간을 가지고 ＂하이＂상태 즉 전원공급 전압 Vcc 상태까지 전압을 상승시켜 출력을 하게된다. 이때 a출력이 0.7V가 되면 엔모오스가 트랜지스터(12)는 온상태가 되어 노오드점(13)의 전하가 방전이 일어나게 되나 피모오스 트랜지스터(11)는 a출력이 4.1V가 될 때까지 온상태가 되어있는 상태이므로 이 피모오스 트랜지스터(11)를 통해 노오드점(13)은 계속 차아지 되게 된다.In the circuit of FIG. 5A, when the power supply voltage Vcc is assumed to be 0.9V for the 5V PMOS transistor 11 and 0.7V for the NMOS transistor 12, the input Vi is high. When the state is changed from the low state to the low state, the output a of the time delay circuit has a predetermined delay time to increase the voltage to the high state, that is, the power supply voltage Vcc state. At this time, when the output of a becomes 0.7V, the NMOS transistor 12 is turned on so that the charge at the node 13 is discharged, but the PMOS transistor 11 is turned on until the output of 4.1V is 4.1V. Since it is in a state, the node 13 continues to be charged through this PMOS transistor 11.

전원공급 전압이 5V일때는 약간의 지연이 생기게 되나 10V로 전원공급 전압이 변화하게 되면 피모오스 트랜지스터(11)는 a점의 출력이 9.1V까지 올라가야만 오프되기 때문에 그 동안 계속 노오드점(13)이 차아지 되어 시간지연이 커지게 된다. 즉 제6도에 도시한 바와 같이 출력 V₀는 상승에지에서는 (16)과 같이 거의 변화가 없으나 하강에지에서는 (17)과 같이 전원공급전압의 증가에 따라 시간지연 역시 증가하게 되어 안정된 시간 지연을 얻을 수 있다.When the power supply voltage is 5V, there is a slight delay, but when the power supply voltage is changed to 10V, the PMOS transistor 11 is turned off only when the output of the point a rises to 9.1V. ), The time delay increases. That is, as shown in FIG. 6, the output V ₀ hardly changes as shown in (16) at the rising edge, but as the power supply voltage increases as in (17) at the falling edge, the time delay also increases, resulting in a stable time delay. You can get it.

제5a도를 개선한 것이 제5c도로서 이 회로는 제5a도의 도면에 노오드점(13)과 피모오스 트랜지스터(11)의 드레인 사이에 게이트가 소오스와 한데 묶인 디플리션소자(14)를 접속하였다.FIG. 5C is an improvement of FIG. 5A. In this circuit, in the drawing of FIG. 5A, a depletion element 14 having a gate tied together with a source is connected between the node 13 and the drain of the PMOS transistor 11. Connected.

제5c도에서는 a의 출력이 ＂로우＂에서 ＂하이＂상태로 변할때 전원공급 전압 Vcc가 변하더라도 출력의 차아징 전류가 디플리션소자(14)에 의해 제한되므로 일정한 시간지연을 얻을 수 있다In FIG. 5C, even if the power supply voltage Vcc changes when the output of a changes from low to high, the charging current of the output is limited by the depletion element 14, so that a constant time delay can be obtained.

즉 제6도에 도시한 바와 같이 출력 V0는 상승에지에서는 (18)과 같이, 하강에지에서는 (19)와 같이 거의 변화가 없다. 실제적으로 일반적인 씨모오스 인버어터를 쓴 경우에는 출력노오드점의 지연시간 증가는 Vcc가 1V 변화함에 따라 약 30%가량이 증가하며 이에 반해서 개선된 시간 지연회로의 경우에는 ±5%미만의 변화율만을 보인다.That is, as shown in Fig. 6, the output V0 is hardly changed as in (18) at the rising edge and (19) at the falling edge. In practice, in case of using general CMOS inverter, delay time of output node point is increased by about 30% as Vcc changes by 1V, whereas in case of improved time delay circuit, only change rate of less than ± 5% is used. see.

제7a-b는 본 발명에 따른 실시예로써, 제3a도와 같이 구성된 시간 지연회로(20)이 피모오스 트랜지스터(31) 및 (32)와 엔모오스 트랜지스터(33) 및 (34)와 디플리션소자(35)로 구성되어진 노아회로(30)를 접속하여 입력 Vi 는 시간 지연회로(20)과 노아회로(30)의 피모오스 트랜지스터(31)와 엔모오스 트랜지스터(34)로 입력되고 노아회로(30)의 피모오스 트랜지스터(32)와 엔모오스 트랜지스터(33)에는 상기 시간 지연회로의 출력이 입력되며 두 엔모오스 트랜지스터의 노오드점(36)과 디플리션소자 사이에서 V₀가 출력된다. 상기 제7a도의 회로는 입력Vi가 ＂하이＂ 이면 ＂로우＂를 출력하지만 입력Vi가 ＂하이＂에서 ＂로우＂상태로 변하게 되면 시간 지연회로에서의 시간지연으로 인해 t3만큼의 펄스폭을 갖는 짧은펄스를 발생하게 된다.7a-b is an embodiment according to the present invention, wherein the time delay circuit 20 configured as shown in FIG. 3a is depleted with the PMOS transistors 31 and 32 and the NMOS transistors 33 and 34. The input Vi is connected to the time delay circuit 20 and the PMOS transistor 31 and the NMOS transistor 34 of the NOR circuit 30 by connecting the NOR circuit 30 composed of the elements 35, and the NOA circuit ( The output of the time delay circuit is input to the PMOS transistor 32 and the NMOS transistor 33 of 30, and V ₀ is output between the node 36 and the depletion element of the two NMOS transistors. The circuit of FIG. 7A outputs a low value when the input Vi is high, but has a short pulse width of t3 due to time delay in the time delay circuit when the input Vi changes from the high level to the low state. It will generate a pulse.

상술한 바와 같은 본 발명은 상승에지 또는 하강에지에서 설계자가 원하는 부분에서 정확한 시간지연을 작은 레이아웃 면적을 얻을 수 있다. 또한 본 발명은 전원공급 전압 Vcc의 변화에 무관한 회로를 구성할 수 있으며 이 회로를 이용하여 펄스폭이 RC시정수에 의하는 일정한 값을 갖는 짧은펄스를 발생할 수 있다.As described above, the present invention can obtain a small layout area with accurate time delay at a part desired by the designer at the rising edge or the falling edge. In addition, the present invention can configure a circuit independent of the change of the power supply voltage Vcc, and can generate a short pulse having a constant value of the pulse width by the RC time constant using this circuit.

Claims

In the CMOS time delay circuit, a PMOS transistor 1 having a power supply voltage applied to a source, an NMOS transistor 2 having a source grounded, a drain of the PMOS transistor 1, and an NMOS transistor ( The resistance means 3 connected between the drains of 2) and a predetermined capacitor 4 connected between the drain of the PMOS transistor 1 or the drain of the NMOS transistor 2 and the ground; And a predetermined signal (Vi) is simultaneously applied to the transistor and the enmos transistor so that the predetermined output (V ₀ ) has a time delay selectively at a rising edge or a falling edge.

The resistance means according to claim 1, wherein the resistance means is a depletion transistor (3) in which a source and a gate of a high resistance component are bundled together, and is connected between the drain of the PMOS transistor (1) and the output node point (5). Cmos time delay circuit, characterized in that V ₀ ) has a delay time at the rising edge.

2. The resistance means according to claim 1, wherein the resistance means is a depletion transistor (3) in which a source and a gate of a high resistance component are bundled together, and is connected between the drain and the output node point (6) of the enMOS transistor (3). Cmos time delay circuit, characterized in that the V ₀ ) has a time delay at the falling edge.

The method of claim 1, further comprising a second time delay circuit between the outputs of the time delay circuit 10 to operate independently of a change in the power supply voltage of the delayed output V ₀ of the time delay circuit 10. Seamos time delay circuit comprising a.