JPH0691204B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0691204B2 JPH0691204B2 JP1007966A JP796689A JPH0691204B2 JP H0691204 B2 JPH0691204 B2 JP H0691204B2 JP 1007966 A JP1007966 A JP 1007966A JP 796689 A JP796689 A JP 796689A JP H0691204 B2 JPH0691204 B2 JP H0691204B2
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- semiconductor integrated
- circuit device
- present
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、MOS型半導体集積回路装置（以下MOS型ICと称
する）の静電破壊保護機構に関する。
する）の静電破壊保護機構に関する。
本発明はMOS型IC内に放電用電極を配置して静電破壊を
解決するようにしたものである。
解決するようにしたものである。
従来、MOS型ICは第４図に示すように静電破壊対策とし
て入力パッド23等に保護ダイオード18を付加する等の措
置がとられてきた。もちろんこの第４図の例に限らず、
いくつかの手法があるが相応の効果をあげてきた。とこ
ろが近年、ICの微細化、高速化、高集積化が進展するに
伴ない今までの静電破壊と違うモードの破壊が発生する
ようになってきた。すなわち、今までのように入力パッ
ド23に入ってくる静電界（サージ）での破壊ではなく、
IC自体の帯電に対して電荷が流入して破壊するというモ
ードである。第４図に放電の様子を示すが、実装やICの
チップ状態での取り扱いで、ICやそれを載せているトレ
ー、基板そしてピンセットやソーターの先端等、それら
相互の充放電現象でIC破壊してしまう現象である。入力
パッド23などにいくら保護回路を入れても、それが機能
せずIC内の任意の能動素子24などのゲート酸化膜が破壊
してしまう現象である。このことは微細化に伴ないゲー
ト酸化膜も薄膜化したためである。実装工程やチップの
取り扱いにおいて現状ではICの破壊につながる危険があ
ることを示している。
て入力パッド23等に保護ダイオード18を付加する等の措
置がとられてきた。もちろんこの第４図の例に限らず、
いくつかの手法があるが相応の効果をあげてきた。とこ
ろが近年、ICの微細化、高速化、高集積化が進展するに
伴ない今までの静電破壊と違うモードの破壊が発生する
ようになってきた。すなわち、今までのように入力パッ
ド23に入ってくる静電界（サージ）での破壊ではなく、
IC自体の帯電に対して電荷が流入して破壊するというモ
ードである。第４図に放電の様子を示すが、実装やICの
チップ状態での取り扱いで、ICやそれを載せているトレ
ー、基板そしてピンセットやソーターの先端等、それら
相互の充放電現象でIC破壊してしまう現象である。入力
パッド23などにいくら保護回路を入れても、それが機能
せずIC内の任意の能動素子24などのゲート酸化膜が破壊
してしまう現象である。このことは微細化に伴ないゲー
ト酸化膜も薄膜化したためである。実装工程やチップの
取り扱いにおいて現状ではICの破壊につながる危険があ
ることを示している。
前記のように従来技術では入力パッドの回路構成によら
ず、IC内部のインピーダンスや実装工程での条件に依存
するランダムな絶縁破壊が生じるといった問題があっ
た。
ず、IC内部のインピーダンスや実装工程での条件に依存
するランダムな絶縁破壊が生じるといった問題があっ
た。
前記課題を解決するため、本発明では基板と同電位をな
す電極少なくとも一つ以上なるべく多くまんべんなく基
板内に配列するという手段をとった。
す電極少なくとも一つ以上なるべく多くまんべんなく基
板内に配列するという手段をとった。
前記手段をとることで、第３図に示すごとく基板と同電
位の電極は静電界が印加された際、IC内の能動素子に電
界がかかる以前に放電用電極によっていち早く放電し、
電荷を逃がしICの能動素子を電界から保護する作用をす
る。
位の電極は静電界が印加された際、IC内の能動素子に電
界がかかる以前に放電用電極によっていち早く放電し、
電荷を逃がしICの能動素子を電界から保護する作用をす
る。
次に図面を用いて本発明の実施例を説明する。第１図は
本発明の放電用電極５の断面図である。
本発明の放電用電極５の断面図である。
半導体基板１に基板と同型の不純物拡散層２を介して放
電用電極５が接続されている。素子分離用の厚い酸化膜
３はゲート電極と同時形成される配線４の下にも形成さ
れ、開孔部６が平面的な高低で最も高い位置にくるよう
にしている。平面的な大きさは数ミクロンから数100ミ
クロンのサイズで設計することができ、さらに形状とし
ても、本実施例では円形のものを示しているが方形や多
角形あるいは長尺な形状のものでも構わない。
電用電極５が接続されている。素子分離用の厚い酸化膜
３はゲート電極と同時形成される配線４の下にも形成さ
れ、開孔部６が平面的な高低で最も高い位置にくるよう
にしている。平面的な大きさは数ミクロンから数100ミ
クロンのサイズで設計することができ、さらに形状とし
ても、本実施例では円形のものを示しているが方形や多
角形あるいは長尺な形状のものでも構わない。
第２図は、本発明による放電用電極をIC内に配列した例
である。放電用電極５を黒い点で示すが、パッド９や回
路要素10などの空隙を利用して多数配列してある。この
ように従来IC内にそのまま配列しても充分効果がある
が、等間隔化するなどの配慮を行えばさらに静電耐量が
向上するのは言うまでもない。
である。放電用電極５を黒い点で示すが、パッド９や回
路要素10などの空隙を利用して多数配列してある。この
ように従来IC内にそのまま配列しても充分効果がある
が、等間隔化するなどの配慮を行えばさらに静電耐量が
向上するのは言うまでもない。
第３図は、本発明による放電の様子を示すICの断面図で
あるが、本発明の放電用電極５は他の能動素子13〜17に
比べて基板と同電位のため低インピーダンスであり、ま
た高さ的にも他の能動素子より高く位置しており、帯電
したピンセットなどの接近物19から電荷20を電荷経路22
のようにいち早く逃がすことが可能となる。
あるが、本発明の放電用電極５は他の能動素子13〜17に
比べて基板と同電位のため低インピーダンスであり、ま
た高さ的にも他の能動素子より高く位置しており、帯電
したピンセットなどの接近物19から電荷20を電荷経路22
のようにいち早く逃がすことが可能となる。
以下のように本発明を用いることで微細化、高集積化さ
れたICの静電耐圧を大幅に向上させることができる。ま
た、実装工程の改良なども行う必要がなくなる。また上
記実施例にあるようにチップサイズが大きくなるなどの
不具合も避けることができる。
れたICの静電耐圧を大幅に向上させることができる。ま
た、実装工程の改良なども行う必要がなくなる。また上
記実施例にあるようにチップサイズが大きくなるなどの
不具合も避けることができる。
第１図は本発明の放電用電極の断面図である。第２図は
本発明の放電用電極が配列されたICの平面図、第３図は
本発明のICにおける放電の様子を示すIC断面図、第４図
は従来のICにおける放電の様子を示すICの断面図であ
る。 １……半導体基板 ２……不純物拡散層 ３……素子分離用絶縁膜 ４……ゲート電極など敷設物 ５……放電用電極 ６……開孔部 ７……表面保護膜 ９……パッド 10……回路要素 11……半導体基板 12……素子分離用絶縁膜 13,14,16,17……能動素子 18……入力保護ダイオード 19……接近物 20……マイナス電荷 21……プラス電荷 22……電荷経路 23……パッド開孔部 24……能動素子
本発明の放電用電極が配列されたICの平面図、第３図は
本発明のICにおける放電の様子を示すIC断面図、第４図
は従来のICにおける放電の様子を示すICの断面図であ
る。 １……半導体基板 ２……不純物拡散層 ３……素子分離用絶縁膜 ４……ゲート電極など敷設物 ５……放電用電極 ６……開孔部 ７……表面保護膜 ９……パッド 10……回路要素 11……半導体基板 12……素子分離用絶縁膜 13,14,16,17……能動素子 18……入力保護ダイオード 19……接近物 20……マイナス電荷 21……プラス電荷 22……電荷経路 23……パッド開孔部 24……能動素子
Claims (1)
- 【請求項１】基板と同電位をなし少なくとも一つ前記基
板内に任意に設けられて静電界印加時に放電用電極とし
て機能する電極を有する半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1007966A JPH0691204B2 (ja) | 1989-01-17 | 1989-01-17 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1007966A JPH0691204B2 (ja) | 1989-01-17 | 1989-01-17 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02188954A JPH02188954A (ja) | 1990-07-25 |
| JPH0691204B2 true JPH0691204B2 (ja) | 1994-11-14 |
Family
ID=11680208
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1007966A Expired - Lifetime JPH0691204B2 (ja) | 1989-01-17 | 1989-01-17 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691204B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100305013B1 (ko) * | 1997-12-29 | 2001-10-19 | 박종섭 | 정전기 보호소자를 구비하는 반도체소자 |
-
1989
- 1989-01-17 JP JP1007966A patent/JPH0691204B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02188954A (ja) | 1990-07-25 |
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Legal Events
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