JPH02188954A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH02188954A JPH02188954A JP1007966A JP796689A JPH02188954A JP H02188954 A JPH02188954 A JP H02188954A JP 1007966 A JP1007966 A JP 1007966A JP 796689 A JP796689 A JP 796689A JP H02188954 A JPH02188954 A JP H02188954A
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- electrodes
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- 239000000758 substrate Substances 0.000 claims abstract description 19
- 230000005686 electrostatic field Effects 0.000 claims abstract description 5
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＭＯ３型半導体集積回路装置（以下ＭＯＳ型
ＩＣと称する）の静電破壊保護機構に関する。
ＩＣと称する）の静電破壊保護機構に関する。
本発明はＭＯ３型ＩＣ内に放電用電極を配置して静電破
壊を解決するようにしたものである。
壊を解決するようにしたものである。
従来、ＭＯ３型ＩＣは第４図に示すように静電破壊対策
として入力パッド２３等に保護ダイオード１８を付加す
る等の措置がとられてきた。もちろんこの第４図の例に
限らず、いくつかの手法があるが相応の効果をあげてき
た。ところが近年、ＩＣの微細化、高速化、高集積化が
進展するに伴ない今までの静電破壊と違うモードの破壊
が発生するようになってきた。すなわち、今までのよう
に入力パッド２３に入ってくる静電界（サージ）での破
壊ではなく、ＩＣ自体の帯電に対して電荷が流入して破
壊するというモードである。第４図に放電の様子を示す
が、実装やＩｃのチップ状態での取り扱いで、ＩＣやそ
れを載せているトレー、基板そしてビンセットやソータ
ーの先端等、それら相互の充放電現象でＩＣ破壊してし
まう現象である。入力パッド２３などにいくら保護回路
を入れても、それが機能せずＩＣ内の任意の能動素子２
４などのゲート酸化膜が破壊してしまう現象である。
として入力パッド２３等に保護ダイオード１８を付加す
る等の措置がとられてきた。もちろんこの第４図の例に
限らず、いくつかの手法があるが相応の効果をあげてき
た。ところが近年、ＩＣの微細化、高速化、高集積化が
進展するに伴ない今までの静電破壊と違うモードの破壊
が発生するようになってきた。すなわち、今までのよう
に入力パッド２３に入ってくる静電界（サージ）での破
壊ではなく、ＩＣ自体の帯電に対して電荷が流入して破
壊するというモードである。第４図に放電の様子を示す
が、実装やＩｃのチップ状態での取り扱いで、ＩＣやそ
れを載せているトレー、基板そしてビンセットやソータ
ーの先端等、それら相互の充放電現象でＩＣ破壊してし
まう現象である。入力パッド２３などにいくら保護回路
を入れても、それが機能せずＩＣ内の任意の能動素子２
４などのゲート酸化膜が破壊してしまう現象である。
このことは微細化に伴ないゲート酸化膜も薄ＩＧｔ化し
たためである。実装工程やチップの取り扱いにおいて現
状ではＩＣの破壊につながる危険があることを示してい
る。
たためである。実装工程やチップの取り扱いにおいて現
状ではＩＣの破壊につながる危険があることを示してい
る。
前記のように従来技術では人カバノドの回路構成によら
ず、ＩＣ内部のインピーダンスや実装工程での条件に依
存するランダムな絶縁破壊が生しるといった問題があっ
た。
ず、ＩＣ内部のインピーダンスや実装工程での条件に依
存するランダムな絶縁破壊が生しるといった問題があっ
た。
前記課題を解決するため、本発明では基板と同電位をな
す電極少なくとも一つ以上なるべく多くまんべんなく基
板内に配列するという手段をとった。
す電極少なくとも一つ以上なるべく多くまんべんなく基
板内に配列するという手段をとった。
前記手段をとることで、第３図に示すごとく基板と同電
位の電極は静電界が印加された際、ＩＣ内の能動素子に
電界がかかる以前に放電用電掘によっていち早く放電し
、電荷を逃がしＩＣの能動素子を電界から保護する作用
をする。
位の電極は静電界が印加された際、ＩＣ内の能動素子に
電界がかかる以前に放電用電掘によっていち早く放電し
、電荷を逃がしＩＣの能動素子を電界から保護する作用
をする。
次に図面を用いて本発明の詳細な説明する。
第１図は本発明の放電用電極５の断面図である。
半導体基板１に基板と同型の不純物拡散Ｎ２を介して放
電用電極５が接続されている。素子分離用の厚い酸化膜
３はゲート電極と同時形成される配ｖＡ４の下にも形成
され、開孔部６が平面的な高低で最も高い位置にくるよ
うにしている。平面的な大きさは数ミクロンから数１０
０ミクロンのサイズで設計することができ、さらに形状
としても、本実施例では円形のものを示しているが方形
や多角形あるいは長尺な形状のものでも構わない。
電用電極５が接続されている。素子分離用の厚い酸化膜
３はゲート電極と同時形成される配ｖＡ４の下にも形成
され、開孔部６が平面的な高低で最も高い位置にくるよ
うにしている。平面的な大きさは数ミクロンから数１０
０ミクロンのサイズで設計することができ、さらに形状
としても、本実施例では円形のものを示しているが方形
や多角形あるいは長尺な形状のものでも構わない。
第２Ｕ！Ｊは、本発明による放電用電極をＩＣ内に配列
した例である。放電用電極５を黒い点で示すが、バッド
９や回路要素１０などの空隙を利用して多数配列しであ
る。このように従来ＩＣ内にそのまま配列しても充分効
果があるが、等間隔化するなどの配慮を行えばさらに静
電耐量が向上するのは言うまでもない。
した例である。放電用電極５を黒い点で示すが、バッド
９や回路要素１０などの空隙を利用して多数配列しであ
る。このように従来ＩＣ内にそのまま配列しても充分効
果があるが、等間隔化するなどの配慮を行えばさらに静
電耐量が向上するのは言うまでもない。
第３図は、本発明による放電の様子を示すＩＣの断面図
であるが、本発明の放電用電極５は他の能動素子１３〜
１７に比べて基板と同電位のため低インピーダンスであ
り、また高さ的にも他の能動素子より高く位置しており
、帯電したビンセットなどの接近物１９から電荷２０を
電荷経路２２のようにいち早く逃がすことが可能となる
。
であるが、本発明の放電用電極５は他の能動素子１３〜
１７に比べて基板と同電位のため低インピーダンスであ
り、また高さ的にも他の能動素子より高く位置しており
、帯電したビンセットなどの接近物１９から電荷２０を
電荷経路２２のようにいち早く逃がすことが可能となる
。
以上のように本発明を用いることで微細化、高集積化さ
れたＩＣの静電耐圧を大幅に向上させることができる。
れたＩＣの静電耐圧を大幅に向上させることができる。
また、実装工程の改良なども行う必要がなくなる。また
上記実施例にあるようにチップサイズが大きくなるなど
の不具合も避けることができる。
上記実施例にあるようにチップサイズが大きくなるなど
の不具合も避けることができる。
第１図は本発明の放電用電極の断面図である。
第２図は本発明の放電用電極が配列されたＩＣの平面図
、第３図は本発明のＩＣにおける放電の様子を示すＩＣ
断面図、第４図は従来のｒｃにおける放電の様子を示す
ＩＣの断面図である。 １・・・半導体基板 ２・・・不純物拡散層 ３・・・素子分離用絶縁膜 ４・・・ゲート電極など敷設物 ５・・・放電用電極 ６・・・開孔部 ７・・・表面保護ＪＩ々 ９・・・パッド １０・・・回路要素 ＩＩ・・・半導体基板 １２・・・素子分離用絶縁膜 １３、１４．１６．１７・・・能動素子１８・・・入力
保護ダイオード １９・・・接近物 ２０・・・マイナス電荷 ２１・・・プラス電荷 ２２・・・電荷経路 ２３・・・バッド開孔部 ２４・・・能動素子 以上 出願人 セイコー電子工業株式会社 代理人 弁理士 林 敬 之 助
、第３図は本発明のＩＣにおける放電の様子を示すＩＣ
断面図、第４図は従来のｒｃにおける放電の様子を示す
ＩＣの断面図である。 １・・・半導体基板 ２・・・不純物拡散層 ３・・・素子分離用絶縁膜 ４・・・ゲート電極など敷設物 ５・・・放電用電極 ６・・・開孔部 ７・・・表面保護ＪＩ々 ９・・・パッド １０・・・回路要素 ＩＩ・・・半導体基板 １２・・・素子分離用絶縁膜 １３、１４．１６．１７・・・能動素子１８・・・入力
保護ダイオード １９・・・接近物 ２０・・・マイナス電荷 ２１・・・プラス電荷 ２２・・・電荷経路 ２３・・・バッド開孔部 ２４・・・能動素子 以上 出願人 セイコー電子工業株式会社 代理人 弁理士 林 敬 之 助
Claims (1)
- 基板と前記基板と同電位をなし、少なくとも一つ以上、
前記基板内に任意に配列され、静電界印加時に放電用電
極として機能する電極とを有することを特徴とする半導
体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1007966A JPH0691204B2 (ja) | 1989-01-17 | 1989-01-17 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1007966A JPH0691204B2 (ja) | 1989-01-17 | 1989-01-17 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02188954A true JPH02188954A (ja) | 1990-07-25 |
| JPH0691204B2 JPH0691204B2 (ja) | 1994-11-14 |
Family
ID=11680208
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1007966A Expired - Lifetime JPH0691204B2 (ja) | 1989-01-17 | 1989-01-17 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691204B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100305013B1 (ko) * | 1997-12-29 | 2001-10-19 | 박종섭 | 정전기 보호소자를 구비하는 반도체소자 |
-
1989
- 1989-01-17 JP JP1007966A patent/JPH0691204B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100305013B1 (ko) * | 1997-12-29 | 2001-10-19 | 박종섭 | 정전기 보호소자를 구비하는 반도체소자 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0691204B2 (ja) | 1994-11-14 |
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