JPH069032B2 - Single chip microcomputer - Google Patents
Single chip microcomputerInfo
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- JPH069032B2 JPH069032B2 JP62245667A JP24566787A JPH069032B2 JP H069032 B2 JPH069032 B2 JP H069032B2 JP 62245667 A JP62245667 A JP 62245667A JP 24566787 A JP24566787 A JP 24566787A JP H069032 B2 JPH069032 B2 JP H069032B2
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- ram
- read
- chip microcomputer
- rom
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- Microcomputers (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明はROM及びRAMを内蔵したマイクロコンピュ
ータに関し、とくにダイナミックスクリーニング時にR
AMを動作させることが有効であるシングルチップマイ
クロコンピュータの新規な構成に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a microcomputer incorporating a ROM and a RAM, and particularly to an R during dynamic screening.
The present invention relates to a novel configuration of a single chip microcomputer in which it is effective to operate an AM.
従来の技術 従来のシングルチップマイクロコンピュータの一般的な
構成を第2図に示す。2. Description of the Related Art A general configuration of a conventional single-chip microcomputer is shown in FIG.
第2図に示すように、このシングルチップマイクロコン
ピュータは、内部データバス25にそれぞれ結合されたC
PU21、RAM22、ROM23、入出力回路24を備えてお
り、ROM23に格納された命令が内部データバスを介し
てCPU21に転送され、CPU21は入力された命令によ
って所定の動作を実行する。As shown in FIG. 2, this single-chip microcomputer has Cs each coupled to an internal data bus 25.
It has a PU 21, a RAM 22, a ROM 23, and an input / output circuit 24. An instruction stored in the ROM 23 is transferred to the CPU 21 via an internal data bus, and the CPU 21 executes a predetermined operation according to the input instruction.
第3図は、上述のようなマイクロコンピュータに内蔵さ
れるRAMの構成を模式的に示す図である。FIG. 3 is a diagram schematically showing the structure of the RAM incorporated in the microcomputer as described above.
このRAMにおける書き込み動作は以下のようなもので
ある。まず、図示されていないCPUからのRAMWR
信号と、RAMのメモリ空間を示すRAMEN信号との
論理積信号によって書き込み回路33をアクティブにし、
内部データバス35上のデータをRAMセル部31に書き込
む。尚、データを書き込むセルは、RAMアドレスデコ
ーダ32によって示される。The write operation in this RAM is as follows. First, a RAMWR from a CPU (not shown)
The write circuit 33 is activated by a logical product signal of the signal and the RAMEN signal indicating the RAM memory space,
The data on the internal data bus 35 is written in the RAM cell section 31. A cell for writing data is indicated by the RAM address decoder 32.
また、このRAMにおける読み出し動作は以下のような
ものである。CPUからのRAMEN信号とRAMRD
信号との論理積信号によって読み出し回路34をアクティ
ブにして、データバス35に出力する。ここで、読み出す
べきデータを格納したRAMセル31は、RAMアドレス
デコーダ32によって指示される。The read operation in this RAM is as follows. RAMEN signal from CPU and RAMRD
The read circuit 34 is activated by a logical product signal with the signal and output to the data bus 35. Here, the RAM cell 31 storing the data to be read is designated by the RAM address decoder 32.
上述のようなシングルチップマイクロコンピュータのバ
イアステンパラチャー:温度電圧印加スクリーニング法
(以下BTスクリーニング法とする)として、スタティ
ックBTスクリーニング法と、ダイナミックBTスクリ
ーニング法とが一般的に実施されている。A static BT screening method and a dynamic BT screening method are generally carried out as a bias temperature: temperature / voltage application screening method (hereinafter referred to as BT screening method) of a single-chip microcomputer as described above.
スタティックBTスクリーニング法は、非動作状態のデ
バイスに電源電圧のみを供給して、高温状態で放置する
ものである。一方、ダイナミックBTスクリーニング法
は、信号を外部からデバイスに供給し、動作状態にして
内部信号線に電圧が時々印加されるようにしてデバイス
を高温状態で放置し、BTスクリーニングを行うもので
ある。The static BT screening method supplies only a power supply voltage to a device in a non-operating state and leaves it in a high temperature state. On the other hand, the dynamic BT screening method is a method in which a signal is externally supplied to a device, the device is put into an operating state, a voltage is sometimes applied to an internal signal line, the device is left in a high temperature state, and BT screening is performed.
一般にROMを内蔵するマイクロコンピュータにおいて
は、内蔵ROMに格納された命令を順次実行する機能を
予め付加することにより、外部クロック信号を印加する
だけでダイナミックBTと同等のBTスクリーニングを
実施することができ、また、実際に行われている。Generally, in a microcomputer having a built-in ROM, it is possible to perform a BT screening equivalent to a dynamic BT by applying an external clock signal by adding a function of sequentially executing the instructions stored in the built-in ROM in advance. , Is also actually done.
発明が解決しようとする問題点 しかしながら、前述したような従来のシングルチップマ
イクロコンピュータにおいて、上述のような方法を実施
した場合、内蔵ROMの内容がカスタマー毎に異るた
め、ダイナミックBT時のRAMの動作はそれぞれ異な
ったものとなる。即ち、あるプログラムを搭載したシン
グルチップマイクロコンピュータでは、1回のダイナミ
ックBTスクリーニングを通じてRAMの使用量が僅か
であり、一方では、他のプログラムを搭載したシングル
チップマイクロコンピュータでは、ダイナミックBTス
クリーニング中に、殆どRAMがアクティブになってい
るというような場合が発生する。Problems to be Solved by the Invention However, in the conventional single-chip microcomputer as described above, when the method as described above is carried out, the contents of the built-in ROM differ for each customer. The behavior is different. That is, in a single-chip microcomputer loaded with a certain program, the amount of RAM used is small through one-time dynamic BT screening, while in a single-chip microcomputer loaded with another program, during the dynamic BT screening, In most cases, the RAM is active.
従って、複数のシングルチップマイクロコンピュータを
同時にBTスクリーニングした場合、それぞれのシング
ルチップマイクロコンピュータに対してBTスクリーニ
ングの信頼性が異なるという問題があった。Therefore, when a plurality of single-chip microcomputers are simultaneously subjected to BT screening, there is a problem that the reliability of BT screening is different for each single-chip microcomputer.
問題点を解決するための手段 本発明に従って、読み出し回路並びに書き込み回路を介
して内部バスに結合されたRAMと、読み出し回路を介
して内部バスに結合され、命令を格納した内蔵ROMと
を備え、ROM読み出し信号に応じて前記内蔵ROMに
格納された命令を読み出す動作を実行するたシングルチ
ップマイクロコンピュータであって、テストモード時
に、前記読み出し信号により、前記ROMより読み出さ
れたバスの内容を前記RAMへ書き込む動作を実行する
ように制御する制御回路を備えることを特徴とするシン
グルチップマイクロコンピュータが提供される。According to the present invention, there is provided a RAM coupled to an internal bus via a read circuit and a write circuit, and a built-in ROM coupled to the internal bus via a read circuit and storing instructions. A single-chip microcomputer for executing an operation of reading an instruction stored in the built-in ROM according to a ROM read signal, wherein the contents of the bus read from the ROM are read by the read signal in a test mode. There is provided a single-chip microcomputer including a control circuit that controls to execute an operation of writing to a RAM.
実施例 次に本発明について図面を参照して説明する。EXAMPLES Next, the present invention will be described with reference to the drawings.
第1図は本発明の一実施例のRAMのブロック図であ
り、従来技術について説明した第3図に対応している。FIG. 1 is a block diagram of a RAM according to an embodiment of the present invention and corresponds to FIG. 3 described in the prior art.
まず、通常の動作について説明する。通常の動作でRA
Mセル1にデータを書き込む場合、図示されていないC
PUからのRAMEN信号とRAMWR信号とが“1”
となり、これらの論理積を出力するAND回路8の出力
“1”がOR回路7の一方に入力される。こうして、O
R回路7の出力によって書き込み回路3が動作し、内部
データバス5上のデータが、RAMアドレスデコーダ2
で示されるRAMセル部1に書き込まれる。First, the normal operation will be described. RA in normal operation
When writing data to M cell 1, C not shown
RAMEN and RAMWR signals from PU are "1"
Therefore, the output “1” of the AND circuit 8 that outputs the logical product of these is input to one of the OR circuits 7. Thus, O
The write circuit 3 operates by the output of the R circuit 7, and the data on the internal data bus 5 is transferred to the RAM address decoder 2
The data is written in the RAM cell unit 1 indicated by.
また、RAMセル部1上のデータを読み出す場合は、C
PUからのRAMEN信号とRAMRD信号とが“1”
となり、これらの論理積であるAND回路6の出力が
“1”となるので、読み出し回路4がアクティブにな
り、RAMアドレスデコーダ2で示されるRAMセル1
上のデータが内部データバス5へ出力される。In addition, when reading the data on the RAM cell unit 1, C
RAMEN and RAMRD signals from PU are "1"
Since the output of the AND circuit 6 which is the logical product of these becomes "1", the read circuit 4 becomes active and the RAM cell 1 shown by the RAM address decoder 2
The above data is output to the internal data bus 5.
さて、このようなRAMの、ダイナミックBT時の動作
は以下のようなものである。The operation of such a RAM during dynamic BT is as follows.
まず、外部からTEST信号を“1”にする。また、R
OMRD信号は、内蔵ROMに格納された命令を順次実
行するように、ROMの内容を内部データバスに読み出
す読み出し信号である。First, the TEST signal is set to "1" from the outside. Also, R
The OMRD signal is a read signal for reading the contents of the ROM to the internal data bus so that the instructions stored in the built-in ROM are sequentially executed.
従って、ROMの内容がデータバスに読み出した時にR
OMRD信号が“1”となり、AND回路9の出力は
“1”となる。こうして、OR回路7の出力が“1”と
なるので、書き込み回路3がアクティブになり、データ
バス5上のデータ(ROMから読み出された命令)を、
RAMアドレスデコーダ2で示されたRAMセル部1に
書き込む。こうして、極めて頻繁にRAMの書き込み回
路が動作する。Therefore, when the contents of ROM are read to the data bus, R
The OMRD signal becomes "1" and the output of the AND circuit 9 becomes "1". In this way, since the output of the OR circuit 7 becomes "1", the write circuit 3 becomes active, and the data on the data bus 5 (the instruction read from the ROM)
Writing to the RAM cell unit 1 indicated by the RAM address decoder 2. Thus, the write circuit of the RAM operates very frequently.
発明の効果 以上説明したように、本発明に従って構成されたシング
ルチップマイクロコンピュータでは、ROMに格納され
たプログラムを常にRAMに読み込んでBTスクリーニ
ングを行うので、ダイナミックBT時にRAMの書き込
み動作が頻繁に行われ、ROMに格納されたプログラム
に関わらず有効なダイナミックBTを行うことができ
る。As described above, in the single-chip microcomputer configured according to the present invention, the program stored in the ROM is always read into the RAM and the BT screening is performed, so that the write operation of the RAM is frequently performed during the dynamic BT. That is, effective dynamic BT can be performed regardless of the program stored in the ROM.
第1図は、本発明に従って構成されたシングルチップマ
イクロコンピュータのRAMの構成を示すブロック図で
あり、 第2図は、シングルチップマイクロコンピュータの基本
的な構成を示すブロック図であり、 第3図は、従来のシングルチップマイクロコンピュータ
のRAMの構成を示すブロック図である。 〔主な参照番号〕 1,31……RAMセル、 2,32……RAMアドレスデコーダ、 3,33……書き込み回路、 4,34……読み出し回路、 5,25,35……内部データバス、 6,9……ORゲート、 7,8,10,11,36,37……ANDゲート、 21……CPU、 22……RAM、 23……ROM、 24……入出力回路FIG. 1 is a block diagram showing a configuration of a RAM of a single-chip microcomputer constructed according to the present invention, FIG. 2 is a block diagram showing a basic configuration of a single-chip microcomputer, and FIG. FIG. 6 is a block diagram showing a configuration of a RAM of a conventional single-chip microcomputer. [Main reference numbers] 1,31 …… RAM cell, 2,32 …… RAM address decoder, 3,33 …… Write circuit, 4,34 …… Read circuit, 5,25,35 …… Internal data bus, 6,9 ... OR gate, 7,8,10,11,36,37 ... AND gate, 21 ... CPU, 22 ... RAM, 23 ... ROM, 24 ... I / O circuit
Claims (1)
内部バスに結合されたRAMと、読み出し回路を介して
内部バスに結合され、命令を格納した内蔵ROMとを備
え、ROM読み出し信号に応じて前記内蔵ROMに格納
された命令を読み出す動作を実行するシングルチップマ
イクロコンピュータであって、 テストモード時に、前記読み出し信号により、前記RO
Mより読み出されたバスの内容を前記RAMへ書き込む
動作を実行するように制御する制御回路を備えることを
特徴とするシングルチップマイクロコンピュータ。1. A RAM comprising a read circuit and a write circuit, which is coupled to an internal bus, and a built-in ROM, which is coupled to the internal bus via a read circuit and stores an instruction, in accordance with a ROM read signal. A single-chip microcomputer that executes an operation of reading an instruction stored in a built-in ROM, wherein the RO signal is read by the read signal in a test mode.
A single-chip microcomputer comprising a control circuit for controlling to write the contents of the bus read from M into the RAM.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62245667A JPH069032B2 (en) | 1987-09-29 | 1987-09-29 | Single chip microcomputer |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62245667A JPH069032B2 (en) | 1987-09-29 | 1987-09-29 | Single chip microcomputer |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6488644A JPS6488644A (en) | 1989-04-03 |
JPH069032B2 true JPH069032B2 (en) | 1994-02-02 |
Family
ID=17137023
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62245667A Expired - Lifetime JPH069032B2 (en) | 1987-09-29 | 1987-09-29 | Single chip microcomputer |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH069032B2 (en) |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60254361A (en) * | 1984-05-31 | 1985-12-16 | Nec Corp | Microcomputer |
JPS6167148A (en) * | 1984-09-10 | 1986-04-07 | Nec Corp | Microcomputer |
-
1987
- 1987-09-29 JP JP62245667A patent/JPH069032B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPS6488644A (en) | 1989-04-03 |
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